DE2348196B2

DE2348196B2 - Schaltungsanordnung und verfahren zur byteselektion bei einem halbleiterspeicher

Info

Publication number: DE2348196B2
Application number: DE19732348196
Authority: DE
Inventors: Hans Dipl.-Ing 8063 Odelzhausen; Pfeiffer Klaus Dipl.-Phys. Dr. rer.nat 8034 Unterpfaffenhofen Glock
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1973-09-25
Filing date: 1973-09-25
Publication date: 1977-08-04
Also published as: DE2348196A1; FR2245049B1; FR2245049A1; NL7412597A; IT1022204B; GB1477881A; BE820318A

Description

s

Die Erfindung bezieht sich auf eine Schaltungsanordnung und ein Verfahren unter Verwendung dieser Schaltungsanordnung zur Byteselektion bei einem fio Halbleiterspeicher mit in einer Matrix aneinandergereihten, aus einer den Bits pro Byte eines Speicherwortes entsprechenden Anzahl von Speicherbausteinen zusammengesetzten Speicherbaugruppen, in denen über einen Selektionseingang die gesamte Baugruppe (>s und dann auch über Adreßeingänge jeweils ein Bit pro Speicherbaustein auswählbar ist, bei der beim Auswählen mindestens eines Bytes von in einer Zeile der Matrix enthaltenen Speicherworten die dieses Byte speichernde Speicherbaugruppe durch ein Wortauswahl- und ein Byteauswahlsignal aktivierbar ist, die beide aus höherwertigen Adreßsignalen abgeleitet sind.

In diesem Zusammenhang soll als Halbleiterspeicher ein ganzes System eines Lese/Schreib-Speichers verstanden werden. Die für solche Halbleiterspeicher verwendeten handelsüblichen Speicherbausteine sind zumeist bitweise organisiert und mit verschiedener Speicherkapazität, z. B. 1 KBU₁ erhältlich. Sie enthalten bereits eine Decodierung zur Auswahl jeweils eines Speicherplatzes. Bei einer Speicherkapazität von 2" Bit weist daher ein Speicherbaustein η Adreßeingänge auf. Außerdem besitzt er vielfach einen sogenannten Selektionseingang, über den er aktiviert werden muß, wenn in ihm eine Speicheroperation, d. h. ein Lese- oder Schreibvorgang, ablaufen soll. Für die Auswahl eines bestimmten Operationszustandes ist schließlich noch ein sogenannter Schreib/Lese-Eingang vorgesehen, dem zum Schreiben bzw. Lesen Signale mit verschiedenem Signalpegel angeboten werden.

In Fig. 1 ist an Hand eines Blockschaltbildes der prinzipielle Aufbau eines Halbleiterspeichers aus derartigen Speicherbausteinen dargestellt. Die Speicherbausteine, z. B. S1 bis 59, werden gruppenweise zu Speicherbaugruppen, z. B. SB ii, parallel geschaltet, die ihrerseits in Form einer Matrix angeordnet sind. Da die Zeilen- bzw. Spaltenrichtung dieser Matrix zunächst gleichwertig ist, sei für den vorliegenden Fall definiert, daß die Speicherworte in Zeilenrichtung dieser Matrix abgespeichert sind. Bei einer Speicherkapazität von iv Bit pro Speicherbaustein besitzt dann eine Zeile der Speicherbaugruppen z. B. SB k 1 bis SB Weine Kapazität von tv Speicherworten..Dabei ist weiterhin vorausgesetzt, daß in jeder der gleichartig aufgebauten Speicherbaugruppe SB ki die Anzahl der parallelgeschalteten Speicherbausteine S1 bis S 9 der Anzahl der Bits pro Byte eines Speicherwortes entspricht, wobei das Byte die kleinste adressierbare Einheit des Speichers bildet.

Unter diesen Voraussetzungen sind nun Halbleiterspeicher üblicherweise derart aufgebaut, daß die den niedrigwertigen Adreßstellen zuzuordnenden Adreßsignale eines adressierten Speicherwortes direkt den Adreßeingängen A m bis An der Speicherbausteine So ki zugeführt werden. Aus den restlichen höherwertigen Adreßsignalen werden im System Wortauswahlsignale gebildet, die in jeweils einer der Wortauswahlleitungen Wi bis W k zugeordnet sind. Da innerhalb eines Speicherwortes, das z. B. aus / = 4 Byte bestehen kann, das Byte die kleinste adressierbare Einheit darstellt, sind über die Wortauswahlsignale hinaus sogenannte Byteauswahlsignale notwendig, die ebenfalls im System gebildet werden. Jedes Byteauswahlsignal ist einer der Byteauswahlleitungen B1 bis ß / zugeordnet. In ersten Verknüpfungsgliedern VGl werden diese Wort- und Byteauswahlsignale miteinander logisch zu sogenannten Bausteinauswahl-Signalen verknüpft und jeweils einem Selektionseingang CS der ausgewählten Speicherbaugruppe bzw. Speicherbaugruppen SBki zugeführt. Solange eine Speicherbaugruppe SB ki kein derartiges Signal an ihrem Selektionseingang CS empfängt, bleibt sie im Ruhezustand, und sowohl Lese- als auch Schreiboperationen sind unterbunden.

Um in einer selektierten Speicherbaugruppe bzw. in den selektierten Speicherbaugruppen SB ki die Art der auszuführenden Speicheroperationen festlegen zu können, sind die Schreib/Lese-Lingänge S/L der Speicher-

baugruppen, z.B. Soll bis SB k\ einer Spalte der Speichermatrix parallel geschaltet und über jeweils ein weiteres Verknüpfungsglied VG 2 mit einer Schreib/Leseleitung SIL* verbunden.

Dieser bekannte Aufbau von Halb'.eiterspeichern zur s Byteselektion wird bei großen Speicherkapazitäten problematisch. Beträgt nämlich die Kapazität des Speichers W Worte zu jeweils / Bytes, dann ergibt sich die Systemkapazität zu

K = W ■ i.

(1)

Bei einer Kapazität von 2ⁿ = w Byte einer Speicherbaugruppe SB ki, müssen insgesamt

ζ =

= i-k

(2)

Bausteinauswahl-Signale zu den Speicherbaugruppen SB ki geführt werden. Wie man sich an Hand von F i g. 1 leicht überlegen kann, werden dafür dann auch auf den für die Ansteuerung des Speichers erforderlichen Logikbaugruppen ζ Verknüpfungsglieder VG1 benötigt und dementsprechend ζ Anschlußstifte belegt. An Hand der vorstehenden Gleichungen (1) und (2) läßt sich für ein realistisches Beispiel einer Speicherkapazität von 2s 128 KByte unter Verwendung von Speicherbausteinen mit 1 KByte der erforderliche Aufwand von 128 Verknüpfungsgliedern VG 1 errechnen.

Weiterhin ist in diesem Zusammenhang dabei unbefriedigend, daß die Ausgangsbelastbarkeit der benötigten Verknüpfungsglieder nicht voll ausgenutzt wird, wenn jedes Verknüpfungsglied VG 1 nicht mehr als 9 Selektionseingänge von Speicherbausteinen 51 bis 59 ansteuert, auch dafür läßt sich ein zahlenmäßiges Beispiel angeben: In einer Schaltkreistechnik werden im allgemeinen die Last bzw. die Belastbarkeit eines Signaleingpngs bzw. -ausgangs durch ein Gewicht definiert, das auf eine sogenannte Einheitslast E bezogen ist. Bei handelsüblichen Speicherbausteinen beträgt z. B. das Gewicht eines Selektionseingangs CS nur 0,25 · £. So steuert dann jedes Verknüpfungsglied VG 1 statt z. B. 9 £nur maximal 2,25 fan und ist damit nur zu 25% ausgelastet.

Schließlich ist es auch in verschiedenen Anwendungsfällen von Lese/Schreib-Speichern, die heute als Halbleiterspeicher ausgeführt sind, wünschenswert, die Möglichkeit einzelne Bytes innerhalb eines Speicherwortes zu selektieren, voll auszunutzen. So spielt z. B. bei Datenvermittlungssystemen die Forderung eine große Rolle, ein simultanes Lesen und Schreiben im Speichersystem zu ermöglichen, d. h., es wäre von Vorteil, innerhalb eines adressierten Speicherwortes verschiedene Bytes auslesen und gleichzeitig andere einschreiben zu können.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art zu schaffen, bei der die Byteselektion mit einer geringeren Anzahl von Verknüpfungsgliedern möglich ist, die dann auch hinsichtlich ihrer Belastbarkeit besser ausgenutzt sind. Dabei soll die auf Grund von Wort- und <«> Byteauswahlsignalen erfolgenden Byteselektion zugleich derart ausgeführt werden, daß innerhalb eines adressierten Speicherwortes simultane Lese- und Schreiboperationen möglich sind.

Erfindungsgemäß wird diese Aufgabe bei einer (>s Schaltungsanordnung der eingangs genannten Art dadurch gelöst, daß in jeder Matrixzeile die Selektionseingänge der Speicherbaugruppen parallel geschaltet und an ein Verknüpfungsglied angeschlossen sind, das eingangsseitig mit einer dieser Matrixzeile zugeordneten Wortauswahlleitung verbunden ist und daß in jeder Matrixspalte Schreib/Lese-Eingänge der Speicherbaugruppen parallel an ein weiteres Verknüpfungsglied angeschlossen sind, das eingangsseitig mit einer Byteauswahlleitung und in an sich bekannter Weise mit einer Schreib/Lese-Leitung verbunden ist.

Diese Lösung macht sich folgenden Umstand zunutze: Für den Speicher selbst ist es nur bei Schreibvorgängen erforderlich, einzelne Bytes eines adressierten Speicherwortes auswählen zu können. Bei Leseoperationen kann die Auswahl der Bytes jederzeit von der ansteuernden Einheit getroffen werden, indem sie einfach zu nichtausgewählten Bytes -gehörende Lesesignale nicht auswertet. Unter dieser Voraussetzung ist es dann möglich, eine Speicherbaugruppe, in die 1 Byte einzuschreiben ist, nicht nur über den Selektionseingang der Speicherbaugruppe, sondern auch über den Schreib/Lese-Eingang zu selektieren. Wie später noch im einzelnen darzustellen sein wird, ergibt sich daraus eine erhebliche Einsparung von Verknüpfungsgliedern, die proportional zur Speicherkapazität und der Ausgangsbelastbarkeit der Verknüpfungsglieder und umgekehrt proportional zu dem Eingangsgewicht der Signaleingänge der Speicherbausteine ist. Da die technische Entwicklung ebenfalls in diese Richtung läuft, bedeutet dies, daß der Ansteueraufwand mit der Weiterentwicklung von Halbleiterspeichern nur noch günstiger wird.

Die geringe Anzahl von Verknüpfungsgliedern für die Ansteuerung des Halbleiterspeichers bringt weiterhin mit sich, daß auch in den vorhergehenden Stufen bei der Bildung der Wort- und Byteauswahlsignale im System weniger Verknüpfungsglieder benötigt werden. Dies kann sogar zu einer Reduzierung der Zahl der Verknüpfungsstufen und damit zu einer Reduzierung der Zugriffszeit führen.

Eine vorteilhafte Weiterbildung der Erfindung besteht in einem Verfahren zum simultanen Lesen bzw. Schreiben von verschiedenen Bytes eines adressierten Speicherwortes unter Verwendung der eben beschriebenen Schaltungsanordnung, das darin besteht, daß die dem adressierten Speicherwort zugeordneten Speicherbaugruppen über die Selektionseingänge durch ein Wortauswahlsignal ausgewählt werden, daß denjenigen dieser Speicherbaugruppen, in die ein Byte eingespeichert werden soll, über ihre Schreib-Leseeingänge ein Schreibsignal mit dem Pegel »1« zugeführt wird, und daß denjenigen Speicherbaugruppen, aus denen gleichzeitig ein Byte gelesen werden soll, ein Lesesignal mit dem Pegel »0« angeboten wird. Bei dem herkömmlichen Prinzip des Auswahlvcrfahrcns mit einer Bytcsclcktrion allein über die Selektionseingänge der Speicherbaugruppen bestand diese Möglichkeit nicht, obwohl bei höherem Aufwand für die Ansteuerung jedes Bytes eines adressierten Speicherwortes bereits einzeln auswählbar war. Von besonderem Vorteil ist dabei, daß die verbesserte Betriebsweise mit einem geringeren Ansteueraufwand als bisher ermöglicht wird.

Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand der Zeichnung näher erläutert. Neben der bereits beschriebenen F i g. 1 mit einer Prinzipdarstellung des herkömmlichen Auswahlverfahrens für einen Halbleiterspeicher anhand eines Blockschaltbildes zeigt die Zeichnung eine Fig. 2 in einem analog aufgebauten Blockschaltbild eine erfindungsgemäß ausgebildete Schaltungsanordnung zur Byteselektion

bei einem Halbleiterspeicher.

In F i g. 2 ist analog zu F i g. 1 wieder eine Anzahl von in bekannter Weise aufgebauten Speicherbaugruppen SB /r/'in Form einer Matrix angeordnet. Die Anzahl /der Speicherbaugruppen z. B. SB 11 bis SB 1/ in einer Zeile der Matrix entspricht der Anzahl der Bytes eines Speicherwoi tes, beispielsweise gilt / ■= 4. In dem Zusammenhang mit der Ansteuerung einer Speicherbaugruppe nicht interessierende SignalanschlUsse, wie Eingänge für Versorgungsspannungen, die Datenein- ι ο gänge bzw. -ausgänge sind aus Gründen der Übersichtlichkeit nicht eingezeichnet. Die Selektionseingänge CS der Speicherbaugruppen jeder Zeile sind untereinander parallel geschaltet und über ein erstes Verknüpfungsglied VG 1 an eine der Wortauswahlleitungen Wk ι s angeschlossen. In jeder der /Spalten der Matrix sind die Schreib/Lese-Eingänge S/L der Speicherbaugruppen z. B. SB 11 bis SBkX, parallel geschaltet und gemeinsam an ein weiteres Verknüpfungsglied VG 2 geführt, das eingangsseitig mit einer der Byteauswahlleitungen B1 bis Biund einer Schreib/Lese-Leitung S/L* verbunden ist.

Für den Ablauf von Speicheroperationen bleibt es auch bei dieser Schaltungsanordnung dabei, daß eine Speicherbaugruppe im Ruhezustand ist, solange der Signalpegel an ihrem Selektionseingang CS »0« ist. Dies ist der Fall, solange kein der betreffenden Speichergruppe zugeordnetes Speicherwort ausgewählt ist und damit auch die über eines der ersten Verknüpfungsglieder VG1 mit dem Selektionseingang CS verbundene \,o Wortauswahlleitung WA: den Signalpegel »0« führt. In diesem Fall spielt es keine Rolle, welcher Signalpcgcl der Speicherbaugruppe an ihrem Schreib/Lese-Eingang S/L angeboten wird.

Führt die mit dem Selektionseingang CS einer is Speicherbaugruppe verbundene Wortauswahllcitung Wk dagegen den Signalpcgel »I«, dann sind abhängig von dem der Speicherbaugruppe an ihrem Schreib/ Lese-Eingang S/L angebotenen Signalpcgcl die Speicheroperationen Schreiben oder Lesen möglich. Bei einem Signalpegel »1« auf der zugeordneten Bytcauswahlleitung Bi wird den über ein zweites Verknüpfungsglied VG 2 angeschlossenen Schreib/Lesc-Eingängen S/L einer Matrixspaltc ebenfalls ein Signalpcgcl»1« angeboten. In der durch ein Wortauswahlsignal is ausgewählten Spcicherbaugruppc dieser Matrixspaltc ist damit die Speichcroperation Schreiben möglich. Im umgekehrten Fall wird aus einer durch ein Wortauswahlsignal selektierten Spcicherbaugruppc gelesen, wenn an ihrem Schreib/Lesc-Eingung S/L ein Signalpe- so gel »0« liegt, der auf ein Bytcauswahlsignal mit dem Signalpegel »0« zurückzuführen ist.

Bei dem bisher üblichen Verfahren zur Bytcselcktion werden die decodierten Wortauswahlsignale mit dem Byteauswahlsignal verknüpft und den Selcktionscingiln- .ss gen CS der zugeordneten Speicherbaugruppen zugeführt. Dabei wird allen Speicherbaugruppen das gleiche Schreib- bzw. Lesesignal über ihrer Schreib/Lese-Eingüngc S/L angeboten. Deshalb ist in sämtlichen, einem adressierten Speicherwort zugeordneten Spclcherbaugruppen SB ki nur eine der beiden Speichcroperationen Schreiben oder Lesen möglich.

Bei der oben beschriebenen Schaltungsanordnung dagegen bestimmt der Signalpegel der Byteauswahlsignale die Art der Speicheroperation. Deshalb sind bei u\ dieser Schaltungsanordnung gleichzeitig in verschiedenen Speicherbaugruppen einer Matrixzeile beide Speicheroperationen ausführbar. Das bedeutet ein« wesentliche Verbesserung im Umgang mit dem Byte al: der kleinsten adressierbaren Einheit des Speichers, da man diese nun unabhängig von den anderen Bytes eine; Speicherwortes im Speicher behandeln kann. Füi bestimmte Anwendungsfälle, z. B. in Datenvermittlungs systemen, ergeben sich daraus neue vorteilhaft« Möglichkeiten, einen Programmablauf freizügiger unc schneller zu gestalten.

Einleitend war der Aufwand für die Ansteuerung einer Speicherbaugruppe bei dem bisherigen Verfahrer zur Byteselektion abgeschätzt worden, deshalb soll hiei noch ein Vergleich mit dem schaltungsmäßiger Aufwand bei einer erfindungsgemäßen Schaltungsan Ordnung durchgeführt werden. Wie F i g. 1 zeigt, sind be der herkömmlichen Schaltungsanordnung für die Verknüpfung der Wort- und Byteauswahlsignale au; schaltungstechnischen Gründen / · k erste Verknüp fungsglieder VG1 notwendig. Es sei weiterhin mit

b = Anzahl der Bit pro Byte eines Speicherwortes,
s = Eingangsgewicht eines Schreib/Lese-Einganges eines Speicherbausteines, bezogen auf eine Einheitslast E₁

g = Ausgangsbelastbarkeit eines Verknüpfungsgliedes bezogen auf dieselbe Einheitslast E

Dann ergibt sich die Gesamtzahl der v^erknüpfungsglieder VG 1 und VG 2 bei den bekannten Schaltungsanordnungen zur Byteselcktion zu

r = ic

Bezeichnet man nun mit cdas Eingangsgewicht eines Selektionseingangs CS eines Speicherbausteincs, dann ergibt sich analog aus einem Vergleich mit F i g. 2 die notwendige Gesamtzahl von Verknüpfungsgliedern VCl und VG 2 bei einer crfindungsgemaßen Schaltungsanordnung zu

<r — k

. hit- t s)

Damit läßt sich eine Einsparung von Verknüpfungsgliedern bzw. auch Anschlußstiften in den Logikbaugruppcn angeben zu

Für ein Beispiel eines Hulblcilcrspcichcrs mit einei Speicherkapazität von 128 KByte unter der Verwendung von heute handelsüblichen Spcicherbausleiiicn mil einer Speicherkapazität von I KBit bei einer Wortlllngc / - 4 Byte und einer Bytclangc b - 9 Bit, sowie c - ί - 0,25 und g - 9, ergibt sich aus den Gleichungen (3), (3a) und (4) z- 160,*'- 64 und damit At - 96. Wie sich insbesondere aus Gleichung (4) erkennen läßt, wird dieser Wert Δζ um so größer, je größer die Speicherkapazität und die Ausgangsbelastbarkeit der VerknUpfungsgllcdcr bzw. je kleiner die Oewichte der Eingänge der Speicherbausteine werden. Du die technologische Entwicklung auch in dieser Richtung verläuft, kann man davon ausgehen, daß die crfindungsgemllDc Schaltungsanordnung bei künftigen Halbleiterspeichern erst recht große Vorteile bietet.

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zur Byteselektion bei einem Halbleiterspeicher mit in einer Matrix aneinandergereihten, aus einer den Bits pro Byte eines Speicherwortes entsprechenden Anzahl von Speicherbausteinen zusammengesetzten Speicherbaugruppen, in denen über einen Selektionseingang die gesamte Baugruppe und dann auch über ι α Adreßeingänge jeweils ein Bit pro Speicherbaustein auswählbar ist, bei der beim Auswählen mindestens eines Bytes von in einer Zeile der Matrix enthaltenen Speicherworten die dieses Byte speichernde Speicherbaugruppe durch ein Wortauswahl- und ein Byteauswahlsignal aktivierbar ist, die beide aus höherwertigen Adreßsignalen abgeleitet sind, d a durch gekennzeichnet, daß in jeder Matrixzeile die Selektionseingänge (CS) der Speicherbaugruppen (SB ki) parallel geschaltet und an ein Verknüpfungsglied (VGi) angeschlossen sind, das eingangsseitig mit einer dieser Matrixzeile zugeordneten Wortauswahlleitung (Wk) verbunden ist und daß in jeder Matrixspalte Schreib/Lese-Eingänge (SA.) der Speicherbaugruppen parallel an ein weiteres Verknüpfungsglied (VG 2) angeschlossen sind, das eingangsseitig mit einer Byteauswahlleitung (Bi) und in an sich bekannter Weise mit einer Schreib/Lese-Leitung (S/L*) verbunden ist.

2. Verfahren zum simultanen Lesen und Schreiben von verschiedenen Bytes eines adressierten Speicherwortes unter Verwendung einer Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die dem adressierten Speicherwort zugeordneten Speicherbaugruppen (z. B. SB 11 bis SB ii) über ihre Selektionseingänge (CS) durch ein Wortauswahlsignal ausgewählt werden, daß denjenigen dieser Speicherbaugruppen (z. B. SB 11), in die ein Byte eingespeichert werden soll, über ihre Schreib/Lese-Eingänge (SIL) ein Schreibsignal mit dem Pegel »1« zugeführt wird, und daß denjenigen Speicherbaugruppen (z. B. SBM), aus denen gleichzeitig ein Byte gelesen werden soll, ein Lesesignal mit dem Pegel »0« angeboten wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß ein Schreibsignal mit dem Pegel »1« über eines der zweiten Verknüpfungsglieder (VG 2) aus einem Byteauswahlsignal auf der Byteauswahlleitung (z. B. B1) mit dem Pegel »1« abgeleitet wird und daß umgekehrt zum Bilden eines Lesesignals mit dem Pegel »0« ein Byteauswahlsignai mit dem Pegel »0« mit einem Operationssignal auf der Schreib/ Lese-Leitung (S/L*) verknüpft wird.