DE2331534A1 - Verfahren zum anbringen eines elektrischen leiters - Google Patents

Verfahren zum anbringen eines elektrischen leiters

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DE2331534A1
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DE2331534A
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Edward Anthony James
Ram Shaul Ronen
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RCA Corp
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Description

7564-73/Kö/S
> 62826
Convention Date:
June 23, I972
RCA Corporation, New York, N.Y., V.St.A,
Verfahren zum Anbringen eines elektrischen Leiters
Die Erfindung betrifft; ein Verfahren zum Anbringen eines elektrischen Leiters zum selektiven Verbinden eines ersten Bereiches mit einem zweiten, auf einem anderen Niveau gelegenen Bereich eines Bauelements, das eine Übergangswand zwischen den bei-' den Niveaus aufweist und mit einer die beiden Bereiche nicht bedeckenden Isolierfläche versehen ist, auf der ein sich vom ersten Bereich über die Übergangswand zum zweiten Bereich erstreckender Leiterbelag angebracht ist.
Für bestimmte Anwendungszwecke, beispielsweise bei manchen hybrid-integrierten Schaltungen, werden Halbleiterbauelement-Plättchen mit der Vorder- oder Stirnseite nach oben auf einer Isolierunterlage montiert, auf der ein Muster von Leitern und passiven Schaltungselementen angebracht sein kann. Dabei müssen zwischen bestimmten Stellen auf der Isolierunterlage und einer oder mehreren Elektroden auf der Oberseite der Plättchen elektrische Leitungsverbindungen hergestellt werden. Zwar können solche . Verbindungen mittels verlöteten Überbrückungsdrähten hergestellt werden, jedoch ist das Anbringen solcher Drahtverbindungen zeitraubend und kostspielig. Es ist daher ein Verfahren wünschenswert, mit dessen Hilfe viele Leitungen gleichzeitig angebracht werden können.
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Früher hat man nach dem Aufdampfverfahren bandförmige Leiter, welche die Elektroden des Bauelement-Plättchens mit Anschlußkontakten auf einer Unterlage verbinden, angebracht. Jedoch ist es sehr schwierig, die Leiter ohne Bruch über einen Rand des Plättchens zu führen, da die Aufdampfung von Metall auf die vertikale Plättchenwand häufig unvollständig und unzureichend ist. Ist die aufgedampfte Metallschicht ungleichmäßig und zu dünn, so entstehen Teile oder Bereiche mit hohem Widerstand, und es kann sein, daß das Schaltungselement oder der Schaltungsbaustein nicht einwandfrei oder sogar überhaupt nicht arbeitet.
Eine ähnliche Schwierigkeit beim Anbringen von Leitungsverbindungen an Bauelement-Elektroden ergibt sich im Falle von Mesa-Transistoren. Bei diesem Transistortyp befinden sich gewöhnlich sowohl die Emitter- als auch die Basiselektroden auf einem höheren Niveau als ihre Umgebung, und es ist schwierig, aufgedampfte Bandleiter zu diesen Elektroden zu führen.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren anzugeben, das die genannten Nachteile des Standes der Technik vermeidet.
Zur Lösung dieser Aufgabe ist ein Verfahren der eingangs genannten Art erfindungsgemäß dadurch gekennzeichnet, daß auf und zwischen den ersten und den zweiten Bereich eine dünne Leiter-,schicht, die zwischen den beiden Bereichen auf der Isolierfläche aufliegt, aufgebracht wirdj daß diese dünne Leiterschicht mit einer Maske in Form einer Abdeckschicht bedeckt wirdj daß durch Entfernen eines Teils dieser Abdeckschicht eine Öffnung von bestimmter Form gebildet wirdj daß dort, wo die Abdeckschicht entfernt worden ist, unter .Verwendung der ersten Leiterschicht als Elektrode eine zweite, dickere Leiterschicht galvanisch aufgebracht wirdj und daß dann sowohl der restliche Teil der Abdeckachicht als auch der dadurch maskierte Teil der ersten Leiterschicht entfernt werdenj derart, daß die zweite Leiterschicht zurückbleibt.
Die Erfindung wird nachstehend an Hand der Zeichnung im ein-
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zelnen erläutert. Es zeigen:
Figur 1 eine perspektivische Darstellung eines Halbleiter-, bauelemente mit erfindungsgemäß angebrachten Anschlußleitungen;
Figur 2 eine Grundrißdarstellung, die eine frühe Verfahrensstufe bei der Herstellung des Bauelements nach Figur 1 veranschaulicht:
Figur 3 einen Schnitt entlang der Schnittlinie 3-3 in Figur Jj
Figur 4 eine Schnittdarstellung, die eine auf die Verfahrens» stufe nach Figur 2 und 3 folgende Verfahrensstufe veranschaulicht; ,
Figur 5 eine Grundrißdarstellung, die eine' auf die Verfahrensstufe nach Figur 4 folgende Verfahrensstufe veranschaulicht;
Figur 6 einen Schnitt entlang der Schnittlinie 6-6 in Figur Sj
Figur 7 eine Grundrißdarstellung, die eine auf die Verfahren« stufe nach Figur 5 und 6 folgende Verfahrensstufe veranschaulicht}
Figur 8 einen Schnitt entlang der Schnittlinie 8-8 in Figur 7·}
Figur 9 eine Grundriödarstellung, die eine auf die Verfahrenestufe nach Figur 7 und 8 folgende Verfahrensstufe veranschaulicht}
Figur 10 einen Schnitt entlang der Schnittlinie 10-10 in Figur 9; ·
Figur Il eine Schnitt darstellung, die eine auf die Verfahren«»
stufe nach Figur 9 und 10 folgende Verfahrensstufe veranschaulichtj
Figur 12 eine Grundriödarstellung, die eine auf die Ver'fahrensstufe nach Figur 11 folgende Verfahrensstufe veranschaulicht;
Figur 13 einen Schnitt entlang der Schnittlinie 13-13 in Figur 12.
Das erfindungsgemäße Verfahren wird nachstehend an Hand der Herstellung einer auf einer Isolierunterlage montierten Diode erläutert. Des Verfahren ist jedoch nicht hierauf beschränkt, sondern vielmehr auf beliebige Bauelemente oder Bausteine anwendbar, die >"\: or flächen in ;:v;ci unterschiedlichen Niveaus aufweisen und bei denen eine aufgebrachte i'.etallschicht über eine z.T. im wesent-
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lichen vertikale Übergangswand zwischen den beiden horizontalen Niveaus geführt ist.
In Figur 1 ist ein Halbleiterbauelement gereigt, das aus einer Tsolierunterlage 2, beispielsweise einer Keramikplatte, besteht, auf der ein Halbleiterplättchen A festgeklebt oder anderweitig befestigt ist. Auf der Oberfläche und den Seiten des HaIbleiterplättchens 4 ist ein passivierender Belag 6 aus Siliciumdioxyd angebracht. Der Belag 6 hat an denjenigen Stellen, wo Elektrodenanschlüsse am Halbleiterplättchen 4 anzubringen sind, Öffnungen 8 und 10 (Figur 3) · -)as Pauelement hat außerdem Elektrodenzuleitungen 12 und 14, die durch die öffnungen 8 b~w. 10 das Halbleiterplättchen 4 kontaktieren. Diese Zuleitungen sind auf der Isolierunterlage 2 befestigt und erstrecken sich über die Seiten des Halbleiterplättchens nach oben bis zur Oberseite des Siliciumdioxyd-Belages 6.
Beim Anbringen der Zuleitungen 12 und 14 (Figur 2 und 3) kann man von einem auf einer Isolierunterlage 2 aus Keramik montierten Halbleiterbauelement-Plättchen 4 aus Silicium ausgehen. Das Halbleitermaterial kann stattdessen auch Germanium oder eine IU-V-Halbleiterverbindung oder irgendein anderer Halbleiter sein. Das Plättchen kann beispielsxireise p-leitend sein und ein eindiffundiertes Gebiet 16 vom n-Leitungstyp aufweisen, das bis zur Oberfläche des Plättchens reicht. Das Halbleiterplättchen 4 ist außerdem mit einem elektrisch isolierenden, passivierenden Belag 6 aus Siliciumdioxyd mit einer Öffnung 8, welche die Oberfläche des n-Gebietes 16 freilegt, sowie einer weiteren Öffnung 10, die einen Teil des p-Körpers des Halbleiterplättchens 4 freilegt, versehen. Der Passivierungsbelag kann stattdessen auch aus Stoffen wie Siliciumnitrid, Aluminiumoxyd oder einem organischen Material bestehen.
Wie in Figur 4 veranschaulicht, wird auf die gesamte Oberfläche der Isolierunterlage 2, auf den gesamten Siliciumdioxyd-Belag 6 sowie in den Öffnungen 8 und 10 ein dünner, elektrisch leitender Belag 18 mit einer Dicke von ungefähr 2000 bis 5000 # aus einem Metall wie Aluminium aufgebracht, beispielsweise durch
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Aufdampfen. Es kann sein, daß der Aluminiumbelag 18 auf den Seiten des Halbleiterplättchens nicht völlig durchgehend ausgebildet,ist, was jedoch für das vorliegende Verfahren keine Bedeutung hat.
Als nächstes (Figur 5 und 6) wird auf die gesamte Oberfläche der Isolierunterlage 2 und des Halbleiterplättchens 4 ein dicker Belag 20 aus Ätzschutz-Photolack aufgebracht, der mindestens 0,5 Jim dick sein kann und vorzugsweise 10 um oder dicker, ist. Der Photolack bedeckt die gesamte Metallschicht 18.
Sodann werden nach herkömmlichen Maskier- und Entwicklungsverfahren (Figur 7 und 8) Öffnungen 22 und 24 in der Photolackschicht 20 gebildet. Jede dieser Öffnungen hat eine Form, die je einem der aufzubringenden Zuleitungen entspricht. Die Öffnung 22 ist ein Schlitz, der sich von der Öffnung,8 in der Siliciumdioxydschicht 6 bis zum einen Rand der Isolierunterlage 2 erstreckt.' Die öffnung 24 ist ein Schlitz, der von der Öffnung 10 in der Siliciumdioxydschicht 6 bis zu einem anderen Rand der Isolierunterlage 2 · reicht.
Als nächstes wird (Figur 9 und 10) eine dicke Verbundmetallschicht 12, beispielsweise aus Kupfer mit einer Auflage aus Gold oder einem anderen lösungsmittelfesten Material wie Palladium, Fiatin oder Ruthenium, elektrolytisch in der Öffnung 22 der Photolackschicht 20 niedergeschlagen und wird eine ähnliche Metallschicht 14 in der Öffnung 24 elektrolytisch niedergeschlagen. Die Metallschichten 12 und 14 können nahezu so dick wie die Photolackschicht 20 sein. Die zuerst aufgebrachte Metallschicht 18 dient als Kathode beim Aufgalvanisieren der Metallschichten 12 und 14.
Der nächste Verfahrensschritt (Figur 11) besteht darin, daß die gesamte restliche Photolackschicht 20 weggelöst wird, wodurch die Aluminiumschicht 18, die nicht von den aufgalvanisierten Leitern 12 und 14 bedeckt ist, freigelegt wird.
Sodann wird (Figur 12 und 1,3) der freigelegte Teil der AIuminiumschicht 18 mit einem Ätzmittel, das Gold nicht löst, entfernt. Die Goldschicht, welche den obersten Teil oder die Auflage der Metallschichten 12 und 14 bildet, dient als Ätzschutzschicht
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und verhindert, daß die Schichten 12 und 14 -eim Wegätzen der Metallschicht IS angegriffen werden.
Die elektrolytisch niedergeschlagenen Metallschicliten 12 und 14 sind von solcher Beschaffenhe.it, daß das Metall etwaige Lücken oder Spalte in der darunterliegenden Aluminiumschicht 1? ausfüllt oder überbrückt. Wenn ein Metall elektrolytisch oder galvanisch niedergeschlagen wird, hat es die Neigung, von als erstes niedergeschlagenen Kernen oder Inseln aus nach seitxvärts zu wachsen, bis eine durchgehende Schicht entsteht. Somit sind die Leiter 12 und 14 am oder über dem Rand des Halbleiterplättchens 14 durchgehend.
Manchmal kommt es auch vor, daß die passivierende Isolierschicht 6 an den Rändern des Halbleiterplättchens 4 unvollständig ist. Beim vorliegenden Verfahren werden die meisten Spalte oder Lücken in der Isolierschicht überbrückt, und die Metallschichten 12 und 14 sind lückenlos.
Die unteren Teile der Metallschichten 12 und 14 können aus einem beliebigem Metall bestehen, das sich elektrolytisch oder
galvanisch niederschlagen läßt. Beispielsweise kann es in manchen Fällen erwünscht sein, Leiter anzubringen, die magnetische Eigenschaften haben. In diesem Fall kann man an Stelle des Kupfers Nickel oder Eisen oder irgendeine Nickel/Eisenlegierung aufbringen, In Fällen, wo der Leiter Widerstandseigenschaften haben soll, kann man Chrom verwenden.
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Claims (5)

  1. Patentansprüche
    Verfahren zum Anbringen eines elektrischen Leiters zum selektiven Verbinden eines ersten Bereiches mit einem zweiten, auf einem anderen Niveau gelegenen Bereich eines Bauelements, das eine Ubergangswand zwischen den beiden Niveaus aufweist und mit einer die beiden Bereiche nicht bedeckenden Isolierfläche versehen ist, auf der ein sich vom ersten Bereich über die Übergangswand zum zweiten 3ereich erstreckender Leiterbeiag angebracht ist, dadurch gekennzeichnet, daß auf und.zwischen den ersten (2) und den z%veiten (8; 10) Bereich eine dünne Leiterschicht (18), die zwischen den beiden Bereichen auf der Isolierfläche (6) aufliegt, aufgebracht wird; daß diese dünne Leiterschicht (18) mit einer Maske in Form einer Abdeckschicht (20) bedeckt wird; daß durch Entfernen eines Teils dieser Abdeckschicht (20) eine öffnung (22 j 24) von bestimmter Form gebildet wird; daß dort, wo die Abdeckschicht entfernt worden ist, unter Verwendung der ersten Leiterschicht (18) als Elektrode eine zweite, dickere Leiterschicht (12; 14) aufgebracht wird; und daß dann sowohl der restliche Teil der Abdeckschicht (20) als auch der dadurch maskierte Teil der ersten Leiterschicht (18) entfernt werden, derart, daß die zweite Leiterschicht zurückbleibt.
  2. 2. Verfahren nach Anspruch 1, bei welchem das Bauelement ein auf einer größeren Halbleiterunterlage angebrachtes Halbleiterplättchen ist, da-durch gekennzeichnet, daß die Isolierfläche (6) als passivierender Belag (z.B. Siliciumdioxyd) auf der exponierten Hauptfläche des Ilalbleiterplättchens (4) unter Freilassung einer oder mehrerer öffnungen als zweiter Boreich bzw. zweite Bereiche (8, 10) sowie auf der Seitenwand des Ilalbleiterplättchens als Übergang zwischen den beiden Niveaus hergestellt wird, wobei die umgebende Fläche der Ilalbleiterunterlafre (2) den ersten Bereich bildet.
  3. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der durch die Abdeckschicht (20) maskierte Teil der ersten Leiterschicht (18) durch Wegätzen ent-
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    ferrit wird, wobei die zweite Schicht (12; 14) durch eine Ätzschutzschichtauflage (z.B. aus Gold) geschützt wird.
  4. 4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet , daß die erste Leiterschicht (18) aus Aluminium besteht.
  5. 5. Verfahren.nach einem der Ansprüche 1 bis 4, d a d u r ch gekennzeichnet, daß die zweite Leiterschicht (12; 14) aus Kupfer besteht.
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