DE2300165C2 - Verfahren zum Betreiben einer MOS-Speicheranordnung und Schaltungsanordnung zur Durchführung des Verfahrens - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren zum Betreiben einer MOS-Speicheranordnung mit einer Anzahl von Speicherzellen, deren Speicherinhalte durch wiederholt ausgeführte Auffrischvorgänge, die jeweils aus einem Auslesen mit einem sich unmittelbar anschließenden Einschreiben bestehen, aufrechterhalten werden und die zerstörungsfrei lediglich in Form ihres Komplementwerts auslesbar sind.

Sie bezieht sich ferner auf eine Schaltungsanordnung zur Durchführung dieses Verfahrens.

Ein Verfahren und eine Schaltungsanordnung der vorstehend bezeichneten Art sind generell bereits bekannt (Zeitschrift »Elektronik-Information« 1970, Heft 12, Seiten 20, 21). Von Nachteil bei dem betreffenden bekannten Verfahren und bei der betreffenden bekannten Schaltungsanordnung ist. daß geson= derte Schaltungsmaßnahmen getroffen werden müssen, um die in den Speicherzellen der Speicheranordnung tatsächlich gespeicherien Informationen zu gewinnen.

Im Zusammenhang mit aus Feldeffekttransistoren aufgebauten Speichern ist es bereits bekannt (DE-OS 58 309. DE-OS 20 12 090). die für die Bildung der Speicherzellen vorgesehenen Feldeffekttransistoren in

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Verriegelungs- bzw. Regenerierschaltungen einzubezie- F i g. 5 zeigt eine physikalische Anordnung der in dem

hea Eine derartige Schaltungsanordnung benötigt Chip gemäß Fig. 1 enthaltenen verschiedenen Berei-

jedoch normalerweise eine große Anzahl an aktiven ehe.

Einrichtungen je Speicherzelle und bringt somit einen F i g. 1 zeigt in schaubildlicher Form verschiedene relativ großen Platzbedarf mit sich. Damit ist aber ein 5 Eingangs- und Ausgangsstiftanschlüsse einer Speicherrelativ hoher Leistungsverbrauch verknüpft modulpackung (Chip). Wie dargestellt, weist das Chip

Es ist schließlich im Zusammenhang mit MOS-Spei- zweiundzwanzig Stiftanschlüsse auf, und zwar ein-

chern bereits bekannt (Zeitschrift »Electronics«, schließlich der Stifte für die Aufnahme der mit Vbb, Vss

16.2.1970, Vol. 43, Heft 4, Seiten 109 bis 115; Zeitschrift bzw. V_Dd bezeichneten Substratspannung, Quelle-Span-

»Advanced Memory Systems, AMS 6002«, Oktober ic nung und Senkespannung.

1971, Seiten 133 bis 143; Zeitschrift »Microelektronics«, Darüber hinaus erhält das Chip über_einen anderen

April/Mai 1971, Seiten 43 bis 44), jeweils zu einer Stiftanschluß ein Chipauswahlsignal CS, und dieses

Gruppe zusammengefaßte Speicherzellen mit einer Signal zeigt in dem Fall, daß es durch Erdpotential

Auffrischanordnung zu verbinden, durch deren Betrieb gebildet ist, an, daß das Chip für ^inen Zugriff

die Speicherinhalte der betreffenden Speicherzellen 15 »ausgewählt« worden ist Ist das Signal CS durch eine

aufgefrischt werden. Für die Bereitstellung der in den Spannung von 3 Volt gebildet, so ist der Zugriff zu dem

einzelnen Speicherzellen tatsächlich gespeicherten Speicherchip gesperrt

Datensigsßde ist jedoch auch in diesen Fällen ein relativ Zwei Sätze von Stiftanschlüssen nehmen Zeilenadres-

hoher schaltungstechnischer Aufwand erforderlich. sensignale Λ 5 bis A 10 und Spaltenadressensignale A 0

Der Erfindung liegt demgemäß die Aufgabe zugrun- 20 bis Λ 4 auf. Die verschiedenen, durch das Speicherchip

de. einen Weg zu zeigen, wie beim Betreiben einer ausgeführten Operationen werden ^urch Taktsignale

MOS-Spsicheranordnung mit einem geringeren schal- Φ 1, Φ 2 und Φ 3 zeitlich gesteuert, die drü gesonderten

tuiigstechnischen Aufwand als bisher ausgekommen Stiften zugeführt werden, wie dies dargestellt ist Die

werden kann, um die Speicherzellen der MOS-Speicher- zugeführten Signale werden von einem externen

anordnung zerstörungsfrei auslesen und auch die in 25 Dreiphasen-Taktnetzwerk abgeleitet das von her-

Frage kommenden Datensignale abgeben zu können. kömmlidiem Aufbau ist und das eine für die Steuerung

Gelöst wird die vorstehend aufgezeigte Aufgabe bei von MOS-Einrichtungen geeignete Amplitude abgibt

einem Verfahren der eingangs genannten Art erfin- Die in einen ausgewählten Bitspeichei platz innerhalb

dungsgemäß dadurch, daß beim Einschreiben die des Speicherchips einzuschreibenden Daten werden

komplementären Datensignale eingeschrieben werden, 30 einem Stiftanschluß zugeführt, der mit DI bezeichnet

daß zusätzlich eine Angabe über die Zahl der Lese- bzw. ist Die aus dem Speicherchip ausgelesene Information

Schreibvorgänge gespeichert wird, in die die Speicher- wird einem mit DO bezeichneten Stiftanschluß zuge-

zellen einbezogen worden sind, und daß bei der führt Das Chip erhält ferner über zwei dargestellte

Ausführung eines Lesevorgangs das von einer Speicher- Stiftanschlüsse ein Schreibbefehls-Steuersignal IVC

zelle erhaltene Datensignal mit der zugehörigen 3s bzw. ein Lese/Schreib-Befehlssteuersignal R/W. Das

Angabe über die Zahl der Lese- bzw. Schreibvorgänge, Befehlssignal R/W legt den Typ der durch das Chip

in welche die betreffende Speicherzelle einbezogen auszuführenden Operation fest Tritt z. B. das Signal

worden ist zu dem tatsächlich abzugebenden Datensi- R/W mti einem für eine binäre »1« kennzeichnenden

gnal verknüpft wird. Spannungspegel (das sind 3 Volt) auf, so führt das Chip

Die Erfindung bringl den Vorteil mit sich, daß auf 40 eine Schreiboperation aus; tritt hingegen das Signal

relativ einfache Weise sichergestellt ist daß bei der R/W mit einem für eine binäre »0« charakteristischen

Ausführung eines Lesevorgangs auch das tatsächlich Spannungspegel (das ist 0 Volt) auf, so führt das

abzugebende Datensignal bereitgestellt wird. betreffende Chip eine Leseoperation aus. Das Schreib-

Zweckmäßige Weiterbildungen des Verfahrens ge- befehls-Steuersignal WC wird aus der Invertierung des

maß der Erfindung ergeben sich aus den Ansprüchen 2 45 dem Stift DI zugeführten Datensignals' gewonnen. Die

bis 4. Dauer der Durchsetzung und Negation des Datensi-

Zur Durchführung des Verfahrens gemäß der gnals wird durch die zeitliche Steuerung von für das Erfindung ist es zweckmäßig, eine Schaltungsanordnung Chip externen Leitimpulsen festgelegt
gemäß dem Anspruch 5 zu verwenden. Dadurch wird Bei der beschriebenen Ausführungsform der vorlieder Vorteil eines besondo's geringen schaltungstechni- 50 genden Erfindung sind bei dem Speicherchip aktive sehen Aufwands hinsichtlich der Abgabe der in den Einrichtungen verwendet, die durch Metalloxidhalbleieinzelnen Speicherzellen tatsächlich gespeicherten ter-(MOS)-Feldeffekttransistoren mit isolierter Gate-Datensignale erzielt Elektrode gebildet sind, diese Transistoren werden

Zweckmäßige Weiterbildungen der gerade erwähn- na^hsiih^nd als MOS-Transistoren bezeichnet werden,

ten Schaltungsanordnung ergeben sich aus den Ansprü- 55 Wie bekannt werden die MOS-Transistoren auf

chen 6 bis 11. einem einzigen Siliciumsubstrat vom p-Typ oder n-Typ

Anhand von Zeichnungen wird die Erfindung hergestellt, wobei jede der betreffenden MOS-Transi-

nachstehend an einem Ausführungsbeispiel näher stören eine Gate-Elektrode, eine Senkeelektrode und

erläutert. eine Quelleelekttorte aufweist. Für die Zwecke der

F i g. 1 zeigt eine anschauliche Darstellung eines eo vorliegenden Erfindung können die Quelle- und

Speicherchips; Senkeelektroden als einander vertausehbaf angesehen

F i g. 2 zeigt in Blockform Verbindungen verschiede- werden.

ner Bereiche des Speicherchips gemäß F i g. 1; Die Feldeffekttransistoren mit isolierter Gate-Elek-

F i g. 3a. 3b imd 3c zeigen in größeren Einzelheiten die trode können entweder vom Anreicherungstyp oder

in F i g. 2 dargestellten Bereiche des Speicherchips; 65 vom Ver.1' "Viungstyp sein. Bei der bevorzugten Ainfiih-

Fig.4 zeigt eine Reihe von Signalformen, anhand rungsform werden jedoch p-Kanal-MOS-Feldeffekt-

derer die Arbeitsweibe der vorliegenden Erfindung transistoren vom Anreicherungstyp verwendet, die auf

erläutert werden wird; einem Substrat des η-Typs hergestellt sind, wie dies im

Zusammenhang mit Fig. 5 näher beschrieben werden wird. Die MOS-Einrichtung om Anreicherungstyp ist hauptsächlich zur Herabsetzung der Leistung ausgewählt worden, da sich nämlich der Leitweg der MOS-Einrichtung durch eine charakteristische geringe Leitfähigkeit auszeichnet und da deshalb nur ein geringer Leckstrom zwischen dem Quellebereich und dem Senkebereich fließt, wenn die Gate- und Quelleelektrode dieselbe Spannung führen.

Bei der dargestellten Ausführungsform entspricht in dem Chip ein für eine binäre »1« bzw. eine binäre »0« kennzeichnender Spannungspegel einer Senkespeisespannung V₀D von -15 Volt und einer Quellespeisespannung Vss von +5 Volt. Betrachtet man einmal kurz den Betrieb des p-Kanal-MOS-Transistors, so zeigt sich. daß die Majoritätsträger oder Löcher von der Quelleelektrode zu der Senkeelektrode fließen (das heißt, daß ein Leitweg hoher Leitfähigkeit vorliegt), wciii'i die der Cstcclcktrode der MOS-Einrichtung zugeführte Spannung negativ ist in bezug auf die m Spannung, die der Quelleelektrode zugeführt ist (das ist eine binäre »I«). Ist umgekehrt die der Gate-Elektrode einer p-Kanal-MOS-Einrichtung zugeführte Spannung negativ in bezug auf die Spannung, die der Quelleelektrode zugeführt wird, und zwar um einen Betrag, der geringer ist als die Schwellwertspannung der betreffenden Einrichtung (das ist die Spannung zwischen der Gate-Elektrode und der Quelleelektrode) so ist die betreffende Einrichtung im nichtleitenden Zustand, und zwar wie im Augenblick der Zuführung einer binären »0«. Wie auf dem vorliegenden Gebiet bekannt, entspricht die Schwellwertspannung normalerweise einer Spannung zwischen 1,5 und 2,5 Volt. Es dürfte im übrigen einzusehen sein, daß die obige Beschreibung auch für den Betrieb von n-Kanal-MOS-Einrichtungen bei der Verwendung von Spannungen entgegengesetzter Polarität zutrifft.

Die grundsätzliche Organisation des Speicherchips gemäß F i g. 1 ist in F i g. 2 dargestellt. Generell enthält das Chip ein 2048-Bit-Wort in einer Bit-Speichermatrix, die in vier Bereiche aufgeteilt ist, die mit a bis d bezeichnet si-J. Jeder Bereich enthält eine 32-ZU-16-Speichermatnx aus 512 Speicherzellen. Es dürfte einzusehen sein, daß jede kleinere oder größere Anzahl von Speicherzellen zur Veranschaulichung der Prinzipien der vorliegenden Erfindung dargestellt sein könnte, wie dies aus der nachstehenden Erläuterung noch ersichtlich werden wird. Ferner dürfte noch für den auf dem vorliegenden Gebiet Bewanderten ersichtlich werden, daß das Speicherchip mit anderen Chips kombiniert weiden kann, um verschiedene Arten von Speicherorganisationen zu bilden bzw. zu erzielen. So kann z. B. eine Anzahl von Speicherchips zur Bildung eines wortorganisierten Speichersystems zusammengruppiert werden.

Im folgenden sei auf F i g. 2 näher eingegangen. Dabei dürfte ersichtlich sein, daß die Hauptteile des Speicherchips 100 die vier Bereiche mit Speicherzellen enthält die durch den Block 200 dargestellt sind Ferner enthält das Speicherchip 100 ein Datensteuerregister mit Zustandsspeicherzellen und zugehörigen Schaltungen, die durch den Block 220 dargestellt sind, außerdem sind eine X-Adressen-Trennschaltung sowie Decoder- und Auswahlschaltungen vorgesehen, die durch die Blöcke 240 bzw. 260 bzw. 280 dargestellt sind. Ferner sind eine y-Adressentrennschaltung sowie Decoder- und Auswahlschaltungen vorgesehen, die durch die Blöcke 340 bzw. 360 bzw. 380 dargestellt sind Schließlich sind noch eine durch den Block 400 dargestellte Schreibschaltung und eine durch den Block 500 dargestellte Leseschaltung vorgesehen. Darüber hinaus enthält das Chip 100 durch die Blöcke 402a, 4026, 402c und 402c/dargestellte Lesepufferschaltungen und durch die Blöcke 4O4a,4O4f>. 404c und 4O4</ dargestellte Schreibpufferschaltungen. Diese Schaltungen liefern die erforderlichen Treiberströme und bewirken die erforderliche Trennung zwischen den Lese- und Schreibschaltungen der Blöcke 500 und 400 innerhalb ihrer entsprechenden Sektoren.

Das Chip 100 gibt das Chipauswahlsignal CS" und Taktsignale Φ 1. Φ 2, Φ 3 als Eingangssignale an die verschiedenen Teile des Chips ab, und zwar einschließlich einer Chipauswahl-Trennpufferschaltung sowie von Takttrennschaltungen und Vorladeschaltungen, die durch die Blöcke 620 bzw. 600 bzw. 610 dargestellt sind. Die Schaltung des_Blockes 620 wandelt das zugeführte Eingangssignal CS in zwei komplementäre Signale CS' und T7S' ^1|rn »^nf1 g'bt diese Signale an die Schaltungsblöcke 500 und 400 des Chips ab, um durch das Chip auszuführende Lese- und Schreiboperationen freizugeben. Die Schaltung gemäß dem Block 600_erzeugt zusätzliche überlappende Taktsignale Φ~~1 und Φ 1*, und zwar auf das Taktsignal Φ 1. Diese Taktsignale dienen zur zeitlichen Steuerung der Operationen der Blöcke 240, 340 und 620, was nachstehend noch beschrieben werden wird.

Im "ilgenden seien die Fig. 3a, 3b und 3c näher betrachtet. In diesen Fig. 3a bis 3c sind die in Fig. 2 dargestellten Blöcke in näheren Einzelheiten wiedergegeben. Aus Fig.3a bis 3c ist dabei ersichtlich, daß bei der Matrix 200 die drei Transistoren umfassenden Speicherzellen in vier Bereichen 200a bis 20Od angeordnet sind, wobei jeder Bereich in einer rechteckförmigen Matrixanordnung untergebracht ist, die 32 Zeilen und 16 Spalten aufweist, wobei jeweils eine andere Speicherzelle der 512 Speicherzellen an dem jeweiligen Schnittpunkt einer Zeile und einer Spalte liegt. Da es lediglich erforderlich ist, die Operation eines einzigen Bereiches zu betrachten, um d;e Prinzipien der vorliegenden Erfindung zu veranschaulichen, wie dies oben erwähnt worden ist. sind in den Fig.3a bis 3c lediglich die Schaltungen eines einzigen Bereiches näher dargestellt.

Datensteuerabschnitt

Aus Fig.3a bis 3c dürfte ersichtlich rein, daß das Datensteuerregister 220 eine zusätzliche Gruppe von Speicherzellen enthält, die mit DC<P bis DC31 bezeichnet sind und die zur Bildung einer weiteren Zeile der Matrix 100 derart angeordnet sind d .3 jede Steuerregisterzelle einer anderen Spalte der Matrix zugeordnet ist

Bereichsorganisation

Die 16 Zellen jeder Zeile des jeweiligen Bereiches sind gemeinsam an jeweils eine andere Leitung einer Vielzahl von Ziffern/Lese- oder Eingabe/Ausgabe-Leitungen angeschlossen. Dies bedeutet, daß die 16 Zellen der Zeilen des Bereiches 1, des Bereiches 2, des Bereiches 3 und des Bereiches 4 an jeweils eine andere Leitung der Eingabe/Ausgabe-Leitungen oder Hauptleitungen angeschlossen sind die mit SOa bis 531a, BOb bis B 31 ft, B 32c bis B 63c und B32d bis B 63c/ bezeichnet sind wie dies in F i g. 3a bis 3c veranschaulicht ist Die Eingabe/Ausgabe-Leitungen jedes Bereiches sind an jeweils eine Leitung von vier gemeinsamen Ziffern/Leseleitungen D/S\ bis D/54 angeschlossen.

und zwar über die Senkeelektrode ihrer entsprechenden Transistoren innerhalb der Gruppen von Auswahltransistoren 280-Oa bis 280-3la, 280-Φ6 bis 280-316, 280-63c und 280-324 bis 2M-63d.

Die Eingangs/Ausgangs-Anschlüssc der 32 Zellen des Datensteuerregisters 220 sind jeweils gemeinsam an eine in Fig. 3a mit DC bezeichnete Ziffern/Leseleitung ange\. .ilossen. Die der jeweiligen Ziffern/Leseleitung zugehörige Kapazität wird auf die Abgabe des Taktsignals Φ 1 über jeweils einen Transistor einer Vielzahl von Transistoren 612-DC1, 612-ί\ι bis 612-31a innerhalb des Blockes 610 auf ein negatives Potential vorgeladen. Die Kapazitäten der jeweiligen Ziffern/Leseleitungen der übrigen Sektoren sind so angeordnet, daß sie in einer entsprechenden Weise auf die Abgabe eines Taktsignals Φ1 an die übrigen Transistoren vorgeladen werden, die mit 612-DC2, 612-Φ6 bis 612-11 b, 612-32C bis 612-63c und 612-32c/ bis 612-63c/ in

Die Zellen jeder Spalte der Spalten des Bereiches 1 werden freigegeben, um ihren Inhalt zu lesen und zu ändern, und zwar auf die Abgabe von Taktsignalen Φ 2 bzw. Φ 3 an Takthauptleitungen Φ 2-Oa₁ Φ3-Φβ bis Φ-152, Φ 3-15a. Dies geschieht durch selektive Freigabe von Spalten- oder K-Auswahlschaltungen 380-0 bis 380-15. Die in jedem der übrigen Bereiche 200b, 200c und 20Odenthaltenen Zellen sind in einer koordinierten Beziehung angeordnet, und zwar in äquivalenter Weise wie die Zellen des Bereiches 1. Dies dient zur selektiven Abgabe von Taktsignalen Φ 2 und Φ 3 über die Takt .auptleitungen und die dargestellten V-Auswahlschaltungen. Die verschiedenen Elemente dieser Bereiche sind in Fig.3a, 3b und 3c mit ähnlichen Bezugszeichen bezeichnet wie bei dem Bereich 1, wobei jeweils noch die in Frage kommende Bereichsbezeichnung hinzugefügt ist (das ist b, cbzw. c/für die Bereiche 2,3 bzw. 4).

Decoder- und Auswahlschaltungen

Bei der obigen Koordinaten-Sektoranordnung wird f^;ne bestimmte Speicherzelle, die durch eine Kombination von den X- und K-Puffertrennschaltungen 240 und 340 zugeführten Adressensignalen AO bis A 10 bezeichnet ist, durch die Kombination von Binärsignalen adressiert, die den X- und K-Adressendecoderschaltungen 260 und 360 zugeführt werden. Eine bestimmte Zeile eines Sektors wird über eine bestimmte X-Auswahlschaltung der Auswahlschaltungen 280 ausgewählt, die durch die Adressensignale bezeichnet ist, welche durch die A"-Trennscha!tungen 240 den Adressendecoderschaltungen 260 zugeführt werden. Die Auswahl einer Speicherzelle innerhalb des Sektors wird dadurch beendet, daß Taktsignale Φ 2 und Φ 3 über eine bestimmte Schaltung der V-Auswahischaltungen 380 abgegeben werden. Die in Frage kommende V-Auswahlschaltung ist dabei durch die Adressensignale bezeichnet, die von den V-Trennschaltungen 340 zu den y-Adressendecoderschaltungen 360 hin abgegeben werden. Im einzelnen ist zu bemerken, daß die 2048 Speicherzellen, die in einer 64 Zeilen und 32 Spalten umfassenden Matrix untergebracht sind, dadurch ausgewählt werden, daß ein bestimmtes Gatter der eine Vielzahl von Eingängen aufweisenden 64 Zeilendecodergatter 260-0 bis 260-63 und ein bestimmtes Gatter der eine Vielzahl von Eingängen aufweisenden 32 Spaltendecodergatter 360-0 bis 360-31 gemäß F i g. 3a bis 3c aktiviert wird Jedes der in Fig.3b dargestellten Zeilendecodergatter 260-0 bis 260-63 enthält ein dynamisches NOR-Gatter mit einer Vielzahl von Eingangs-MOS-Transistoren 261 bis 266, die so geschaltet sind, daß sie jeweils eine andere Kombination von binären Eingangsadressensignalen A 5' bis A 10' aufnehmen. Dies bedeutet, daß das NOR-Gatter 260-0 Binärsignale A 5' bis A 10' aufnimmt und daß das NOR-Gatter 260-63 die Komplemente der Binärsignale /4 5' bis AiO' aufnimmt, welche mit AS' bis AW bezeichnet sind. Die übrigen NOR-Gatter nehmen die

ίο übrigen verbleibenden Kombinationen der Binärsignale A 5' bis A 10' und A 5' bis A 10' auf. Darüber hinaus enthält jedes NOR-Gatter eine MOS-Einrichtung 267, die so geschaltet ist, daß sie ein Taktsignal Φ 1 für die Aufladung der Knotenkapazität eines Speicherknotens 268 aufnimmt.

In entsprechender Weise enthält jedes der Spaltendecodergatter 360-0 bis 360-31 ein dynamisches NOR-Gatter mit einer Vielzahl von MOS-Transistoren 361 bis

365. Die?? Transistoren sind so geschaltet, daß sie jeweils eine andere Kombination von binären Eingangsadressensignalen AO' bis A4' aufnehmen. Dies bedeutet, daß das NOR-Gatter 360-1 Binärsignale A 0' bis A 4' aufnimmt und daß das NOR-Gatter 360-31 die Signale A 0' bis A 4' aufnimmt. Die übrigen NOR-Gatter nehmen die übrigen_ Kombinationen der Binärsignale A 0' bis A 4' und A 0' bis A 4' auf. Ferner enthält jedes Spalten-NOR-Gaticr eine MOS-Einrichtung 367, welche das Taktsignal Φ 1 für die Aufladung eines Speicherknotens 368 aufnimmt, und außerdem enthält jedes derartige Gatter einen Ausgangs-MOS-Transistor

366, der das Ausgangssignal an Leitungen KO bis V32 abgibt

Wie in Fig.3b und 3c dargestellt, werden die komplernentären Adressensignalpaare A 0',_A 0' bis A 4\ A 4' und A 5', A 5' bis A10', A10' von Puffertrennschaitungen 340 und 240 abgegeben. Die Pufferschaltungen können für den Zweck der vorliegenden Erfindung als Pufferschaltungen herkömmlichen Aufbaus angesehen werden; sie enthalten in bekannter

•to Weise Inverterschaltung^!, die so ausgelegt sind, daß sie die Komplemente der Eingangsadressensignale liefern. In einer bevorzugten Ausführungsform können die Pufferschaltungen jedoch die Form der Treiberschaltungen besitzen, die an anderer Stelle näher beschrieben werden.

Wie in Fig.3a gezeigt, geben die Zeilendecodergatter 260-0 bis 260-31 auf ihre Auswahl hin ihre Ausgangssignale über Leitungen ΛΌ bis A"31 an die Gateelektroden entsprechender Zeilenauswahltransistören 280-Oa bis 280-31a und 280-06 bis 280-31i> ab. In entsprechender Weise geben die Zeilendecodergatter 260-32 bis 260-63 auf ihre Auswahl hin ihre Ausgangssignale über die Leitungen Χ-Ώ. bis X-fß an die Gateelektroden entsprechender Zeilen-Auswahltransistören 280-32cbis 280-63cund 280-32dbis 280-63c/ab.

Darüber hinaus geben, wie dies in F i g. 3a gezeigt ist, die Spaltendecodergatter 360-0 bis 360-15 auf ihre Auswahl hin ihre Ausgangssignale über die Leitungen YO bis Y15 an eine entsprechende Anzahl von Spaltenauswahl-Transistorschaltungen 380-Φβ bis 380-154 und 380-Φο bis 380-15c ab. In entsprechender Weise geben die übrigen Spaltendecodergatter 360-16 bis 360-31 auf ihre Auswahl hin ihre Ausgangssignale über Leitungen Yi6 bis Y3i an eine entsprechende Transistorschaltung einer Anzahl von Spaltenauswahl-Transistorschaltungen 380-166 bis 380-316 und 380-164 bis 380-314 ab. Jede Spaltenauswahlschaltung ist dabei so ausgebildet, daß sie zwei MOS-Einrichtungen 381 mit

zugehörigen »Bootstrap-Kondensatoren« 383 und 384 enthält, die in der in F i g. 3a dargestellten Weise geschaltet sind.

Arbeitsweise der Zailen- und Spaltenadressiereinrichtungen

Im folgende;; wird die Arbeitsweise der X- und V-Trennschaltungen und Adressendecoderschaltungen in dem für ein Verständnis der vorliegenden Erfindung erforderlichen Umfang betrachtet. Während des Zeitintervalls, das durch das Taktsignal Φ 1 begrenzt bzw. festgelegt ist, und das hier als »Vorladungsintervall« bezeichnet wird, veranlassen sämtliche Zeilendecoderschaltungen und Spaltendecoderschaltungen, daß die den Transistoren 367 und 267 entsprechenden Transistoren diu Speicherknoten 368 und 268 auf eine negative Spannung aufladen. Ferner werden während dieses Intervalls die Bootstrap-Kondensaiut en 383 und 384 der jeweiligen Spaltendecoderschaltung und die diesen zugehörige Kapazität auf eine negative Spannung aufgeladen. Zu diesem Zeitpunkt führen sämtliche binären Adressensignale einen Spannungspegel, der kennzeichnend ist für eine binäre »0« (das ist ein Spannungspegel, der etwa gleich Vss ist). Demgemäß sind sämtliche Zeilendecoder-Gattertransistoren 361 bis 365 und sämtliche Spaltendecoder-Gattertransistoren 261 bis 365 während dieses Zeitintervalls im nichtleitenden Zustand.

Am Ende des durch das Taktsignal Φ 1 festgelegten Taktintervalls vermögen die Zeilen- und Spaltentrennschaltungen bzw. -Anschlußschaltungen 240 und 340 auf das Taktsignal Φ 1 hin derart zu arbeiten, daß die zuvor abgetastete Kombination der Adressensignale an die X- und V-Decoderschaltungen 260 und 360 abgegeben wird, die bewirken, daß zumindest einer der Zeilen-Gattertransistoren 261 bis 265 in sämtlichen Schaltungen mit Ausnahme der ausgewählten einen Schaltung der beiden Decoderschaltungen und zumindest einer der Spalten-Gattertransistoren 361 bis 365 in sämtlichen Decoderschaltiingen mit Ausnahme der ausgewählten einen Spalter dei.odersehaltung in den Zustand der Leitfähigkeit geschaltet wird.

Wenn eine der einem Transistor der Transistoren 261 bis 266 und einem Transistor der Transistoren 361 bis 365 entsprechende MOS-Einrichtung in jeder der »nicht ausgewählten« Zeilen- und Spaltendecodergatter angeschaltet ist. so werden die Speicherknoten 268 und 368 sowie die Bootstrap-Kondensatoren 383 und 384 und die zugehörigen Kapazitäten über die leitende MOS-Einrichtung und über die MOS-Einrichtung 366 schnell auf die Spannung Vss entladen. Dies bestimmt seinerseits, daß jeder der den nicht ausgewählten Gattern zugehörigen Auswahltransistoren im nichtleitenden Zustand ist.

Im Falle des Vorliegens des »ausgewählten« Spahendecodergatters schaltet der Transistor 366 in einen nichtleitenden Zustand um, wenn seine Quelleelektrode negativ gemacht wird. Dadurch wird ihre Bootstrap-Kapazität negativ geladen gehalten. In entsprechender Weise halten die den Transistoren 361 bis 365 des »ausgewählten« Zeilendecodergatters entsprechenden Transistoren den Speicherknoten 368 negativ geladen, indem sie im nichtleitenden Zustand verbleiben. In entsprechender Weise haken lediglich die »ausgewähl ten« Zeilen- und Spaltendecodergatter ihve Speicherknoten negativ geladen, wodurch seinerseits die Abgabe der in Frage kommenden Ausgangssignale an eine der Leitungen XO bis X 63 und an eine der Leitungen VO bis V 31 Ireigegeben ist. Alle übrigen Leitungen verbleiben bei der Spannung Vss, die kennzeichnend ist für einen nicht ausgewählten Zustand.

Arbeitsweise der
Auswahlschaltungen und der Speicherzellen

Im folgenden sei die Arbeitsweise der X- und K-Auswahlschaltungen 280 und 380 im Hinblick auf die Auswahl einer Speicherzelle beschrieben. Wie oben angedeutet, wird während des durch das Taktsignal Φ 1 festgelegten Vorladungsintervalls die der jeweiligen Ziffern/Lesehauptlcitung zugehörige Kapazität, die durch die Kondensatoren Cl in Fig.3a dargestellt ist. auf ein negatives Potential (von z. B. -11 Voit) aufgeladen. Auf die Beendigung des Taktsignals Φ 1 \\\,-.

2ö versehen lediglich <i>f »ausgewählten« Zeilen- und Spaltenauswahlleitungen, die den Speicherplatz der ausgewählten Speicherzelle to festlegen, ihre entsprechenden Zeilen- und Spaltenauswahlschaltungen mit einer negativen Spannung.

Wie oben erwähnt, enthält jede Speicherzelle einen Eingangs-MOS-Transistor VK einen Ausgangs-MOS-Transistor R und einen Speicher-MOS-Transistor .S. der so geschaltet ist, daß er eine Information in Form einer Ladung einer Gate-Substrat-Kapazität oder auf der sogenannten parasitären oder dem Transistor anhaftenden Kapazität speichert, die in F i g. 3a mit Cbezeichnet ist und die zuvor als Speicherknoten benannt worden ist. Während des durch das Taktsignal Φ 2 festgelegten Zeitintervalls gibt der Transistor 382 der dem

»ausgewählten« Spaltendecodergdtter zugehörigen Spaltenauswahlschaltung eine für eine binäre »I« kennzeichnende negative Spannung (das sind - 13 Volt) an eine der zugehörigen Φ 2-Leitungen ab, welche Spannung den Ausgangs-MOS-Transistor R der jeweiligen Speicherzelle der Speicherzellen innerhalb der Spalte in einen leitenden Zustand umschaltet.

Wenn eine für eine binäre »1« kennzeichnende Spannung (das ist eine Spannung, die gröber ist als -5 Volt) auf der parasitären Kapazität bzw. Streukapazität C der ausgewählten Speicherzelle gespeichert ist, dann wird der Speicher-Transistor 5 eingeschaltet. Dies bewirkt, daß die Kapazität Cl der Ziffern/Leseleitung auf die Spannung Vss über einen Weg entladen wird, der durch die in Reihe geschalteten Transistoren R und S

so gebildet wird. Wenn der Speicher-Transistor 5 eine für eine binäre »0« kennzeichnende Spannung speichert (das ist eine Spannung von weniger als -5 Volt), so verbleibt der Transistor 5 im nichtleitenden Zustand, wodurch die Entladung des Kondensators Cl verhin-

dert wird und wodurch die Ziffern/Leseleitung auf demselben negativen Spannungspegel (das sind -13 Volt) verbleibt

Aus vorstehendem dürfte ersichtlich sein, daß die Speicherzelle auf ihre Abfrage hin ein verstärktes Signal

liefert, welches die Inversion des durch den Knotenkondensator C gespeicherten Datensignalpegels ist Das Signal wird als verstärktes Signal betrachtet, da dir einer binären »1« und einer binären »0« entsprechenden Signalpegel unabhängig von dem durch den Knoten-Kondensator Cgespeicherten Datensignalpegel sind.

Der Datensignalpegel, der durch den Knotenkondensator der ausgewählten Speicherzelle zu speichern ist, wird während des durch das Taktsignal Φ 3 festgelegten

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Zeitinu_rvalls bestimmt. Während des durch das Taktsignal Φ 3 festgelegten Zeitintervalls gibt insbesondere der Transistor 381 derjenigen Spaltenauswahlschaltung, die dem »ausgewählten« SpaltendecO'iergatter zugeordnet ist, eine für eine binäre »1« kennzt'ichnende negative Spannung (das sind —13 Volt) an eine der zugehörigen <P3-Leitungen ab, wodurch der MOS-Schreib-Transistor W jeder Speicherzelle innerhalb der Spalte in einen leitenden Zustand umgeschaltet wird.

Der Schreibtransistor W schafft einen Stromweg für die Aufladung oder Entladung des Kondensators C auf die an die Ziffern/Leseleitung angelegte Spannung. Wenn die an die Ziffern/Leseleitung angelegte Spannung kennzeichnend ist für eine binäre »1« (d. h., -13 Volt beträgt), wird der Kondensator C zur Speicherung einer binären »1« (das sind die -13 Volt) negativ aufgeladen. Ist die an die Ziffern/Leseleitung angelegte Spannung kennzeichnend für eine binäre »0« (das sind + ;> Volt), so wird der Kondensator C zur Speicherung einer binärer »0« (das ist weniger als —5 Volt) entladen. Da die Kapazität Cl der Leitung so ausgelegt ist, daß sie wesentlich größer ist als die Kapazität des Kondensators C, sind unterhalb der bezeichneten Spannungen liegende Spannungen ausreichend, um den Kondensator C auf einen geeigneten Spannungswert aufzuladen oder zu entladen, damit der Speicher-Transistor 5 in einem durch die Polarität der Ladung festgelegten geeigneten Zustand gehalten wird. Es dürfte einzusehen sein, daß Oie Ladung auf dem Kondensator C während einer larigen Zeitspanne in bezug auf die Zykluszeit des Speichers festgehalten wird. Obwohl der Kondensator C die auf ihm gespeicherte Ladung ableitet, wird die betreffende Ladung somit während nahezu der gesamten Operationszeit der Speichereinheit festgehalten.

Wie weiter unten noch ersichtlich werden wird, führt die Anordnung gemäß der Erfindung, was noch weit wichtiger ist, zu einer automatischen Regenerierung der Speicherzellen einer Spalte während einer normalen Adressierungsoperation (das ist ein Lese- oder Schreiboperationszyklus). Demgemäß sind in dem Fall, daß die Spalten des Speicherchips jeweils so angeordnet sind, daß sie während des normalen Speicherbetriebes nacheinander adressiert werden, keine zusätzlichen Schaltungen für die Regenerierung der dynamischen Zellen des Speichers erforderlich. Nimmt man jedoch an, daß ein Zugriff zu den Speicherzellen in einer zufälligen Weise erfolgt, so sind normalerweise externe Schaltungen herkömmlichen Aufbaus (z. B. ein Zähler, der so geschaltet ist, daß er die Spalten nacheinander adressiert) dem Chip zugeordnet

Diese Schaltungen sind dabei so ausgelegt, daß sie die Zellen jeder Spalte des Speichers innerhalb einer bestimmten Zeitperiode während einer Anzahl aufeinanderfolgender Leseoperationszyklen regenerieren. In der Praxis hat es sich als wünschenswert herausgestellt, den Speicher etwa alle 2 ms zu regenerieren, was bei einer Zykluszeit von 800 Nanosekunden dazu führt, daß die Regenerieroperation weniger als 2% der Speicherzykluszeit entspricht Dadurch sind mehr als 98% der Geöamtspeicherzeit für die Ausführung von Lese- und Schreiboperationen ausnutzbar.

Bevor die Arbeitsweise des Speicherchips gemäß der vorliegenden Erfindung beschrieben wird, seien kurz die Lese- und Schreibschaltungen gemäß F i g. 3a bb 3c in bezug auf eine ausgewählte Speicherzelle beschrieben.

Im allgemeinen sind die Lesescb«)?vng äSO und die Schreibschaltung 400 so ausgelegt, daß sie auf di. Freigabe zu der Chip-Auswahlschaltung 620 hin die den Zustand von Datensteuersignalen charakterisierenden Sigr.ale i'iis den Inhai; · aer ausgewählten Speicherzelle charakterisierenden Signalen und mit eine neue, in die ausgewählte Speicherzelle einzuschreibend" information charakterisierenden Signalen logisch verknüpfen. Die durch die Leseschahung 500 bzw. die Schreibschaltung 400 ausgeführten Verknüpfungsoperationen stellen sicher, daß Signale, die kennzeichnend sind für den in der ausgewählten Speicherzelle gespeicherten richtigen Dateninhalt, zu der Auswerfeinrichtung hin übertragen werden und daß Signale, die kennzeichnend sind für die richtigen neuen Daten von der Auswerteeinrichtung, in üer ausgewählten Speicherzelle gespeichert werden. Diese Operationen werden nunmehr weiter ins einzelne gehend betrachtet werden.

Leseschaltung 500

Die Leseschaltung 500 ist mit jeder der Lesepufferschaltungen 402a bis 402c/ verbunden, die an den gemeinsamen Ziffern/Leseleitungen D/S 1 bis D/54 angeschlossen sind.

Während des durch das Taktsignal Φ 2 eines Leseoperationszyklus festgelegten Zeitintervalls wird das Komplement des Dateninhaltes der ausgewählten Speicherzelle an eine der Eingabe/Auagabeleitungen und über einen der Auswahl-Transistoren 280 an eine der gemeinsamen Ziffern/Leseleitungen D/S 1 bis D/54

abgegeben, und zwar an diejenige Leitung, die an der

Pufferschaltung 402 des Bereiches angeschlossen ist, in welchem die ausgewählte Zelle liegt.

Gemäß Fig.3b ist die dem Bereich zugehörige taktgesteuerte Lesepuffer-Inverterschaltung 402 so ausgelegt, daß sie den Speicherknoten 402a-3 über den Transistor 402a-1 während des durch das Taktsignal Φ 1 festgelegten Zeitintervalls negativ auflädt. Dies bewirkt, daß der Transistor 402a-5 leitend ist und an eine der Leitungen D/S 1 bis D/S ' eine für eine binäre »0« charakteristische Spannung (das ist Kss oder -5 Volt) abgibt. Während des durch das Taktsignal Φ 2 festgelegten Zeitintervalls bleibt der Speicherknoten 402a-3 geladen, wenn der Schaltung 402 eine fjr eine »1« charakteristische Spannung zugeführt wird. Dadurch wird eine der Ausgangsleitungen D/51, D/54 auf einer einer binären »0« entsprechenden Spannung gehalten. Wird eine für eine »0« charakteristische Spannung an die Schaltung 402 abgegeben, so wird der

Speicherknoten 402a-3 zu Vss hin entladen, wodurch der Transistor 4O2a-5 abgeschaltet wird und wodurch dem Transistor 402a-7 ermöglicht ist, an eine der Ausgangsleitungen D/51 bis D/54 eine für eine binäre »1« charakteristische Spannung (das sind -11 Volt) abzugeben.

Der einer binären »1« oder einer binären »0« entsprechende Spannungspegel wird von der jeweiligen Pufferschaltung 402a bis 402dder Sektoren 1 bis 4 über eine der vier Leitungen D/51 bis D/54 an die Leseschaltung 500 abgegeben. Zusätzlich wird eines der Ausgangssignale der Chipauswahlschaltung 620 als • weiteres Eingangssignal der Leseschaltung 500 zugeführt, um einen direkten Stromweg von der Datenausgangsleitung zu der die Speisespannung Vss führenden Leitung über einen MOS-Transistor 500-18 zu sperren, wenn das Chip »nicht ausgewählt« ist Während des durch das Taktsignal ΦΙ festgelegten Zeitintervalls rev/jrker. sämtliche Ziffern/Leseinverterschaltungen

402a bis 402d eine Entladung sämtlicher Leitungen D/Si bis D/S 4, indem auf diesen Leitungen ein einer binären »0« entsprechender Pegel (das ist Vss) erzeugt wird. Die beiden Sätze von vier Transistoren 500-1 bis 500-4 und 500-5 bis 500-8 werden ihrerseits in den nichtleitenden Zustand geführt, in welchem der Leseschaltungs-Transistor 500-12 den Speichericnoten 500-10 negativ auf eine binäre »1« (das sind -11 Volt) während der Zeitspanne Φ1 aufzuladen vermag. Darüber hinaus wird während der Zeitspanne Φ 1, während der die Leitung DCnegativ auf eine binäre »1« (das sind -11 Volt) aufgeladen wird, anschließend ein Inverter-Transistor 220-2 gemäß Fig.2a in den Leitzustand umgeschaltet, wodurch die Leitung DCeine binäre »0« (das ist Vss) annimmt. Dadurch wird der Leseschaltungs-Transistor 500-14 abgeschaltet Demgemäß ist kein Gleichstromweg zwischen der Datenausgangsleitung und der Speiseleitung Vss vorhanden, und die Leseschaltung 500 gibt keinen Strom an einen Inverter oder an eine Leseschaltung ab, die außerhalb des Chips liegt

Während der Zeitspanne Φ 2 werden die Leitung DC und eine der Leitungen D/S 1 bis D/S4, im {olgenden die Leitung D/S genannt veranlaßt eine binäre »1« oder eine binäre »0« zu führen. Anders ausgedrückt heißt dies, daß die den Leitungen DC und D/S zugehörigen Kapazitäten Cl unter gewissen Voraussetzungen über die Inverter-Transistoren 220-1 bzw. 402a-7 auf die Spannung Vss entladen werden, und zwar gemäß dem Zustand der ausgewählten Speicherzelle. Die übrigen Leitungen der Leitungen D/Si bis D/SA verbleiben im geladenen Zustand, wodurch bestimmte Transistoren der Transistoren 500-1 bis 500-4 und 500-4 bis 500-8 in den nichtleitenden Zustand übergeführt werden. Demgemäß nimmt der Speicherknoten 500-10 den Zustand der ausgewählten Leitung D/S an, derart daß in dem Fall, daß die Leitung D/S geladen bleibt (d. h, eine binäre »1« führt), die Leitung D/S entladen bleibt (d. h, eine binäre »1« führt); der Speicherknoten 500-10 bleibt geladen. Wird die Leitung D/S entladen (d. h., gezwungen, eine binäre »0« zu führen), so wird die Leitung D/S r-fgeladen (d. h, auf eine binäre »1«), wodurch der Speicherknoten 500-10 auf Vss entladen wird (d. h, auf eine binäre »0«).

Sind die Inhalte auf beiden Leitungen DC und D/S gleich, so befinden sich die Leitungen DC und D/S im selben Zustand, und außerdem ist kein Gleichstromweg von der Datenausgangsleitung zu der Spannungsquelle Vss über den Transistor 500-18 vorhanden. Nehmen die Leitung DC und D/S jedoch unterschiedliche Zustände an, so nimmt der Speicherknoten 500-10 den Zustand der Leitung D/S an, während der Knoten bzw. Speicherknoten 500-15 den Zustand der Leitung DC annimmt. Dadurch ist ein Gleichstromweg von der Datenausgangsleitung zu der Spannungsquelle bzw. -leitung Vss hin geschaffen, und zwar über den Transistor 500-18 durch die Transistoren 500-14 und 500-20 oder durch den Transistor 500-16 und einen der Transistoren 500-5 bis 500-8.

Während des durch das Taktsignal Φ 2 festgelegten Intervalls zeigt sich somit, daß die Leseschaltung 500 eine Verknüpfungsvergleichsoperation in Form siner Exklusiv-ODER-Operation auf die der Leitung DC und einer ausgewählten Leitung der Leitungen D/S 1 bis D/54 zugeführten binären Signale hin ausführt. Die Wertetabelle für die durch die Leseschaltung 500 ausgeführte Verknüpfungsoperation ist nachstehend angegeben.

Leseoperation

Leitung D/S in der Zelle gespeicherte Daten

Leitung D/C Daten in Datensteuerzelle

Ausgangsdaten

1 1 0

Aus der vorstehend angegebenen Wertetabelle dürfte ersichtlich sein, daß die binären »1«- und »0«-Darstel lungen der Ausgangsdaten durch das Auftreten oder Fehlen eines Gleichstroms in Erscheinung treten. Dabei kann jede herkömmliche Schaltung verwendet werden, um den Ausgangsstrom der Leseschaltung 500 in einen geeigneten Spannungspegel umzusetzen, der kenn zeichnend ist für eine binäre »1« oder eine binäre »0«.

Schreibschaftung 400

Die Schreibschaltung 400 arbeitet in Obereinstimmung mit dem Zustand zweier komplementärer Datensignale geringen Pegels, die mit DATA-IN und DATA-IN bezeichneten Leitungen zugeführt werden, und mit den Signalen, die der Leitung DC zugeführt werden, um an Ausgangsanschlüssen A und B gemäß F i g. 3a Signalpegel abzugeben, die kennzeichnend sind für binäre »1«- und binäre »0«-Daten. Diese Signalpegel werden ihrerseits jeder der Schreibpuffer-Inverterschaltungen 404a bis 404c/ in den Sektoren 1 bis 4 zugeführt um diese Schaltungen zu veranlassen, neue Daten in die ausgewählte Speicherzelle innerhalb eines

Sektors der Sektoren 1 bis 4 einzuschreiben.

Während einerJSchreiboperation beträgt das Chip-Freigabesignal CS 0 Volt was einer binären »0« entspricht die die_Chip-Auswahlschaltung 620 veranlaßt, das Signal CS'in eine binäre »0« zu überführen (das ist Vss), womit die Tatsache charakterisiert wird, daß das Chip ausgewählt ist Ferner führt die Speichersteuereinrichtung oder eine andere externe Anordnung das R/W-Signal in eine binäre »1« über (das sind +3 Volt), wodurch dem Chip ein Schreiboperationszyklus signali siert wird, bei dem der Inhalt der ausgewählten Speicherzelle gemäß der neuen Information zu modifizieren ist, die durch die Steuereinrichtung zugeführt

worden ist

Die Signale CS' und R/W bewirken, daß die

so Transistoren 400-7, 400-8, 400-13 und 400-14 in einem nichtleitenden Zustand verbleiben. Während des durch das Taktsignal Φ 1 festgelegten Zeitintervalls werden die Speicherknoten 400-4 und 400-14 der Schreibschaltung 400 negativ aufgeladen (d. h, auf -11 Volt).

Außerdem wird während desselben Intervalls die Leitung DC veranlaßt, eine binäre »1« zu führen,

wodurch der Speicherknoten 400-2 über den Schreib schaltungs-Transistor 400-1 entladen wird.

Während des durch das Taktsignal Φ 2 festgelegten

Zeitintervalls wird der Speicherknoten 400-2 über den Schreibschaltungs-Transistor 400-1 negativ aufgeladen. Außerdem werden während dieses Intervalls durch den Schreibschaltungs-Transistor 400-19 der Speicherknoten 400-21 und der dem Bootstrap-Kondensator der jeweiligen Schreibpufferschaltung 404a bis 404c/ entsprechende Kondensator 404a gemäß Fig. 3a negativ aufgeladen, wodurch die zugehörigen Transistoren in den leitenden Zustand umgeschaltet werden (das sind

diejenigen Transistoren, die dem Transistor AMa-2 entsprechen).

Da das Taktsignal Φ 2 der Quelle des Schreibschaltungs-Transistors 400-6 zugeführt wird, bleibt der Speicherknoten 400-4 negativ geladen. Außerdem wird $ die der Leitung DC zugehörige Kapazität unter einer gewissen Bedingung entladen, und zwar in Obereinstimmung mit dem Inhalt der einen Datensteuerzelle der Datensteuerzellen der ausgewählten Spalte.

Am Ende des durch das Taktsignal Φ 2 festgelegten in Zeitintervalls ist der Speicherknoten 400-2 unter einer gewissen Voraussetzung auf die Spannung Vss über den Transistor 400-1 entladen, und zwar in Übereinstimmung mit dem Zustand der Leitung DC Insbesondere dann, wenn die Leitung DC geladen bleibt (d h, eine ιϊ binäre »1« führt), wird der Knoten 400-2 auf die Sapnnung Vss entladen. Wenn jedoch die Leitung DC auf die Spannung Vss entladen wird (dh, auf eine binäre »0«), bleibt der Knoten 400-2 geladen (d h, er führt eine binäre »1«). Demgemäß nimmt der Knoten j» 400-2 einen Zustand an. der entgegengesetzt zu dem Zustand der Schaltung DC ist, und deshalb kann von der Ausführung einer Invertierungs- oder Komplementierungsoperation gesprochen werden. Wird der Speicherknoten 400-2 auf die Spannung Vss entladen, so ?'·> bleibt der Speicherknoten 400-4 geladen. Bleibt jedoch der Speicherknoten 400-2 geladen, so wird der Speicherknoten 400-4 über den Schreibschaltungs-Transistor 400-6 auf die Spannung Vss entladen. Demgemäß kann im Anschluß an das Ende des durch w das Taktsignal Φ 2 festgelegten Zeitintervalls der Speicherknoten 400-4 als Speicherknoten angesehen werden, der einen Zustand annimmt, welcher kennzeichnend ist für den Zustand der Leitung DC

Die Transistoren 400-7 bis 400-11 sind so geschaltet, η daß der Speicherknoten 400-14 bedingt entladen wird, um den Zustand des Speicherknotens 400-4 anzunehmen, und zwar gemäß dem Zustand des Eingangsdatensignals vor dem Auftreten des Taktsignals Φ 3. Wenn die der Dateneingangsleitung zugeführte Spannung eine *o binäre »1« (das sind +3 Volt) ist, dann ist speziell der Speicherknolen 400-14 so ausgelegt, daß er denselben Zustand annimmt wie der Speicherknoten 400-4. Erreicht wird dies dadurch, daß der Speicherknoten 400-14 bedingt über die Schreibschaltungs-Transistoren ·«> 400-9 und 400-6 gemäß dem Zustand des Speicherknotens 400-4 entladen wird. Führt z. B. der Speicherknoten 400-4 die Spannung Vss (eine binäre »0«), so wird der Speicherknoten 400-14 über die Transistoren 400-9 und 400-6 auf die Spannung Vss entladen (er nimmt einen ><> binären »O«-Zustand ein). Wird der Speicherknoten 400-4 jedoch zu negativen Werten hin geladen (d. h, zu einer binären »1«), so hält er den Transistor 400-9 im nichtleitenden Zustand, und der Speicherknoten 400-14 bleibt negativ geladen (d. h, bei einer binären »1«). · >

Ist die der mit DATA-IN bezeichneten Dateneingangsleitung zugeführte bezeichnete Spannung eine binäre »0« (d. h„ beträgt die betreffende Spannung 0 Volt), so vermag der Speicherknoten 400-14 einen Zustand einzunehmen, der entgegengesetzt zu dem des «> Speicherknotens 4ÖÖ-4 ist. Erreicht wird dies dadurch, daß der Speicherknoten 400-14 bedingt über die Schreibschaltungs-Transistoren 400-7 und 400-8 entladen wird, und zwar gemäß dem Zustand des Speicherknotens 400-4. Wenn der Speicherknoten 400-4 ^ z. B. negativ aufgeladen wird (das ist eine binäre »I«), so wird der Speicherknoten 400-14 über die Transistoren 400-7 und 400-8 auf die Spannung Vss entladen. Wird jedoch der Speicherknoten 40(M entladen (das ist eine binäre »0«), so bleibt der Speicherknoten 400-14 geladen (dh, es bleibt eine binäre »1« vorhanden). Damit dürfte ersichtlich sein, daß der Zustand des Speicherknotens 400-14 die Ergebnisse einer Exklusiv-ODER-Operation darstellt, die auf die Signale hin ausgeführt worden ist, welche an die Leitungen DATA-IN und DCabgegeben worden sind

Das Taktsignal Φ 3 ist so gelegt, daß es dem Taktsignal Φ 2 innerhalb eines Zeitintervalls folgt, welches ausreicht, um den Speicherknoten 400-14 zu entladen. Während des durch das Taktsignal Φ 2 festgelegten Zeitintervalls wird der Speicherknoten 400-22 bedingt geladen, und zwar gemäß dem Zustand des Speicherknotens 400-14. Dies führt seinerseits zur Abgabe der in Frage kommenden Signalpegel an den Ausgangsanschlüssen A und Ä Im einzelnen ist zu bemerken, daß während des Vorhandensei./s des Taktsignals Φ 3 in dem Fall, daß der Speicherknoten 400-14 negativ geladen ist bzw. wird (das ist eine binäre »1«), der Speicherknoten 400-22 über den Schreibschaltungs-Transistor 400-16 negativ aufgeladen wird Dies führt seinerseits dazu, daß der Schreibschaltungs-Transistor 400-17 und der Schreibpuffer-Trrmsistor 404a-4 jeder der Schreibpufferschaltungen 404a bis 4O4ff in den leitenden Zustand geschaltet werden. Gleichzeitig entlädt der Schreibschaltungs-Transistor 400-16 den Speicherknoten 400-21 und den Bootstrap-Kondensator 404a-5 jeder der Schreibpufferschaltungen auf die Spannung Vss. Hierdurch wiederum wird der Schreibpuffer-Transistor 404a-2 jeder Schreibpufferschaltung von einem leitenden Zustand in einen nichtleitenden Zustand umgeschaltet. Bei im leitenden Zustand befindlichen Schreibpufferschaltungs-Transistoren 404a-4 und 404a-1 jeder Schreibpufferschaltung werden der Speicherknoten 404a-3 und die gemeinsamen Ziffern-Leseleitungen D/Si bis D/S4 schnell auf die Spannung Vss entladen, und zwar zusammen mit der Eingabe/Ausgabeleitung der »ausgewählten« Zeile innerhalb eines Sektors der Sektoren.

Wenn der Speicherknoten 400-14 entladen wird (d. h, auf eine binäre »0«), wird der Speicherknoten 400-14 während des Vorhandenseins des Taktsignals Φ 3 nicht aufgeladen. Damit bleibt der Speicherknoten 400-21 zusammen mit dem Bootstrap-Kondensator 404e-5 der jeweiligen Schreibpufferschaltung geladen. Demgemäß leiten die Schreibpuffer-Transistoren 404a-2 und 404a-1, wodurch der Speicherknoten 404s-3 und die gemeinsamen Ziffern/Leseleitungen D/S 1 bis D/S 4 in den Fällen geladen werden, in denen es erforderlich isv (das sind die Leitungen, die während des durch das Taktsignal Φ 1 festgelegten Zeitintervalls vorgeladen worden sind). Es dürfte ersichtlich sein, daß der Speicherknoten 400-14 die Ausgangstransistoren der Schreibschaltung 400 veranlaßt, in Frage kommende Signalpegel an die Anschlüsse A und B abzugeben, und zwar in Übereinstimmung mit den Ergebnissen eines Verknüpfungsvergleiches. Dies wird dadurch erreicht, daß eine Komplement-Operation auf die Ergebnisse hin ausgeführt wird, die durch die Exklusiv-ODER-Operation geliefert worden sind. Aus der obigen Beschreibung dürfte ersichtlich sein, daß während einer Schreiboperation die Schreibschaltung 400 eine Verknüpfungsvergleichsoperation auf die binären Signale hin ausführt, die an die Leitungen DC, DATA IN und DATA IN abgegeben worden sind. Nachstehend ist die Wertetabelle für die Verknüpfungsoperation angegeben, die durch die Schreibschaltung 400 ausgeführt wird.

23 OO 165

Schreiboperation

Eingangsdaten auf der DATA IN-Leitung

Leitung D/C Daten in Datensteuerzelle

Leitung D/S Dart» to Zelle

1 0 0 1

Während eines Leseoperationszyklus ist das Chip-Freigabesignal CS', welches der Schreibschaltung 400 zugeführt wird, noch eine binäre »0« (das ist Vss), wodurch die Tatsache angezeigt wird, daß das Chip ausgewählt ist Wird jedoch das R/W-Signal zu einer binären »0« gemacht (d. h, zu 0 Volt), und zwar durch die Speichersteuereinrichtung oder durch eine andere externe Anordnung, so wird die Tatsache angezeigt, daß das Chip eine Leseoperation auszuführen hat Das Signal R/W schaltet die Schreibschaltungs-Transistoren 400-13 und 400-20 in den leitenden Zustand um. Diese Transistoren bewirken im leitenden Zustand, daß der Speicherknoten 400-14 und der Speicherknoten 400-21 zusammen mit den Schreibpuffer-Bootstrap-Kondensatoren nach der Beendigung der Taktsignale Φ 1 bzw. Φ 2 schnell entladen werden.

Sind sowohl die Speicherknoten als auch die Kondensatoren entladen, so werden die beiden Schreibpuffer-Transistoren 404a-2 und 404a-4 jeder Schreibpufferschaltung der Schreibpufferschaltungen 404a bis 404t/ während des cwch das Taktsignal Φ 3 festgelegten Zeitintervalls im nichtleitenden Zustand gehalten. Demgemäß wird der S iireibpuffer-Transistor 404a-1 jeder der Schreibpufferschaltungen im nichtleitenden Zustand gehalten. Demgemäß wird der Schreibpuffer-Transistor 404a-1 jeder der Schreibpufferleitungen im nichtleitenden Zustand gehalten und dadurch daran gehindert, den Zustand der gemeinsamen Ziffern/Leseleitungen D/S\ bis D/S4 zu beeinflussen.

Da die Spei"herknoten 400-14 und 400-21 schnell entladen werden können, und zwar kurz nachdem das Signal R/W einen Pegel von 0 Volt annimmt was kennzeichnend ist für eine Leseoperation, kann der zur Ausführung einer Leseoperation anstelle einer Schreiboperation dienende Befehl unmittelbar vor dem Auftreten des Taktsignals Φ 3 abgegeben werden. Diese Anordnung ermöglicht der Speichersteuereinrichtung oder externen Einheit eine größere Flexibilität hinsieht lieh der Bearbeitung von Speicheranforderungen. Außerdem ermöglicht diese Anordnung der betreffenden Steuereinrichtung oder externen Einheit, mit größerer Geschwindigkeit auf Änderungen in Anforderungen anzusprechen.

Aus Fig.3a geht hervor, daß die Schreibschaltung 400 in einer ähnlichen Weise arbeitet wie oben beschrieben, wenn das Chip »nicht ausgewählt« ist, was bedeutet, daß der Fall vorliegt daß das Chip-Freigabesignal CS' in einen binären »1 «-Zustand übergeführt wird (das ist auf -11 Volt). Dadurch werden die Schreibschaltungs-Transistoren 400-12 und 400-18 in den leitenden Zustand umgeschaltet; diese Transistoren arbeiten in einer ähnlichen Weise wie die Transistoren 400-13 und 400-20, um die Speicherknoten 400-14 und 400-21 auf dir Spannung Vss zu entladen und um den Betrieb des Schreibpuffer-Transistors 404#-1 jeder der .Schreibpufferschaltungen 404a bis 404t/zu sperren.

Systembetrieb

■κι

Unter Bezugnahme auf die F i g. 3a, 3b und 3c und auf das in Fig.4 dargestellte Zeitdiagramm sei im folgenden die Arbeitsweise des Speicherchips gemäß der vorliegenden Erfindung im Hinblick auf die Ausführung eines Leseoperationszyklus und eines Schreiboperationszyklus erläutert werden.

Leseoperationszyklus

Es sei angenommen, daß die an der Stelle 0,0 in Fig.3a liegende Speicherzelle ausgewählt wird, um ihren Inhalt über die mit DATA-OUT bezeichneten Datenausgabeleitung an eine Auswerteeinrichtung auszulesen. Ferner sei angenommen, daß zunächst die Datensteuerzelle DCO, die der Spalte zugeordnet ist in der die ausgewählte Speicherzelle liegt eine Zustandsinformation in Form einer auf dem Kondensator C befindlichen Ladung speichert, welche kennzeichnend ist für eine binäre »0« (d. h, daß die Potentialdifferenz zwischen der Gate-Elektrode und der Quelle-Elektrode des Speichertransistors der Zeiie DCQ nicht größer ist als —5 Volt wie dies durch die Signalform /in Fig.4 durch einen Wert von 0 Volt dargestellt ist). Anders ausgedrückt heißt dies, daß der Speicherknoten der Zelle DCO zunächst nicht geladen ist Im Hinblick auf die Signalwelle g «ji F i«. 4 sei ferner angenommen, daß die ausgewählte Speicherzelle eine Information in Form einer Ladung speichert die kennzeichnend ist für eine binäre »1«. Dies bedeutet daß der Kondensator C negativ auf ein über -5 Volt liegendes Potential aufgeladen ist wie dies in F i g. 4 durch einen Wert von -5 Volt dargestellt ist Diese Spannung ist der Gateoder Steuerelektrode des Speichertransistors S zugeführt Dies bedeutet daß der Speicherknoten der ausgewählten Speicherzelle anfangs geladen ist Es dürfte einzusehen sein, daß die bezeichneten Spannungswerte lediglich zum Zwecke der Veranschaulichung angegeben worden sind.

In Fig.4 zeigen die mit Linien versehenen oder schraffierten Bereiche, die in verschiedenen Wellenzügen (z. B. in den Wellenzügen d, ejiind k) auftreten, die Zeitintervalle an, während der der Zustand der Signale geändert werden kann; demgegenüber bezeichnen die nichtschraffierten Bereiche diejenigen Zeitintervalle, innerhalb derer es erforderlich ist daß der Zustand der Signale unverändert bleibt Die in den Signalzügen stark ausgezogenen Linien zeigen den Zustand der Signale für angegebene Beispiele an, um den Betrieb des Speicherchips zu veranschaulichen, wie er bereits wahrscheinlich aus der soweit gegebenen Erläuterung ersichtlich sein dürfte. Da das Speicherchip »ausgewählt« ist, ist das Chip-Auswahlsignal CS eine binäre »0« (das sind 0 Volt), wie dies durch den Wellenzug dm Fig.4 veranschaulicht ist Das Lese/Schreib-Befehlssteuersignal R/W wird ebenfalls zu einer binären »0« (das sind 0 Volt), und zwar zu der in Frage kommenden Zeitspanne (das ist vor dem Taktsignal Φ 3, wie dies durch den Wellenzug ein Fig.4 veranschaulicht ist). Hierdurch wird die Schreibschaltung 400 in einen Zustand 2ur Ausführung einer Leseoperation gebracht. Dies bedeutet, daß die Schreibschaltung 400 effektiv abgeschaltet ist.

Im Hinblick auf die Wellenzüge g und fm F i g. 4 sei bemerkt, daß während eines ersten, durch das Taktsigna! Φ 1 festgelegten Intervalls (d. h. dann, wenn das Signal Φ1 eine binäre »1« ist, die durch einen Spannungspegel von —15 Volt festgelegt ist) die dem

Kondensator CI der Datensteuersammelleitung DC und der Ziffem/Lesesammelleitung ΒΦα entsprechenden Kapazitäten auf ein negatives Potential (das sind 11 Volt) über die Transistoren 610-DCX und 612-Φβ des Blockes 610 gemäß F i g. 3a aufgeladen werden. Obwohl dies nicht näher dargestellt ist, werden gleichzeitig damit sämtliche Ziffern/Lesesammelleitungen aller übrigen Zeilen des Speiciierchips ebenfalls negativ aufgeladen.

sind —5 Volt). Wenn eine Speicherzelle in der Spalte eine binäre »0« speichert (d. h, daß auf dem parasitären Kondensator C eine Ladung vorhanden ist, die einem unterhalb von 5 Volt liegenden negativen Potential entspricht), so ist der Speicher-Transistor S im nichtleitenden Zustand, und der Kondensator Cl der Ziffern/Leseleitung verbleibt im Zustand einer binären »l«(dh,bei-13VoIt).

Im folgenden sei auf das spezielle Beispiel eingegan-

Darüber hinaus werden die Speicherknoten sämtli- ι ο gen. Da die Datensteuerungs-oder Zustandszelle DCO eher Zeilendecoderschaltungen 260 und Spaltende- der ausgewählten Spalte anfangs eine binäre >>0« coderschaltungen 360 auf ein negatives Potential
aufgeladen, und zwar zusammen mit den zugehörigen

Sammelleitungskapazitäten und Bootstrap-Kondensa-

speichert, bleibt die Sammelleitung bzw. Hauptleitung DC negativ geladen oder aber sie führt eine binäre »1«, wie dies durch den Wellenzug h in F i g. 4 veranschau-

toren. Auf diese Weise werden sämdiche Leitungen XQ r> licht ist Mit Rücksicht darauf, daß die ausgewählte bis *63 und VO bis ^33 auf die Spannung Vss Speicherzelle der Spalte anfangs eine binäre »1«

speichert, wird demgegenüber der Kondensator C1 der Sammelleitung ΒΦβ über Reihentransistoren R und 5 auf die Spannung Vss entladen, wie durch den

D/St zugehörige Kapazität über den /.uswahltransistor 280-Ao und die Transistoren R und 5 auf die Spannung Vss entladen (dies ist ebenfalls durch den

gebracht, die kennzeichnend ist für einen »nicht

ausgewählten« Zustand. Die Lesepuffer-Inverterschal-

tungen 402a bis 4Q2d laden die den gemeinsamen

Ziffern/Leseleitungen D/St bis D/S4 zugehörigen ->o Wellenzug/gemäß Fig.4 veranschaulicht ist Darüber

Kapazitäten auf ein negatives Potential auf. Schließlich hinaus wird die der gemeinsamen Ldfern/Leseleitung

lädtderLeseschaltungs-TransistorSOO-^gemrßFig.S ' ' "

den Speicherknoten 500-10 auf.

Während des Vorladungs-Intervalls werden die

Trennschaltungen 240 und 340 zusammen mit der 23 Wellenzug/in F i g. 4 veranschaulicht). Chip-Auswahlschaltung 620 gemäß F i g. 3b und 3c Aus dir obigen Beschreibung dürfte ersichtlich sein,

durch die Taktsignal Φ 1 und Φ 1* veranlaßt, die daß das Ablesen oder Abfragen der Speicherzellen Zustände der binären Adressensignale A 0 bis A 4 und_ einer ausgewählten Spalte dazu füh.:, daß an die Λ 5 bis A10 bzw. das Chip-Auswahlsignal CS zugehörigen Ziffern/Leseleitungen das Komplement abzutasten. Am Ende des Taktsignals Φ 1 liefern diese in des in der jeweiligen Speicherzelle gespeicherten Schaltungen auf das Taktsignal "3Π hin die komplemen- Dateninhaltes abgegeben wird und daß an die tären Signale CS', CS', AQ', AO' bis A 10', A 10', und DC-Sammelleitung das Komplement der Zustandsinforzwar gemäß dem zuvor abgetasteten Zustand der mation abgegeben wird, die in der Datensteuerzelle der Eingangssignale. Die Adressensignale A 0' bis A 10' und ausgewählten Spalte gespeichert ist. Ferner erhält die ihre Komplementwerte veranlassen lediglich die den Ji dem Sektor der ausgewählten Speicherzelle zugehörige Gattern 340-1 und 360-1 entsprechenden »ausgewähl- gemeinsame Ziffern/Lese'reitung das Komplement des ten« Zeilen- und Spaltendecodergatter, die in Frage Inhaltes der ausgewählten Zelle zugeführt kommenden Ausgangssignale an die Leitungen XQ und Vor der Beendigung des durch das Signal Φ 2

VO für die Anzeige der Zeilenauswahlschaltung 280-Φ3 festgelegten Zeitintervalls arbeitet die Leseschaltung und Spaltenauswahlschaltung 380-Φβ abzugeben. Dies -»o 500, um verknüpfungsmäßig den Inhalt der Datensteuerbedeutet daß lediglich die Leitungen XO und VO zelle und den Inhalt der ausgewählten Speicherzelle zu negativ aufgeladen werden und daß alle übrigen, den vergieichen. Der Zweck dieser Maßnahme besteht darin »nicht ausgewählten« Zeilen- und Spaltendecodergat- sicherzustellen, daß eine Anzeige bezüglich der tern zugehörigen Leitungen auf der Spannung Vss richtigen Daten an die Datenausgabeleitung DATA-bleiben. Ferner gibt die Chip-Auswahlschaltung 620 auf -n OUT abgegeben wird. Wie oben beschrieben, führt die die geeigneten Zustände hin die Signsle CS'und CS'ab, Leseschaltung 500 eine Exklusiv-ODER-Operation auf

die Signalpegel hin aus, die den Leitungen DCund einer der gemeinsamen Ziffern/Leseleitungen zugeführt worden sind.

Wie erwähnt, werden die den Leitungen DC und D/51 zugehörigen Kapazitäten entsprechend einem

welche sowohl die Leseschaltung 500 als auch die Schreibschaltung 400 für einen Betrieb in der zuvor beschriebenen Weise freigeben.

Während des durch da„= Taktsignal Φ 2 festgelegten so Zeitintervalls (d. h. dann, wenn das Signal Φ 2 eine binäre »1« !«t oder mit einer Spannung von —15 Volt auftritt), wird der Auswahltransistor durch das seiner Steuerelektrode zugeführte negative Potential veranlaßt, die der ausgewählten Speicherzelle zugehörige Sammelleitung Φ2-Φ« von einer positiven Spannung Vss auf eine negative Spannung (das sind —13 Volt) umzusteuern, und zwar auf das Taktsignal Φ 2 hin. Dadurch wird der Lese-Transistor R in sämtlichen

Zustand aufgeladen, der kennzeichnend ist für da! Komplement des Inhaltes der Datensteuerzelle bzw. der ausgewählten Speicherzelle. Die Inverter-Transistoren 220-1 und 220-2 invertieren den Zustand der Leiti-ng DC, und die Lesepufferschaltung 402a invertiert den Zustand der Leitung DC. Die Lesepufferschaltung 402a invertiert im übrigen den Zustand der Leitung D/51, wobei diejnvertier»«jn Signalpegel über die Leitungen Zellen der ausgewählten Spalte eingeschaltet. Wenn t>o DC und D/S 1 an die Leseschaltung 500 abgegeben eine Speicherzelle innerhalb der Spalte eine binäre »1« werden. Da der an die Leitung D/51 abgegebene speichert (d. h., eine Ladung auf einem parasitären Signalpegel insbesondere kennzeichnend ist für eine Kondensator C, und zwar entsprechend einem über 5 binäre »0«, wird die Leitung D/S 1 negativ aufgeladen Volt liegenden negativen Potential), so ist ihr Speicher- (auf eine binäre »1«), und zwar über den Lesepuffertransistor 5 im leitenden Zustand. Dieser Transistor fr5 schaltungvTransistor 402a-7 gemäß Fig.3b. D'?se entlädt damit den Kondensator, d. h., den Kondensator Aufladung erfolgt mit Rücksicht darauf, daß der CI der zugehörigen Z^;ffern/Leseleiturg von einer Transistor 402a-5 durch den auf der Leitung D/51 binären »!«(das sind-13 Volt) auf eine binäre »0« (das herrschenden binären »O«-Zustand im nichtleitenden

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Zustand gehalten wird. Der binäre »!«-Zustand auf der Leitung DC hält den lrverter-Transistqr_220-2 im leitenden Zustand, wodurch die Leitung DC in einen binären »O«-Zustand gebracht wird. Dies geschieht dabei ungeachtet der Tatsache, daß der Transistor 220-1 durch das Taktsignal Φ 2 in den leitenden Zustand gebracht wird.

Wie durch den Wellenzug e gemäß Fig.4 veranschaulicht, gibt die Leseschaltung 500 aufgrund ihrer Exklusiv-ODER-Operation ein Ausgangssignal in Form eines Gleichstrom¹! ab, der kennzeichnend ist für die Tatsache, daß eine binäre »1« in der ausgewählten Speicherzelle gespeichert ist. Dies geht darauf zurück, daß die Leitungen DC und D/S 1 sich in entgegengesetzten Zuständen befinden. Dies bedeutet, daß mit Rücksicht darauf, daß die Datensteuerzelle der ausgewählten Spalte eine binäre »0« speichert, die Leitung DCin einen einer»I« entsprechenden Zustand gebracht "iv;rd (d. h., negativ geladen wird). Dadurch wird d?™ Leseschaltungs-Transistor 500-16 gemäß Fig.3b ermöglicht, den Knoten 500-15 negativ aufzuladen. Da die ausgewählte Speicherzelle eine binäre »I« speichert, wird die Leitung D/Si in einen einer »I« entsprechenden Zustand gebracht (d. h., negativ aufgeladen). Dadurch ist der Leseschaltungs-Transistor 500-1 gemäß F i g. 3b freigegeben, wodurch ein Gleichstromweg von der Leitung DATA OUTüber die Transistoren 500-16, 500-1 und 500-18 zu der Spannungsquelle Vss hin geschaffen ist. Hierdurch wird der durch den Wellenzug /in F i g. 4 veranschaulichte Ausgangsstrom geliefert.

Mit der Beendigung des Taktsignals Φ 2 werden die Ausgangs- oder Lese-Transistoren R der Zellen der ausgewählten Spalte dadurch ausgeschaltet bzw. abgeschaltet, daß an die Sammelleitung Φ 2-Φβ durch den Auswahl-Transistor 382 gemäß F i g. 3a die Spannung Vss angeschaltet wird. Ferner werden mit Beendigung des Taktsignals Φ 2 der Inverter-Transistor 220-1 und der Lesepufferschaltungs-Transistor 4O2a-7 ausgeschaltet, wodurch die Leseschaltung 500 wirksam von dem System abgeschaltet ist, ohne daß der Zustand der Leitungen DC und D/S 1 beeinflußt wird. Damit setzt die Leseschal'oi.g 500 ihren Betrieb wie zuvor fort und erhöht den Stromfluß durch den geschaffenen Gleichstromweg, bis ein Dauerwert erreicht ist Da die Höhe des Stroms für externe Leseschaltungen ausreicht, um das Vorhandensein einer »1« oder einer »0« etwa zu dem Zeitpunkt zu bestimmen, zu dem das Taktsignal Φ 2 aufhört entspricht die »Lesezugriffs«-Zeit des Speicherchips dem in dem Wellenzug e gemäß Fig.4 bezeichneten Zeitintervall. Dabei entspricht die »Lesezugriffs«-Zea des Chips dem Zeitintervall, welches durch den Mittelpunkt des negativen Signalsprungs des Taktsignals Φ 1 zu dem Zeitpunkt festgelegt ist, zu dem der Ausgangsstrom einen Wert von etwa 600 Mikroampere erreicht Da der Betrieb der Leseschaltung 500 von diesem Punkt ab nicht mehr von Signalen der Speicherzellen abhängt kann der Speicherzyklus für eine Leseoperation effektiv auf eine Dauer verkürzt werden, die der bezeichneten Zeit entspricht

Im Anschluß an die Beendigung des Taktsignals Φ 2 zeigt sich, daß der Leseoperationszyklus mit einem durch das Taktsignal Φ 3 festgelegten Zeitintervall abschließt Während dieses Zeitintervalls werden die Eingangs- oder »Schreib«-Transistoren W der Zellen der ausgewählten Spalte jeweils in den leitenden Zustand umgeschaltet und die an die zugehörigen Ziffern/Leseleitungen abgegebene Information wird auf dem Kondensator C des Speicher-Transistors 5 der jeweiligen Speicherzelle der ausgewählten Spalte gespeichert. Dabei arbeitet der Spalten-Auswahl-Transistor 381, der für ein Leitendsein durch das »ausgewählte« Spaltendecodergatter 360-1 bestimmt ist, insbeson· dere auf das Signal Φ 3 hin, um die Sammelleitung Φ 3-Φλ von der Spannung Vss auf ein negatives Potential (- 13 Volt) umzuschalten, wodurch sämtliche Transistoren Win den leitenden Zustand umgeschaltet werden.

Ό Da dies ein Leseoperationszyklus ist, ist keine neue Information in irgendeine Zelle der ausgewählten Spalte einzusrhreiben. Die an die Ziffern/Leseleitungen abgegebene Information stellt das Komplement der Information dar, die in den Zellen gespeichert ist, welche während des durch das Signal Φ 2 festgelegten Zeitintervalls ausgelesen worden sind. Dabei handelt es sich um diese Information, die in den Zellen gespeichert wird. Da die Datensteuerzelle DCO anfangs z. B. eine binäre »0« eespeichert hatte, wird die Leitung DC negativ aufgeladen (d. h., auf eine binäre »1«). Demgemäß wird während des Vorhandenseins des Signals Φ 3 der Kondensator C negativ aufgeladen (d.h.. für die Speicherung einer binären »1« bestimmt), und zwar über den Transistor W, wie dies durch den Wellenzug / in Fig. 4 veranschaulicht ist.

Aus dem in Fig.4 dargestellten Wellenzug g zeigt sich, daß die ausgewählte Speicherzelle, die zuvor eine birVe »1« gespeichert hat, in den Stand gesetzt wird, eine binäre »0« zu speichern. Dies bedeutet, daß der

μ Kondensator C während des durch das Signal Φ 3 festgelegten Intervalls auf die an die Sammelleitung ΒΦβ angelegte Spannung Vss entladen wird. Da das Komplement der gelesenen Information diejenige Information darstellt, die in die Zellen einer ausgewählten Spalte eingeschrieben worden ist, ist keine Zeit für die Feststellung bzw. das Lesen der Information, für das Invertieren der festgestellten Information und für die Zurückspeicherung derselben Information in die ausgewählte Zelle verbraucht worden. Die komplementierte Information steht nämlich bereits zur Verfügung, und damit ist keine weitere Zeit erforderlich als diejenige, die für die Ausführung des Einschreibens der Information in die Zellen benötigt wird.

In der nachstehenden Tabelle sind der Übersichtlich-

^4;; keit halber die Zustände der ausgewählten Speicherzelle und Datensteuerzelle zusammen mit den entsprechenden Ausgangssignalen für diese Zustände am Ende eines Leseoperationszyklus angegeben. Das Symbol * kennzeichnet das gegebene Beispiel.

Leseoperationszyklus

In Zelle gespeicherte Daten

In Datensteuerzelle gespeicherte Daten

Ausgangsdaten

0	0	0
1	0	1
*0	1	1
1	1	0

Aus der obigen Tabelle ergibt sich zusammenfassend daß dann, wenn der Inhalt der Datensteuerzelle eine binäre »0« ist und wenn der Inhalt der ausgewählten Speicherzelle eine »1« ist die Leseschaltung 500 eine Anzeige darüber liefert, daß die ausgewählte Speicher· zelle eine »1« speichert Dasselbe trifft auch für den Fall zu, daß der Inhalt der Datensteuerzelle eine »1« ist und

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daß der Inhalt der ausgewählten Speicherzelle eine »0« ist. Wenn jedoch die Datensteuerzelle und die ausgewählte Speicherzelle jeweils eine binäre »1« oder eine binäre »0« speichern, arbeitet die Leseschaltung 500 in der Weise, daß sie keinen Gleichstromweg bereitstellt und keinen Ausgangsstrom abgibt, der kennzeichnend ist für die Tatsache, daß die ausgewählte Speicl'-.Tzelle eine binäre »0« speichert, wie dies durch den Weilenzug /in Fig.4 veranschaulicht ist. Demgemäß kann die Datensteuer/elle als eine Einrichtung betrachtet werden, die eine Anzeige bezüglich der Häufigkeit liefert, in der die Zellen einer bestimmten Spalte bezüglich des Lesens ihres Inhaltes ausgewählt worden sind. Ist die Spalte in einer einer geraden Zahl entsprechenden Häufigkeit ausgewählt worden, so speichert die Datensteuerzelle eine binäre »0«, und wenn die Spalte in einer einer ungeraden Zahl entsp"'chenden Häufigkeit ausgewählt worden ist,

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^Lrnimi ι UlV L/cm-nan-ut-ii-uin. *.u n, uiiiai \, in«, ι net L/C I war zunächst angenommen, daß die Datensteuerzelle eine binäre »0« gespeichert hai. was anzeigt, daß der aus der ausgewählten Speicherzelle ausgelesene Inhalt eine echte oder genaue Anzeige der tatsächlich gespeicherten Information ist und daß daher keine Komplementierung vorzunehmen ist. Hat die Datensteuerzelle jedoch eine binäre »1« gespeichert, so zeigt dies an, daß der aus der ausgewählten Speicherzelle ausgelesene Inhalt nicht eine echte oder genaue Anzeige der tatsächlich gespeicherten Information ist und daß daher eine Komplementierung vorgenommen werden muß.

Es Jürfte ferner ersieht lieh sein, daß während des durch das Signal Φ 3 festgelegten Intervalls desselben Operationszyklus der Inhalt der Datensteuerzelle aktualisiert wird (d. h., um 1 vergrößert wird), um die Häufigkeit genau wiederzugeben, mit der die bestimmte Spalte ausgewählt worden ist. Zur gleichen Zeit sind die Inhalt der übirgen Zellen der ausgewählten Spalte durch Komplementierung erneuert worden. Daraus kann ersehen werden, daß es ohne eine Modifikation des Chips erwünscht sein kann, die Zyklusdauer für eine I cseoperatiop auf eine Zeitspanne zu verkürzen, die der durch den Signalzug /in Fig.4 bezeichneten Lesezugriffs-Zeit entspricht. Dies würde es erforderlich machen, daß die Speichersteuereinrichtung oder äquivalente externe Steueranordnung die externen Zeitsteuerschallungen bzw. Taktschaltungen in den Stand versetzt, lediglich die Taktsignale Φ 1 und Φ 2 (ζ. Β. durch Ausblenden des Signals Φ 3) zu erzeugen, und zwar auf jede eine Leseoperation bezeichnende Anforderung hin. Dies würde die Speichersteuereinrichtung in den Stand versetzen, einen weiteren Operationszyklus unmittelbar auf das Ende des Taktsignals Φ 2 einzuleiten. Es dürfte selbstverständlich einzusehen sein, daß eine externe Anordnung für die Erneuerung oder »Auffrischung« der Speicherzellen des Chips innerhalb der zuvor bezeichneten Zeitspanne vorgesehen sein kann (d. h, innerhalb einer 2 ms dauernden Periode).

Schreiboperationszyklus

Es sei angenommen, daß während des Schreiboperationszyklus dieselbe Speicherzelle ausgewählt wird und daß eine neue Information in Form einer an die mit DATA-IN bezeichnete Dateneingangsleitung abgegebenen binären »0« in die betreffende Speicherzelle einzuschreiben ist Es sei bemerkt, daß ein Schreiboperationszyklus das Auftreten sämtlicher drei Taktsignale Φ1.Φ2 und Φ 3 erfordert Da die Operation des Chips während der durch die Signale Φ 1 und Φ 2 festgelegten Intervalle der oben in Verbindung mit dem Leseoperationszyklus beschriebenen Operation ähnlich ist, wird die Beschreibung der betreffenden Operation nur in dem hier erforderlichen Umfang wiederholt werden.

Als Ergebnis der Beendigung des vorhergehenden Leseoperationszyklus dürfte aus den Wellenzügen /und g ersichtlich sein, daß die an der Schnittstelle der Leitungen ΛΌ und VO liegende ausgewählte Speicherzelle eine binäre »0« speichert und daß die Datensteuerzelle DCO der ausgewählten Spalte eine binäre »I« speichert. Während des durch das Taktsignal Φ 1 festgelegten Vorladungs-Zeitintervalls werden die Kondensatoren Ci der Leitungen DC und ΒΦβ negativ aufgeladen (d. h., auf eine binäre »I«), wie dies durch die Wellenzüge h und f gemäß Fig.4 veranschaulicht ist. Da der Kondensator C\ der Leitung DC bereits eine binäre »1« führt, ist es lediglich erforderlich, den betreffenden Kondensator um einen scnr kleinen

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Ergänzung der Ladung erforderlich ist, welche abgeleitet sein kann). Während des Taktsignals Φ 1 werden ferner die den Zeilen- und Spaltendecoderschaltungen, der Leseschaltung und den Schreibpufferschaltungen zugehörigen Kapazitäten vor dem Auftreten des Taktsignals Φ 2 negativ aufgeladen, und zwar in Vorbereitung des Auslesens des Inhaltes der Speicherzellen einer ausgewählten Spalte. In der zuvor beschriebenen Weise werden ferner uie »ausgewählten« Zeilen- und Spaltendecoderschaltungen durch die Trennschaltungen 240 und 340 in den Stand versetzt, an die Leitungen A^-O und KO jeweils eine binäre »1« abzugeben, wodurch die Auswahl der durch die Adressensignale AQ bis A4 und -4 5 bis A 10 bezeichneten Speicherzelle und Spalte angegeben wird.

Während des durch das Taktsignal Φ 2 festgelegten Zeitintervalls werden die »Lese«-Transistoren R der Speicherzellen der Spalte in den Stand versetzt, ihre entsprechenden Leitungen gemäß den Zelleninhalten bedingt zu entladen. Dies führt dazu, daß für das Komplement der Speicherzelleninhalte kennzeichnende Signalpegel an jede der Ziffern/Leseleitungen des Sektors 1 abgegeben werden. Da die ausgewählte Speicherzelle eine binäre »0« speichert, bleibt demgemäß die Leitung ΒΦά negativ geladen (d. h„ bei einer binären »1«). Da die Datensteuerzelle DCO eine binäre »1« speichert, wird im Unterschied zum zuvor betrachteten Fall die Leitung DCüber die Transistoren Äund 5auf +5 Volt entladen (d. h, in den einer binären »0« entsprechenden Zustand gebracht). Die Wellenzüge /und h gemäß F i g. 4 veranschaulichen die Zustandsänderung auf den Sammelleitungen ΒΦβ und DC

In der zuvor bezüglich eines Leseoperationszyklus beschriebenen Weise arbeitet die Leseschaltung 500, um ein Ausgangssignal in Form eines Stromes zu erzeugen, der kennzeichnend ist dafür, daß die ausgewählte Speicherzelle eine für eine binäre »1« charakteristische Information speichert Dies bedeutet, daß die Leseschaltung 500 für die Inhalte der Datensteuerzelle DCO und die ausgewählte Speicherzelle charakteristische Signale verknüpfungsmäßig kombiniert und zwar durch Ausführung einer Exklusiv-ODER-Operation. Diese Exklusiv-ODER-Operation führt aufgrund der Tatsache, daß diese Signale mit entgegengesetzten Zuständen auftreten, zu dem durch den Signalzug /in F i g. 4 dargestellten Ausgangsstrom.

Es sei femer bemerkt daß vor dem Auftreten des Taktsignals Φ 2 die Speichersteuereinrichtung dem Chip signalisiert daß es eine Schreiboperation auszu-

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führen hat. Zu diesem Zweck wird das Lese/Schreib-Befehlssignal RWm einen einer binären »1« entsprechenden Zustand (das sind + 3 Volt) gebracht, wie dies durch den Wellenzug e in Fig. 4 veranschaulicht ist. Wie zuvor erwähnt, kann das Signal RW\on einem binären »1 «-Zustand in einen binären »O«-Zustand umgeschaltet werden, indem die Schreiboperation zu irgendeinem Zeitpunkt vor dem Auftreten des Taktsignals Φ 3 »abgeleitet oder aufgehoben wird, um nämlich eine Entladung der Speicherknoten oder der der Schreibschaltung 400 zugehörigen parasitären Kapazitäten zu ermöglichen.

Während des mit dem Ende des Taktsignals Φ 2 beginnenden Intervalls bis etwa zur Mitte des Intervalls der »1«- oder »O«-Bereiche der Wellenzüge j und k ist es erforderlich, daß das Schreibbefehlssignal H'Cbei einer binären »1« (das sind +3 Volt) verbleibt, um der Schreibschaltung 400 zu ermöglichen, eine Anzeige bezüglich des Zustandes des an die Dateneingangsleitung UAIA IN abgegebenen Signais in bezug auf den Zustand des an die Leitung DCabgegebenen Signals zu speichern, welches kennzeichnend ist für das Komplement oder die Inversion der in der Datensteuerzelle DCO gespeicherten Information. Dies bedeutet, daß das während dieser Zeitspanne an die Leitung DATA IN abgegebene Signal dem Speicherknoten 400-14 ermöglicht, sich bedingt auf den Zustand zu entladen, auf den der Knoten 400-4 geladen ist (das ist ein Zustand, der kennzeichnend ist für den Zustand der Leitung DC). Danach speichert der Speicherknoten 400-14 eine Anzeige eines Vergleichs, der durch eine Vergleichsoperation in Form einer Exklusiv-ODER-Operation ausgeführt worden ist, und zwar im Hinblick auf die den Leitungen DATA IN und DC zugeführten Signale. Da das der Dateneingangsleitung DATA IN zugeführte Signal eine binäre »0« ist und da das der Leitung DC zugeführte Signal ebenfalls eine binäre »0« ist, was anzeigt, daß die Datensteuerzelle DCO eine binäre »1« speichert, verbleibt der Speicherknoten 400-14 negativ geladen, was kennzeichnend ist für eine binäre »1«.

Während des durch das Taktsignal Φ 3 festgelegten Zeitintervalls leitet die Schreibschaltung 400 in der Weise, daß sie geeignete Signalpegel an die Ausgangsklemmen A und B abgibt, wodurch die Schreibpufferschaltung 402a in den Stand versetzt wird, die Leitung D/S 1 gemäß dem Zustand des Speicherknotens 400-14 aufzuladen oder zu entladen. Dies bedeutet, daß mit Rücksicht darauf, daß der Speicherknoten 400-14 gemäß Fig.3a eine binäre »1« speichert, der Speicherknoten 400-22 veranlaßt wird, sich negativ aufzuladen (das ist eine binäre »1«), während der Speicherknoten 400-21 veranlaßt wird, sich auf Vss (das ist eine binäre »0«) zu entladen. Dadurch tritt an der Klemme B eine binäre »1« auf, und an der Klemme A tritt eine binäre »0« auf.

Hierdurch wird die Schreibpufferschaltung 402a in den Stand versetzt, den Transistor 404a-5 aus einem leitenden Zustand in einen nichtleitenden Zustand umzuschalten und den Transistor 404-4 aus einem nichtleitenden Zustand in einen leitenden Zustand umzuschalten. Dies bewirkt daß die Leitung D/S 1 sich auf die Spannung Vss entlädt, wie dies durch den Wellenzug fm. F i g. 4 veranschaulicht ist Dies bewirkt seinerseits, daß der Schreib-Transistor W der ausgewählten Speicherzelle den Kondensator C auf der Spannung festhält die kennzeichnend ist für eine binäre »0«, wie dies durch den WeHenzug g in Fig 4 veranschaulicht ist Gleichzeitig wird der Schreib-Transistor IV der Datensteuerzelle DCO in den Stand versetzt, den Kondensator C auf die Spannung zu entladen, di* kennzeichnend ist für eine binäre »0«. Dies ist in F i g. 4 durch den Wellenzug /veranschaulicht. Die Zustände der Eingangsdaten, der Datensteuerzelle und der ausgewählten Speicherzelle mit der Beendigung des Schreiboperationszyklus sind in der nachstehenden Tabelle der Übersicht halber angegeben. Das Symbol * bezeichnet das angegebene Beispiel.

ίο Schreiboperationszyklus

Eingangsdaten In der Datensteuer- In der Zelle ge-

zelle gespeicherte speicherte Daten Daten

0	1
*0	0
1	1
1	0

Aus Vorstehendem kann ersehen werden, daß die ausgewählte Speicherzelle in den Stand versetzt wird, eine binäre »0« anstelle der Ergebnisse der Exklusiv-ODER-Operation zu speichern, um nämlich die Komplementierung der Inhalte der Datensteuerzelle DCO während des durch das Taktsignal Φ 3 festgelegten Intervalls zu berücksichtigen. Wie zuvor angedeutet, kann somit die Schreibschaltung 400 über einen gesamten Schreiboperationszyklus als Einrichtung betrachtet werden, die eine Vergleichsoperation auf die Signale hin ausführt, die kennzeichnend sind für die in die ausgewählte Zelle einzuschreibende neue Information und die in der Datensteuerzelle gespeicherte Information, und die dann bewirkt, daß das Ergebnis des Vergleichs in die ausgewählte Speicherzelle eingeschrieben wird (d. h, eine binäre »1« in dem Fall, daß die Signale übereinstimmen, und eine binäre »0« für den Fall, daß die Signale nicht übereinstimmen). Dies kann

■»o aus einem Vergleich der Wellenzüge g. i und k gemäß Fig.4 ersehen werden. Die Schreibschaltung 400 gibt die richtigen bzw. genauen Signale ab. ^:ndem in der Tat das Ergebnis der Exklusiv-ODER-Operation komplementiert wird. Dies führt zu den Ergebnissen einer

•»5 Vergleichsoperation.

Die gesamte Speichermatrix, wie sie in Fig.2 dargestellt und in Fig.3a, 3b und 3c in weiteren Einzelheiten gezeigt ist, kann als integrierte Schaltung auf einem einzelnen Chip aus Silizium vom n-Typ hergestellt werden. In F i g. 5 ist ein Weg gezeigt, gemäß) dem die Hauptelemente gemäß Fig.2 in dem Chip untergebracht sind. Um die den Ziffem-Lese-Zeilen- und Spaltenleitungen zugehörigen Kapazitäten zu verringern, und um damit die Geschwindigkeit der!

Speichermatrix zu erhöhen, ist der Speicherzellenbe-J reich in vier Sektoren aufgeteilt deren jeder, wi dargestellt 512 Zellen enthält Die Zeilen- un Spaltenauswahl- und Decoder-Transistorschaltunge sind zusammen mit den zugehörigen Lese- um Schreibschaltungen in jedem Sektor nebeneinande angeordnet Darüber hinaus sind die Zellen dei Datensteuereinrichtung, wie dargestellt als eine zusätzliche Zeile der Matrix angeordnet Es dürfte für auf dem vorliegenden Gebiet Bewanderte ersichtlich sein, daß bekannte Herstellvsrfahren für die Bildung der Zellen und zugehörigen Schaltungen angewendet werden können. Ferner können bekannte Verfahren benutzt werden, um die erforderlichen

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gemeinsamen Sammelleitungen zu bilden, über die die verschiedenen gemeinsamen Signale, wie die Taktsignale, an die Sektoren abgegeben werden.

Es dürfte ersichtlich sein, daß andere Möglichkeiten der Anordnung der verschiedenen Elemente gemäß Fig. 2 ebenfalls benutzt werden können. Im Hinblick auf die verwendete Anordnung sei jedoch bemerkt, daß die Erfindung eine erhebliche Einsparung in der Oberfläche des Chips mit sich bringt, indem die Forderung nach Regenerier-Verstärkerschaitungen aufgehoben ist.

Aus Vorstehendem dürfte ersichtlich sein, daß durch die Erfindung ein Verfahren zur erheblichen Reduzierung der Verlustleistung einer Speichermatrix während Lese- und Schreiboperationszyklen angegeben worden ist. Durch Aufhebung der Forderung nach Regenerierschaltungen bringt, was noch weit wichtiger ist, das betreffende Verfahren eine erhebliche Steigerung der Dichte der Anzahl von Bits mit sich, die in einem einzigen Chip ?usamrnenget'aßt werden können, in welchem die Zellen für die Speicherung der Zustandsinformation je Spalte hinsichtlich des Aufbaus, den Speicherzellen gleich sein können.

Durch die Erfindung wird eine automatische Erneuerung der Inhalte der Speicherzellen während der normalen Lese- und Schreiboperationszyklen erzielt. Bei der bevorzugten Ausführungsform werden während eines Leseoperationszyklus die Inhalte der Speicherzellen innerhalb einer ausgewählten Spalte gleichzeitig invertiert und automatisch erneuert. Während eines Suhreiboperationszyklus werden die richtigen Eingabedaten in eine adressierte Zelle innerhalb der ausgewählten Spalten eingeschrieben, während die Inhalte der übrigen Zellen der Spalte invertiert und automatisch erneuert werden. Da es bei diesen Operationen nicht erforderlich ist, daß die Inhalte der Speicherzellen festgestellt bzw. gelesen, invertiert und dann in dieselben Zellen zurückgeschrieben werden, wird durch die Erfindung die Lesezugriffszeit des Speichers reduziert, indem die Erfindung imstande ist, einen verkürzten Leseoperationszyklus bereitzustellen. Außerdem sind bei der Durchführung dieser Operationen keine zusätzlichen Schaltungen oder Befehlssignale erforderlich, da die Erfindung verfügbare Schaltungen und Taktsignale innerhalb des Systems ausnutzt. In den Fällen, in denen Gruppen von Speicherzellen nacheinander während des normalen Betriebes des Speichers adressiert werden, werden ferner die Inhalte sämtlicher Speicherzellen invertiert und automatisch erneuert, wodurch die Forderung nach einer externen Anordnung odd na-P zusätzliche·¹. Zyklen fur die Ausführung derartiger Operationen aufgphoben ist.

Es sei bemerkt, daß mit Rücksicht darauf, dab die Inhalte jeder Zelle der Hilfs- oder DatensteuerzeDen, die der jeweiligen Gruppe von Zellen zugeordnet sind, jeweils dann invertiert oder modifiziert werden, wenn ίο ihre Gruppe ausgewählt ist, jede Datensteuerzelle als Einrichtung angesehen werden kann, die eine Zählerstellung bzw. Zahl der Häufigkeit festhält, mit der ihre Gruppe ausgewählt worden ist. Es dürfte jedoch einzusehen sein, daß bezüglich der Inhalte einer üatensteuerzelle nicht die Forderung besteht, sie anfangs in irgendeinem bestimmten Zustand einzustellen, da nämlich dann, wenn eine neue Information in irgendeine Zelle der Zellen innerhalb der Gruppe eingeschrieben wird, diese Information mit der Steuerungsoder Erneuerungs-Information verglichen wird, die durch die Datensteuerzelle gespeichert ist. Dies dient dazu, die in die Zelle einzuschreibende tatsächliche binäre Information zu bestimmen. Damit können die Datensteuerzellen ganz einfach als Einrichtungen angesehen werden, die eine Bezugs- oder Steuerungsinformation für eine gesamte Gruppe von Zellen bereitstellen, welche für die Auswertung der in den Zellen der Gruppe tatsächlich gespeicherten binären Information benutzt wird, sowie für die Bestimmung der in die Zellen der Gruppen tatsächlich einzuschreibenden binären Information.

Abschließend sei bemerkt, daß es für auf dem vorliegenden Gebiet Bewanderte ersichtlich sein dürfte, daß eine Vielzahl von Änderungen bei der dargestellten Ausführungsform vorgenommen werden kann, ohne daß vom Erfindungsgedanken abgewichen wird. So ist z. B. die Erfindung nicht auf die Verwendung einer bestimmten, drei Transistoren verwendenden Zellenkonfiguration beschränkt. Es dürfte jedoch einzusehen sein, daß es erwünscht ist, e.ne Zellenkonfiguration mit einer minimalen Anzahl an Endanschlüssen zu verwenden, und zwar für eine leichte Herstellung; ferner sei bemerkt, daß zwar p-Kanal-MOS-Einrichtungen mit isolierter Gate-Elektrode angegeben und beschrieben worden sind, daß aber ebenso auch andere Schalteinrichtungen verwendet werden können.

Hierzu 6 Blatt Zeichnungen

Claims (11)

Patentansprüche:

1. Verfahren zum Betreiben einer MOS-Speicheranordnung mit einer Anzahl von Speicherzellen, deren Speicherinhalte durch wiederholt ausgeführte Auffrischvorgänge, die jeweils aus einem Auslesen mit einem sich unmittelbar anschließenden Einschreiben bestehen, aufrechterhalten werden und die zerstörungsfrei lediglich in Form ihres Komplementwerts auslesbar sind, dadurch gekennzeichnet,

daß beim Einschreiben die komplementären Datensignale eingeschrieben werden,
daß zusätzlich eine Angabe über die Zahl der Lese- \s bzw. Schreibvorgänge gespeichert wird, in die die Speicherzellen einbezogen worden sind,
und daß bei der Ausführung eines Lesevorgangs das von einer Speicherzelle erhaltene Datensignal mit der zugehörigen Angabe über die Zahl der Lese- bzw. Schreibvorgänge, in weiche die betreffende Speicherzelle einbezogen worden ist, zu dem tatsächlich abzugebenden Datensignal verknüpft wird.

2. Verfahren nach Anspruch I, dadurch gekennzeichnet, daß die Verknüpfung des von einer Speicherzelle erhaltenen Datensignal mit der zugehörigen Angabe über die Zahl der Lese- bzw. Schreibvorgänge entsprechend einer Exklusiv-ODER-Operation vorgenommen wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeicnnet, daß die Zahl der Lese- bzw. Schreibvorgänge al& ModtiO-2-Zahl bereitgestellt wird.

4. Verfahren nach einem <S r Ansprüche 1 bis 3, dadurch gekennzeichnet, daß beim Durchführen eines Schreibvorgangs ein aus einer Speicherzelle gelesenes Datensignal zusammen mit einer Angabe über die Zahl der Lese- bzw. Schreibvorgänge, in die die betreffende Speicherzelle einbezogen worden *o ist, entsprechend einer Exklusiv-ODER-Operation verknüpft >*,'.. d.

5. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, mit Adressensteuereinrichtungen (240, 260, 280, 340, 360, 380) zum « Adressieren der Speicherzellen der MOS-Speicheranordnung (200), deren Speicherinhalte durch wiederholt ausgeführte Auffrischvorgänge aufrechterhalten werden, mit Lese- und Schreibschallungen (500, 400), die mit den Speicherzellen der MOS-Speicheranordnung (200) verbindbar sind, gekennzeichnet durch eine Datensteuereinrichtung (200) für die Lese- und Schreibschaltungen (500,400), wobei die Schreibschaltung (400) so ausgelegt ist, daß sie den ihr zugeführten Datensignalen entsprechende komplementäre Datensignale in die Speicherzellen der MOS-Speicheranordnung (200) einzuspeichern gestattet, daß eine Angabe über die Zahl der Lese- bzw. Schreibvorgänge, in die die Speicherzellen einbezogen sind, für jede Speicherzelle gesondert gespeichert ist, und daß in der Ixseschaltung (400) eine Verknüpfungsanordnung das aus einer Speicherzelle gelesene Datensignal und die zugehörige Angabe über die Zahl der Lesebzw. Schreibvorgänge zugeführt erhält und daraufhin ausgangsseitig das tatsächliche Datensignal abgibt.

6. Schaltungsanordnung nach Anspruch 5, dadurch

gekennzeichnet, daß die Schreibschaltung (400) und die Leseschaitung (500) jeweils eine Exklusiv-ODER-Verknüpfungsschaltung enthalten, die eingangsseitig das jeweilige Datensignal und die Angabe über die Zahl der Lese- bzw. Schreibvorgänge zugeführt erhält, in die die jeweils gewünschte Speicherzelle einbezogen ist

7. Schaltungsanordnung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Angaber über die Zahl der Lese- bzw. Schreibvorgänge als Modulo-2-Angaben gespeichert sind.

8. Schaltungsanordnung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß die Speicherzellen der MOS-Speicheranordnung (200) mit Vorladungsschaltungen (610) verbunden sind, weiche die Kapazitäten sämtlicher Leitungen während eines Intervalls vor einem Leseintervall aufzuladen gestatten.

9. Schaltungsanordnung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß jede Speicherzelle der MOS-Speicheranordnung aus drei Transistoren besteht

10. Schaltungsanordnung nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet,

daß die Speicherzellen der MOS-Speicheranordnung (200) matrixförmig angeordnet sind
und daß jeder für die Speicherung eines Datensignalbits vorgesehenen Speicherzelle (z. B. 0,0 in F i g. 3a) eine Speicherzelle (DCO in Fig.3a) für die Speicherung einer Angabe über die Zahl der Lesebzw. Schreibvorgänge zugeordnet ist in der die erstgenannte Speicherzelle (0,0) einbezogen worden ist

11. Schaltungsanordnung nach einem der Ansprüche 5 bis 10, dadurch gekennzeichnet daß die Speicherzellen der MOS-Speicheranordnung (200) sowie die Adressensteuereinrichtungen (240, 260, 280, 340, 360, 380) und die Lese- und Schreibschaltungen (500,400) aus p-Kanal-Feldeffekttransistoren vom Anreicherungstyp mit isoliertem Gate-Bereich gebildet sind.