DE2243809C2 - Oberflächenstruktur für mit Halbleiterschaltkreisen versehene und mit einer Schutzschicht bedeckte Halbleiterplättchen - Google Patents
Oberflächenstruktur für mit Halbleiterschaltkreisen versehene und mit einer Schutzschicht bedeckte HalbleiterplättchenInfo
- Publication number
- DE2243809C2 DE2243809C2 DE2243809A DE2243809A DE2243809C2 DE 2243809 C2 DE2243809 C2 DE 2243809C2 DE 2243809 A DE2243809 A DE 2243809A DE 2243809 A DE2243809 A DE 2243809A DE 2243809 C2 DE2243809 C2 DE 2243809C2
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor
- wafers
- semiconductor wafers
- circuits
- elevations
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
Halbleiterplättchen so angeordnet, daß es nicht möglich
ist, die Ecken oder Kanten des- Plättchens 566 mit dem
größten Teil der Oberfläche 55 in Berührung zu bringen.
Anhand der F i g. 3 und 4 wird nun die Oberflächenstruktur
nach dem Patentanspruch näher erläutert Das Plättchen 56 besitzt ein Substrat 31, das beispielsweise
aus Silicium besteht, und in das sich von der planaren Substratoberfläche 32 ausgehend nicht gezeigte aktive
und passive Halbleiterschaltkreise erstrecken. Die planare Substratoberfläche ist mit einer Isoliersrhicht
33 bedeckt, auf der sich ein Leitungsmuster 34 befindet Das Leitungsmuster 34 ist elektrisch mit den Halbleitersehaltkreisen
im Substrat 31 durch nicht gezeigte Öffnungen in der Isolierschicht 33 verbunden. Das
Leitungsmuster 34 und die Isolierschicht 33 sind mit der Schutzschicht 35 überzogen. Diese besteht aus einem
isolierenden Material, wie zum Beispiel Glas. Kontakterhebungen 51 erstrecken sich durch die Schutzschicht
35 hindurch bis zum Leitungsmuster 34 und ragen über die Schutzschicht 35 hinaus. Die Zusatzerhebungen 52
sind in gleicher Weise wie die Kontakterhebungen 51 aufgebaut; sie besitzen jedoch keinen elektrischen
Kontakt zum Leitungsmuster 34. Sie erstrecken sich jedoch ebenfalls durch öffnungen in der Schutzschicht
35 und liegen auf der Isolierschicht 33 auf, durch die sie vom Halbleitersubstrat 31 getrennt werden. Jede der
Erhebungen 51 und 52 besteht aus einer Unterschicht 38 und einem Oberteil 39. Die Unterschicht 38 ist
vorzugsweise aus Chrom, Kupfer und Gold zusammengesetzt, während das Oberteil aus einem Lotmaterial
besteht Die Kontakterhebungen 51 und die Zusatzerhebungen 52 lassen sich gleichzeitig herstellen, wodurch
zusätzliche Arbeitsschritte für die Bildung der Zusatzerhebungen 52 nicht erforderlich sind.
Wie bereits erwähnt wurde, erfolgt die Anordnung der Zusatzerhebungen 52 in Abhängigkeit von der Lage
der Kontakterhebungen 51 und von den Maßen des Halbleiterplättchens, d. h. von dessen Länge, Breite und
Dicke, und zwar in der Weise, daß es nicht möglich ist, mit einer Ecke oder Kante eines zweiten Halbleiterplättchens
dea größten Teil der Oberfläche des geschützten Halbleiterplättchens zu berühren.
Anhand der F i g. 5 und 6 ist der Abstand zwischen zwei Erhebungen ersichtlich, der erforderlich ist, um
eine Berührung eines zweiten Halbleiterplättchens mit der Oberfläche zwischen den Erhebungen zu vermeiden.
In den F i g.S und 6 soll beispielsweise die Erhebung 51 gleichzeitig für einen elektrischen Anschluß verwendet
werden, während die Erhebung 52 nur zum Schutz gegen unerwünschte Berührungen dient Der Abstand in
F i g. 5 ist dadurch gegeben, daß die durch die oberen Eckpunkte auf den einander zugewandten Seiten der
beiden Erhebungen gehenden, senkrecht aufeinander stehenden Geraden 53 und 54 sich oberhalb der
Oberfläche 55 des Halbleiterplättchens 56a schneiden müssen. Hierbei wird davon ausgegangen, daß die
Halbleiterplättchen rechteckförmig ausgebildet sind.
Wird der Abstand eingehalten, so ist es nicht möglich, mit einer Kante des zweiten Halbleiterplättchens 566
die Oberfläche 55 zwischen den Erhebungen 51 und 52 zu berühren. Für den Abstand gilt weiterhin eine zweite
Bedingung. Er muß auch geringer sein als die Dicke d der Halbleiterplättchen, um eine Berührung der
Oberfläche 55 zu vermeiden. Dies ist anhand von F i g. 6 ersichtlich.
Wenn das Halbleiterplättchen mit Erhebungen in ausreichender Dichte versehen ist kann die gesamte
Oberfläche vor Berührungen durch andere Halbleiterplättchen geschützt werden. Dieser vollständige Schutz
ist jedoch in den meisten Fällen nicht erforderlich. Auf dem Halbleiterplättchen in Fig.3 beispielsweise sind
einige Stellen vorhanden, die von einem zweiten Halbleiterplättchen berührt werden können. Die Zusatzerhebungen
52 bewirken trotzdem eine erhebi;che Reduzierung der Wahrscheinlichkeit einer Beschädigung
des Halbleiterplättchens 56 durch mechanische Einwirkung. Es ist in der Regel ausreichend, wenn etwa
75% der Halbleiteroberfläche durch Zusatzerhebungen geschützt sind. .Es sind femer Gebiete auf der
Halbleiteroberfläche vorhanden, bei denen eine Beschädigung der Schutzschicht oder der darunter liegenden
Isolierschicht keinen Einfluß auf die Funktion des Halbleiterplättchens besitzen. Solche Gebiete sind
beispielsweise dort gegeben, wo das Halbleitersubstrat die Isolationsbereiche bildet Auch dort, · wo das
Leitungsmuster auf etwa dem gleichen Potential wie das darunter liegende Halbleitergebiet liegt, bedeuten
Beschädigungen der isolierenden Schichten in der Regel keine Beeinträchtigung der elektrischen Funktion der
Halbleiteranordnung.
In den Figuren ist jeweils nur eine Zusatzerhebung
dargestellt. Es ist selbstverständlich, daß je nach Bedarf auch mehrere solcher Erhebungen verwendet werden
können. Dies ist insbesondere dann erforderlich, wenn die Zusatzerhebungen ebenso wie die Kontakterhebungen
eine runde Form aufweisen und nicht wie in F i g. 3 dargestellt, streifenförmig ausgebildet sind.
Hierzu 2 Blatt Zeichnungen
Claims (1)
- Patentanspruch:Oberflächenstruktur für mit Halbleiterschaltkreisen versehene und mit einer Schutzschicht bedeckte Halbleiterplättchen, an deren Oberflächen in Abstanden voneinander mit den Halbleiterschaltkreisen verbundene Kontakterhebungen und in Abständen zu den Kontakterhebungen nicht mit den Halbleiterschaltkreisen verbundene Zusatzerhebungen angeordnet sind, dadurch gekennzeichnet, daßa) der Abstand zwischen benachbarten Erhebungen (51, 52) kleiner ist als die Dicke eines Halbleiterplättchens(56),undb) der Abstand zwischen benachbarten Erhebungen (51, 52) so klein ist, daß zwei durch obere Eckpunkte auf zugewandten Seiten der jeweiligen Erhebungen gehende, senkrecht aufeinander stehende Geraden (53,54) sich oberhalb der Oberfläche (55) des Halbleiterplättchens (56) schneiden.25Die Erfindung betrifft eine Oberflächenstruktur für mit Halbleiterschaltkreisen versehene und mit einer Schutzschicht bedeckte Halbleiterplättchen, an deren Oberflächen in Abständen voneinander mit den Halbleiterschaltkreisen verbundene Kontakterhebungen und in Abständen zu den Kontakterhebungen nicht mit den Halbleiterschaltkreisen verbundene Zusatzerhebungen angeordnet sind.Für die Herstellung von Halbleiteranordnungen werden Halbleiterscheiben in ine Vielzahl von Halbleiterplättchen zerschnitten. Es folgt dann eine Weiterbehandlung dieser Plättchen, wie z. B. Ausrichten und Prüfen, bei der sie sich gegenseitig berühren und auch mit erheblicher Geschwindigkeit aufeinander treffen können. Als Beispiel sei eine vibrierende Schale für die Zuführung und Ausrichtung der Halbleiterplättchen erwähnt Hierbei werden die Plättchen ungeordnet in großer Anzahl in der Mitte der Schale angeordnet. Durch die Vibrationsbewegungen wandern die Plattchen auf spiralförmigen Bahnen im Innern der Schale, wobei sie voneinander getrennt und ausgerichtet werden. Die Halbleiterplättchen werden weiterhin zwischen den einzelnen Behandlungsschritten aufbewahrt, indem sie ungeordnet übereinander liegen. Während der Behandlung können sie durch Unterdruck oder erhöhten Luftdruck weiter bewegt werden, wobei sie bei relativ hohen Geschwindigkeiten zusammenstoßen können. Wenn z. B. eine Ecke oder Kante eines Plättchens gegen die planare Oberfläche eines anderen Plättchens stößt, ergibt sich eine Beschädigung der Schutzschicht, wodurch ein darunter liegendes Leitungsmuster freigelegt wird. Daraus können sich Kurzschlüsse zwischen den Elementen des Leitungsmusters ergeben, wodurch das beschädigte Halbleiterplättchen unbrauchbar wird. Mit zunehmender Dichte der integrierten Schaltkreise und dem damit verbundenen Kostenanstieg besteht die Aufgabe, die Oberflächenstruktur der Halbleiterplättchen so auszubilden, daß deren Beschädigung vermieden wird.Aus der Patentschrift US 34 58 925 ist bereits eine Oberflächenstruktur gemäß dem Oberbegriff des Patentanspruchs bekannt. Die dort vorgesehenen Zusatzerhebungen dienen als Abstandshalter zwischen dem Halbleiterplättchen und einer Trägerplatte, auf die das Halbleiterplättchen über Kontakterhebungen aufgelötet wird.Es ist die der Erfindung zugrunde liegende Aufgabe, die Oberflächenstruktur eines Halbleiterplättchens so auszubilden, daß bei der Fertigung von Halbleiteranoidnungen während der einzelnen Fertigungsschritte keine Beschädigungen an den Halbleiterplättchen aufgrund mechanischer Einwirkungen entstehen.Die genannte Aufgabe wird für die Oberflächenstruktur gemäß dem Oberbegriff des Patentanspruchs durch die in dessen. Kennzeichen angeführten Merkmale gelöstDie Erfindung wird anhand von Figuren näher erläutert Es zeigtF i g. 1 die Draufsicht auf eine Vibrationsschale, in der sich in ungeordneter Lage einige Halbleiterplättchen befinden,Fig. IA die vergrößerte Ansicht der Teile von drei Halbleiterplättchen in der Schale nach F i g. 1, die miteinander in Berührung stehen,F i g. 2 einen Teil eines Halbleiterplättchens mit einer Zusatzerhebung zum Schutz gegen Beschädigungen,F i g. 3 die Draufsicht eines Halbleiterplättchens mit einer Zusatzerhebung zum Schutz gegen Beschädigungen,Fig.4 einen Schnitt durch das Halbleiterplättchen nach F i g. 3 entlang der Linie 4-4, undF i g. 5 und 6 Ausschnitte aus Halbleiterplättchen zur Verdeutlichung des Mindestabstandes zwischen zwei Erhebungen, um eine Beschädigung der Halbleiteroberfläche zwischen diesen Erhebungen zu vermeiden.Die in F i g. 1 dargestellte Vibrationsschale 10 dient zum Trennen, Ausrichten und Zuführen von Halbleiterplättchen zu einer Prüf- oder Montagevorrichtung. Die Halbleiterplättchen 56 befinden sich in ungeordneter Lage in der Schale 10. Die Vibrationsbewegungen der Schale 10 bewirken, daß die Halbleiterplättchen 56 in der Schale entlang der Pfade .12 in Richtung der gestrichelten Pfeile 13 wandern. Wenn in der Mitte der Schale 10 eine große Anzahl von Kalbleiterplättchen 56 angeordnet wird, dann ist ein wiederholtes gegenseitiges Aufeinandertreffen der Plättchen unvermeidlich. Die Fig. IA stellt dar, wie die Kanten und Ecken von Halbleiterplättchen die planare Oberfläche anderer Halbleiterplättchen beschädigen können. Die drei gezeigten Halbleiterplättchen 56a, 566 und 56c berühren einander. Die einzelnen Halbleiterplättchen besitzen eine pianare isolierende Oberfläche 55, über die sich die mit Halbleiterschaltkreisen verbundene Kontakterhebungen 51 erheben. Die Ecke 16 des Halbleiterplättchens 56c stößt gegen die Oberfläche des Plättchens 56b, während die Kante 17 dieses Plättchens 56£mit der Oberfläche 55 des Plättchens 56a in Berührung steht. Solche Zusammenstöße beschädigen häufig die isolierende Schutzschicht auf den Halbleiterplättchen, wodurch das darunter liegende Halbleitermaterial freigelegt wird oder Kurzschlüsse zwischen dem Leitungsmuster und der Halbleiteroberfläche bzw. zwischen zwei verschiedenen Leitern des Leitungsmusters auftreten.Die F i g. 2 zeigt, wie eine Zusatzerhebung 52, die sich zwischen den Kontakterhebungen 51 auf der Oberfläche 55 des Halbleiterplättchens 56a befindet eine Beschädigung dieser Oberfläche durch das zweite Halbleiterplättchen 56b verhindert. Die Zusatzerhebung 52 und die Kontakterhebungen 51 sind in Abhängigkeit von der Länge, Breite und Dicke der
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US19543271A | 1971-11-03 | 1971-11-03 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2243809A1 DE2243809A1 (de) | 1973-05-10 |
DE2243809C2 true DE2243809C2 (de) | 1983-09-29 |
Family
ID=22721401
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2243809A Expired DE2243809C2 (de) | 1971-11-03 | 1972-09-07 | Oberflächenstruktur für mit Halbleiterschaltkreisen versehene und mit einer Schutzschicht bedeckte Halbleiterplättchen |
Country Status (5)
Country | Link |
---|---|
US (1) | US3781609A (de) |
JP (1) | JPS5237913B2 (de) |
DE (1) | DE2243809C2 (de) |
FR (1) | FR2158230B1 (de) |
GB (1) | GB1393423A (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50103975A (de) * | 1974-01-16 | 1975-08-16 | ||
JPS53123074A (en) * | 1977-04-01 | 1978-10-27 | Nec Corp | Semiconductor device |
US8883565B2 (en) * | 2011-10-04 | 2014-11-11 | Infineon Technologies Ag | Separation of semiconductor devices from a wafer carrier |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3458925A (en) * | 1966-01-20 | 1969-08-05 | Ibm | Method of forming solder mounds on substrates |
US3450965A (en) * | 1966-05-28 | 1969-06-17 | Sony Corp | Semiconductor having reinforced lead structure |
US3484933A (en) * | 1967-05-04 | 1969-12-23 | North American Rockwell | Face bonding technique |
JPS4831507B1 (de) * | 1969-07-10 | 1973-09-29 | ||
US3591839A (en) * | 1969-08-27 | 1971-07-06 | Siliconix Inc | Micro-electronic circuit with novel hermetic sealing structure and method of manufacture |
US3656030A (en) * | 1970-09-11 | 1972-04-11 | Rca Corp | Semiconductor device with plurality of small area contacts |
-
1971
- 1971-11-03 US US00195432A patent/US3781609A/en not_active Expired - Lifetime
-
1972
- 1972-09-07 DE DE2243809A patent/DE2243809C2/de not_active Expired
- 1972-09-12 GB GB4227972A patent/GB1393423A/en not_active Expired
- 1972-10-11 FR FR727236797A patent/FR2158230B1/fr not_active Expired
- 1972-10-17 JP JP47103300A patent/JPS5237913B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
US3781609A (en) | 1973-12-25 |
FR2158230A1 (de) | 1973-06-15 |
GB1393423A (en) | 1975-05-07 |
JPS4858773A (de) | 1973-08-17 |
DE2243809A1 (de) | 1973-05-10 |
JPS5237913B2 (de) | 1977-09-26 |
FR2158230B1 (de) | 1979-02-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19626126C2 (de) | Verfahren zur Ausbildung einer räumlichen Chipanordnung und räumliche Chipanordung | |
DE69525406T2 (de) | Halbleiteranordnung mit Metallplatte | |
DE2459532C2 (de) | Anordnung mit mehreren, parallel angeordneten mikroelektronischen Bauelementen scheibenförmiger Gestalt und Verfahren zur Herstellung der Kontaktbereiche einer solchen Anordnung | |
DE1298630C2 (de) | Integrierte schaltungsanordnung | |
DE68907658T2 (de) | Mehrschichtkondensator. | |
DE68916784T2 (de) | Integrierte Schaltungspackung. | |
AT502128A2 (de) | Konfigurierbare integrierte schaltung mit kondensatorgruppe unter verwendung von via- maskenschichten | |
WO2005091366A2 (de) | Halbleitermodul mit einem kopplungssubstrat und verfahren zur herstellung desselben | |
DE102012212223A1 (de) | Elektrische Verbinderanordnung zum Verbinden eines Elektronikmoduls und einer elektrischen Komponente | |
DE4128603A1 (de) | Halbleiteranordnung | |
DE10308855A1 (de) | Elektronisches Bauteil und Halbleiterwafer, sowie Verfahren zur Herstellung derselben | |
DE2536270A1 (de) | Mii oeffnungen versehene halbleiterscheibe | |
DE102015105951B4 (de) | Schutzringstruktur mit finnenstrukturen, schaltungseinrichtung und verfahren zur herstellung derselben | |
DE68928193T2 (de) | Halbleiterchip und Verfahren zu seiner Herstellung | |
DE2148948B2 (de) | ||
DE10297785B4 (de) | Elektronikbaugruppe mit einer dichteren Kontaktanordnung, die eine Zuleitungsführung zu den Kontakten erlaubt | |
DE1284519B (de) | Zusammengesetzte Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE102009047778A1 (de) | MWT-Halbleiter-Solarzelle mit einer Vielzahl von das halbleitende Material kontaktierenden, parallel zueinander verlaufenden schmalen leitfähigen Fingern vorgegebener Länge | |
DE2243809C2 (de) | Oberflächenstruktur für mit Halbleiterschaltkreisen versehene und mit einer Schutzschicht bedeckte Halbleiterplättchen | |
EP0351531A2 (de) | Elektronische Baueinheit | |
DE2342923B1 (de) | Verfahren zur Herstellung einer Zweiphasen-Ladungsverschiebeanordnung und nach diesem Verfahren hergestellte Zweiphasen-Ladungsverschiebeanordnung | |
DE19936862C1 (de) | Kontaktierung von Metalleiterbahnen eines integrierten Halbleiterchips | |
DE102019117795A1 (de) | Vertikale Feldeffekttransistor(VFET)-Vorrichtungen umfassend Latches mit Überkreuzkopplungsstruktur | |
DE3917303C2 (de) | ||
DE3887873T2 (de) | Phantom-esd-schutzschaltung mit e-feldverdichtung. |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OD | Request for examination | ||
8128 | New person/name/address of the agent |
Representative=s name: GAUGEL, H., DIPL.-ING., PAT.-ASS., 7030 BOEBLINGEN |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |