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Halbleiter- sp eichervorrichtung Die Erfindung betrifft eine Halbleiter-Speichervorrichtung.
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Im folgenden werden die in der Halbleitertechnik gebräuchlichen Abkürzungen
verwendet, wie sie zum Teil bereits in die DIN-Normen Eingang gefunden haben, z.B.
DIN 41852, 41855 oder die Vornorm DIN 41858. Ferner werden verwendet die Begriffe
nach DIN 44300, Entwurf vom August 1968, sowie die in den übrigen genannten Normen
festgelegten Begriffe. Als Abkürzungen finden u.a. Verwendung: FET Feldeffekttransistor
MAS Metall-Aluminiumoxid-Halbleiter(substrat) MNOS Metall-Nitrid-Oxid-Halbleiter(
substrat) MIS Metall-Isolierschicht-Halbleiter(substrat) MNS Metall-Nitrid-Halbleiter
(substrat) RMM Semipermanentspeicher (READ-mostly memory) RAM Randomspeicher (Ziffer
147 in DIN 44 300)
ROM Festspeicher (Ziffer 137 in DIN 44300) IC
integrierte Schaltung LSI großflächig integrierte Schaltung (LARGE scale integration)
Vth Schwellenspannung Vc kritische Spannung In der Beschreibung werden weitere Abkürzungen
verwendet, die nach demselben Prinzip gebildet sind und jeweils den grundsätzlichen
Aufbau angeben. -Bisher sind als Halbleiterspeicher ROM, Z9I und RAM bekannt. Halbleiterspeicher
werden meist als IC-Speicher oder als LSI-Speicher ausgebildet. Bislang wurden solche
IC-Speicher nicht in allen Punkten als den Kernspeichern oder Magnetdrahtspeichern
überlegen angesehen. Aus diesem Grunde hat man RMM mit einem MNOS-Aufbau, ROM mit
einem MAS-Aufbau sowie ROM mit einem FAMOS-Aufbau entwickelt, um solche IC-Speicher
auch energieunabhängig zu machen, Hierbei ergab sich aber ein beträchtlicher Aufwand.
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Es ist deshalb eine Aufgabe der Erfindung, einen energieunabhängigen
Halbleiterspeicher mit vereinfachtem Aufbau zu schaffen.
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Erfindungsgemäß wird dies bei einem eingangs genannten Halbleiterspeicher
dadurch erreicht, daß als energieunabhängiger Speicher mindestens ein kombinierter
Feldeffekttransistor mit isoliertem Gate (MISFET) vorgesehen ist, welcher an mindestens
einem Teil seines Gateisolators Ladungsfangstellen, vorzugsweise in Form von Clustern,
aufweist. Die Ladungsfangstellen können dabei z.30 als Cluster, als Dtinnfilm oder
als Dünnfilme ausgebildet werden, und man kann eine oder mehrere Schichten hierfür
verwenden.
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Zur Vereinfachung wird im folgenden nur von laden Clustern" gesprochen,
wobei hierunter gegebenenfalls auch ein oder mehrere DUnnfilme verstanden werden
sollen. -
Zur Vermeidung von Längen der Beschreibung wird ausdrücklich
auf die älteren Anmeldungen DOS 2 152 225 (Anlfaltsakte 2554/3) DOS 2 214 305 (Anwaltsakte
255414) des Anmelders hingewiesen, in denen diese Punkte ausführlfch erörtert und
beschrieben sind.
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Mit Vorteil geht man bei einem solchen Halbleiterspeicher gemäß einem
weiteren Merkmal der Erfindung so vor, daß die Speichervorrichtung mehrere auf einem
gemeinsamen Substrat matrixartig angeordnete kombinierte Feldeffekttransistoren
aufweist, welche parallel zu der einen Koordinatenachse der Matrix die Gates verbindende
Wortleitungen aufweisen und welche parallel zu der anderen Koordinatenachse der
Matrix Bitleitungen zur Verbindung der DrZlnelektroden bzw. der Sourceelektroden
aufweisen. Eine solche für IC-Speicher geeignete Speichervorrichtung ist, obwohl
sie energieunabhängige Speichereigenschaften hat, außerordentlich einfach sowohl
in der Herstellung wie in der schaltungsmäßigen Anwendung, auch was die zum Sin-
oder Aus speichern erforderlichen Spannungspegel betrifft.
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In zweckmäßiger Ausgestaltung der Erfindung geht me ferner so vor,
daß der kombinierte Feldeffekttransistor an seinem Gate-zwei Gebiete aufweist, von
denen eines einen Gateisolator mit Speichereigenschaften und das andere einen Gateisolator
ohne Speichereigenschaften aufweist, wobei beide Gebiete zur Steuerung des Stromes
im Kanal dieses FET ausgebildet sind, so daß ein Drginstrom nur dann fließen kann,
wenn sowohl der dem einen Gebiet zugeordnete Kanalabschnitt wie der dem anderen
Gebiet zugeordnete Kanalabschnitt leitend werden. Eine solche Anordnung arbeitet
im Prinzip wie ein konäuliktives Glied, z.BG ein UND-Glied, und ermöglicht es so,
den Zustand des binären Speicherglieds auf einfache Weise auszulesen. Auf diese
Weise läßt sich sehr
leicht ein Randomspeicher aufbauen.
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In den Gateisolator, welcher die Ladungsfangstellen, z.3. in Form
der bereits erwähnten Clusterschicht, enthält, werden im Betrieb Träger injiziert,
welche vom Halbleitersubstrat oder der Gateelektrode infolge des Tunnel- oder des
Lawineneffekts geliefert werden, so daß die Ladungsfangstellen, z.B. die Clusterschicht
oder ein Gebiet, das unter dem Einfluß des Vorhandenseins dieser Clusterschicht
gebildet wird, diese, Träger einfängt und so als energieunabhängige Ladungsfangstelle
wirkt. Der Tunneleffekt verwendet einen Tunnelstrom für die Fangstelle-(n), um Elektronen
oder Löcher zu fangen, die dorthin von dem ein positives bzw#. ein negatives Potential
aufweisenden Substrat injiziert werden. Der Lawigneneffekt verwendet ein Lawinenplasma
für einen heißen Träger, der zu den Fangstellen injiziert wird. Dieses Lawinenplasma
wird an dem PN-Übergang mit einer gegenüber dem Substrat umgekehrt vorgespannten
Dr#nelektrode erzeugt. Falls ein MISFET mit P-Kanal verwendet wird, ist die Polarität
der Vorspannung der Droinelektrode negativ; bei einem MISFET mit N-Kanal ist die
Polarität der Dr~invorspannung positiv. Diese beiden Effekte können zusammen verwendet
werden, Der Lawineneffekt wird verwendet zum Injizieren von Elektronen oder Löchern
in einem bestimmte Adresse, sowie zum Umsteuern eines MISFET vom Zustand EIN zum
Zustand AUS, und der Tunneleffekt wird verwendet, um einen MISFET vom Zustand AUS
in den Zustand EIN zu schalten.
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Wie oben beschrieben, können die von den Fangstellen eingefangenen
Träger die Leitfähigkeit des Kanalgebiets direkt unter diesen Fangstellen steuern,
und damit auch den Widerstand zwischen Source und Drain des MISFET.
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Die Erfindung zeigt ferner einen MISFET vom kombinierten Typ auf,
welcher einen einheitlichen Aufbau hat, wobei für einen RMM oder RAM die energieunabhängigen
Speichereigenschaften
der erfindungsgemäßen Fangstellen verwendet werden und als Sensor ein normaler MISFET
in Reihe geschaltet ist; diese Ausführung eignet sich sehr gut als IC-Speicher.
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Weitere Einzelheiten und vorteilhafte Weiterbildungen der Erfindung
ergeben sich aus den im folgenden beschriebenen und in der Zeichnung dargestellten
Ausführungsbeispielen.
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Es zeigen: Fig. 1 (A) einen Schnitt durch einen MISFET mit Speichereigenschaften,
Fig. 1 (B) einen Schnitt durch einen MISFET, der ähnlich aufgebaut ist wie derjenige
nach Fig. 1 (A), aber keine Speichereigenschaften besitzt und daher in seinem Verhalten
ein ~normaler11 MISFET ist, Fig. 1 (C) Kennlinien der elektrischen Eigenschaften
der MISFETs nach Fig. 1 (A) und (B), Fig. 2 (A) eine schematische Darstellung von
zwei in Reihe geschalteten MISFETs verschiedener Art, zur Erläuterung der Erfindung,
Fig. 2 (B) eine schematische Darstellung analog derjenigen nach Fig. 2 (A), bei
der aber die beiden verschieden~ artigen MISFETs zu einer einheitlichen Struktur
kombiniert sind, Fig. 2 (C) eine Tabelle zur Erläuterung der Funktionen der Schaltungen
nach Fig. 2(A) und (B), Fig. 3 Schnitte durch acht verschiedene Arten des Aufbaus
von kombinierten MISFETs nach der Erfindung, Fig. 4 eine vereinfachte Schaltung
mit vier in einer Matrix angeordneten kombinierten MISFETs, wobei die Wortleitungen
W parallel zur X-Achse der Matrix und die Bitleitungen parallel zur Y-Achse der
Matrix angeordnet sind, Fig. ~-5 ##(A) eine- stark vergrößerte Draufsicht auf eine
erste Ausführungsform eines IC-Speichers -nach der Erfindung,
Fig.
5 (B) einen Schnitt, gesehen längs der Linie A-A' der Fig. 5 (A), Fig. 6 (A) eine
stark vergrößerte Draufsicht auf eine zweite Ausführungsform eines IC-Speichers
nach der Erfindung, und Fig. 6 (B) einen Schnitt, gesehen längs der Linie A-A' der
Fig. 6 (A).
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Die Fig. 1 (A) und (B) zeigen jeweils den Gateteil eines MISFET,
nämlich die Anordnung von Gateelektrode, Gateisolator und Halbleitersubstrat; Fig,
1 (C) zeigt die zugehörigen C-V-Kennlinien der Gatekapazität C über der Gatespannung
Vg dieser Anordnungen. Bei der hier benutzten Ausführungsform wird ein Siliziumsubstrat
t mit einer Verunreinigungsdichte von Po = 1 x 1016~f: 5 x 1016 x cm -3 und der
Kristallorientierung 100 verwendet. Als Isolierüberzug 3 wird Aluminiumoxid, Siliziumoxid,
Germaniumnitrit etc.
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neben Siliziumnitrit verwendet. Für die Fangstellen ist ein Halbleiterwerkstoff
erwünscht, um sowohl Löcher wie Elektronen zu fangen. Als Gateelektrode 5 wird ein
Metall, z.B. Aluminium, oder ein Halbleiter, z,B. Silizium oder Germanium, verwendet,
wobei der Halbleiter stark mit Verunreinigungen vom P- oder N-Typ dotiert ist. Die
Verfahrensbedingungen, z.B. die Art des Halbleitersubstrats, die Kristallorientierung,
die Verunreinigungsdichte, die Art des Isolationsüberzugs, Cluster und Gateelektrode
etc.
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müssen entsprechend der Verwendung des herzustellenden Erzeugnisses
gewählt werden.
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Die Fig. 1 (A) und (B) zeigen zwei verschiedene Arten eines Aufbaus,
und zwar zeigt Fig. 1 (A) einen MISFET mit Speichereigenschaften, wozu ergänzend
auf die Ausführungen in den eingangs genannten älteren Anmeldungen verwiesen werden
kann, und Fig. 1 (B) zeigt einen gewöhnlichen MISE#T, der keine Hysterese in seiner
C-V-Kennlinie zeigt. In beiden Darstellungen sind die Stellen, die Cluster enthalten,
mit gestrichelten Linien eingezeichnet; dies gilt auch für
die Darstellungen
nach den folgenden Fig, 2, 3 und 4.
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Bei Fig. 1 (A) wird ein Siliziumsubstrat 1 mit einer Verunreinigungsdichte
von Po = 1 x 1015 zucm 3 und einer Kristallorientierung von 100 verwendet. Der Isolierüberzug
3, welcher eine flache Silizium-Clusterschicht von durchschnittlich 60 A Dicke enthält
und dessen Herstellung im folgenden bei der Beschreibung der Fig. 5 und 6 eingehend
erläutertOwird, hat eine Dicke zwischen 550 und 1000 i hier 600 A. Dieser Isolierüberzug
3 liegt unter der Äluminiumelektrode 5, deren Durchmesser 1 mm beträgt. Der Isolierüberzug
3 kann aus Siliziumnitrit oder Siliziumoxid oder aus zwei übereinanderliegenden
Schichten dieser Stoffe bestehen, vergl. die Erläuterungen zu den Fig. 5 und 6,
wobei diese Schichten Dicken zwischen 10 und 100 A haben.
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Die Kurven 11 und 12 der Hysteresekurve nach Fig. 1 (C) zeigen das
Ergebnis bei einem solchen Aufbau nach Fig. 1 ( Die DrRinströme Id sind in Fig.
1 (C) mit gestrichelten Linien dargestellt, und zwar entspricht dem Kurvenast 11
die Id-Kurve 11', und dem Kurvenast 12 die Id-Kurve 12t, gesprochen mit anderen
Worten, wenn durch einen geeigneten Spannungsimpuls ein solcher MISFET auf den Kurvenast
11 gebracht worden ist, fließt schon bei einer Gatespannung von etwa -6 V ein Droinstrom;
ist dagegen dieser MISFET auf dem Kurvenast 12, so fließt ein Dr6instrom erst ab
einer Gatespannung von etwa + 9 V, Der MISFET nach Fig. 1 (B) ist ähnlich aufgebaut
wie derjenige nach Fig. 1 (A), jedoch ist hier zusätzlich unter der Isolierschicht
3, welche die Cluster enthält, eine Schicht 2 aus clusterfreiem oder mindestens
clustero armem Siliziumoxid mit einer Dicke von 100 bis 1000 A angeordnet. Diese
Dicke ist erforderlich, um die Träger zu drosseln, welche von den Fangstellen (also
der Clusterschicht) zum Substrat 1 strömen wollen. Das Verfahren von 1000 bis 2000
i Dicke ist akzeptabel. Dieser Siliziumoxidüberzug 2 wird hergestellt, indem man
die Oberfläche des Substrats 1 in trockenem Sauerstoff bei 900 bis 10000 C während
2 Minuaten oxidiert. Das erzielte Meßergebnis
sind die Kurven 10
(Kapazität über der Gatespannung) und 10' (Drtinstrom über der Gatespannung) gemäß
Fig. 1 (C), d.h. dieser MISFET zeigt keine Hysterese und kann deshalb als "normaler"
MISFET bezeichnet werden.
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Die Dr@instromkennlinien 10', 11' uUd 12' nach Fig. 1 (C) wurden
bei einer Dreinspannung von +7 V und einem Kanal vom N-Typ aufgenommen.
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Fig. 2 zeigt einen kombinierten" MISFET unter Verwendung von zwei
MISFETs nach den Fig. 1 (A) und 1 (B).
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In Fig 2 (A) entspricht der MISFET 20 demjenigen nach Fig. 1 (A) und
der MISFET 21 demjenigen nach Fig. 1 (B).
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Fig. 2 (B) zeigt den gleichen Aufbau, aber in einen einzigen MISFET
zusammengepackt, so daß sich die Anordnungen nach Fig. 2 (A) und 2 (B) elektrisch
gleich verhalten. Die vorliegende Erfindung befaßt sich vorwiegend mit Anordnungen
von dem in Fig. 2 (B) gezeigten "kombinierten" Aufbau, umfaßt aber in gleicher Weise
auch getrennte Anordnungen nach Fig. 2(A).
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Bei der folgenden Erläuterung der Wirkungsweise der Anordnungen nach
Fig. 2 wird auf einen MISFET mit einem Kanal vom N-Typ Bezug genommen; ein solcher
Kanal wurde auch bei Fig. 1 angenommen.
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Bei der Anordnung nach Fig. 2 (A) fließt Strom von der Source 23
zum Drein 24 beim EIN-Zustand des MISFET 20 -entsprechend den Kurven 11 und 11'
der Fig. 1 (C) - und dem EIN-Zustand des MISFET 21 mit den Kurven 10 und 10', und
zwar bei einer Spannung am Gate 25 von Yg = + 5 ... + 7 V.
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(Man erkennt ohne weiteres, daß die Anordnungen nach Fig. 2 im Prinzip
wie konjunk$tive Glieder aufgebaut sind, d.h.
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beide MISFETs müssen im EIN-Zustand sein, damit ein 1) reinstrom fließen
kann.) Wenn der MISFET 20 dagegen im AUS-Zustand ist - entsprechend den Kurven 12
und 12 nach Fig. 1 (C) -, selbst beim Anleüen einer Gatespannung von 5.... 7 V an
das G@@e 25 kein Strom ïOn $3 nach 24 fil eßen, da dann der
MISFET
20 erst bei einer Gatespannung von etwa +9 V leitend wird.
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Der Strom, der im MISFET 20 fließen würde, kann nicht bestimmt werden,
wenn der MISFET 21 im AUS-Zustand#ist, d.h.
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wenn die Gatespannung O V oder negativ ist. Man kann also den Zustand
des MISFET, d.h. ob der Speicher im logischen Zustand IVIll oder im logischen Zustand
9'Ota ist, nur erfahren, wenn der MISFET 21 im EIN-Zustand ist.
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Die Anordnung nach Fig. 2 (B) arbeitet ersichtlich in genau derselben
Weise wie Fig. 2 (A), obwohl die Drainelektrode des MISFET 20 und die Sourceelektrode
des MISFET 21 hier weggefallen sind.
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Fig. 2 (C) stellt in Tabellenform eine Zusammenfassung dieser Ergebnisse
dar. Dabei sind die Daten für einen Kanal vom N-Typ ohne Klammern und die für einen
Kanal vom P-Typ in Klammern angegeben. Bei einem N-Kanal kann der EIN-Zustand abgelesen
werden bei Vc 2 > Vg ) Vth 1 und Vg> Vtho.
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Entsprechend kann der AUS- Zustand abgelesen werden bei den Bedingungen
Vc 1 < Vg < Vth 2 und Vg > Vtho. Eine Ablesung ist nicht möglich bei Vg
< Vtho.
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Die verschiedenen Schwellenspannungen Vth sind in Fig. 1 (C) eingetragen,
und zwar ist Vtho die Schwellenspannung des MISFET 21 (entsprechend Fig. 1 (B)),
und Vth1 bzw. Vth2 sind die Schwellenspannungen des MISFET 20 entsprechend den Kurven
11 und 12 nach Fig. 1 (C).
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Vcl und Vc2 sind die sogenannten kritischen Spannungen, bei denen
die C-V-Kennlinie des MISFET nach den Fig. 1 (A) und 2 anfängt, eine Hysterese zu
zeigen. Für die Kurvenzweige 11 und 12 müssen die Beziehungen Vg < Vc1 und Vg
> Vc2 beachtet werden. Bei der Ausführungsform nach Fig. 1 ist Vcl = -15V und
Vc2 = +16V. Man erhält z.B. die Kurvenzweige 11 und 12 dadurch, daß man an das Substrat
1 einen Impuls von Vg = -30 V und 100 ns Breite bzw. von Vg = +30 V bei einer Ikrosunde
Breite anlegt. Bezieht man die Spannung auf die
Gateelektrode 5,
so beziehen sich die obigen Zahlen auf das Potential des Substrats 1 mit umgekehrtem
Vorzeichen.
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Die Zeit, die man für das Einspeichern (write-in) benötigt, hängt
von den Verfahrensbedingungen ab, jedoch wurde im Versuch ein 40 V-Impuls mit 10
ns Breite erfolgreich verwendet. Die Beziehungen Vg < Vcl und Vg> Vc2 verschlechtern
die im Speicher enthaltene Information. Verwendet man z.B.
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zum Auslesen ein Signal mit Vg- + 20 V (Vc2),so verschiebt seine Amplitude
den Kurvenzweig 11 gemäß Fig, 1 (C) von -6 V nach 0 V oder ins Positive. Ein Signal
von Vg = -20 V (Vc1) zeigt eine analoge Wirkung.
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Fig. 3 zeigt einige Ausführungsformen der Erfindung.
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Die Isolierschicht 2 ist mindestens nahezu clusterfrei, während die
Isolierschicht 3 Cluster enthält. Mit 4 ist die Source, mit 5 das Gate und mit 6
der Drain bezeichnet. Es gibt viele Verfahren zur Herstellung von MISFETs, jedoch
werden bei einer normalen Herstellungsweise Source und Drain symmetrisch zum Gate
diffundiert, wie es in der Zeichnung dargestellt ist. Bei den Ausführungsformen
nach den Fig. 3 (A),(3), (C) und (D) liegen die Fangstellen auf der Seite des Halbleitersubstrats,
bei (E) und (F) dagegen auf der Seite der Gateelektrode. Die Cluster sind mit unterbrochenen
Linien eingezeichnet.
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Zum Einbringen von Ladungsträgern in energieunabhängige Fangstellen
muß erstens der Abstand zwischen den Fangstellen und der Trägerquelle genügend klein
gemacht werden. Zweitens muß die Feldstärke in der Isolierschicht höher sein als
die kritische Feldstärke. Bei den Ausführungsformen (A), (B) und (F) wirken diese
beiden Faktoren zusammen infolge des Vorhandenseins der Isolierschicht 2. Bei den
Ausführungsformen (C) und (D) wirkt nur der letztgenannte Faktor.
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Die Ausführungsform (E) hat ein Gebiet mit gleichförmiger Dicke und
keinem Cluster im Bereich des Gateisolators. Die Ausführungsformen (B), (D) und
(#) haben Gateisolatoren mit mehr funktionen vergli#chen mit den Ausführungsformen
(A), (C) urld (E und sind jeweils in drei Abschnitte unterteilt.
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Entsprechend dem Anwendungsfall muß die vorteilhafteste Anordnung
aus diesen Ausführungsformen ausgewählt werden, Zum Beispiel stellt die Anordnung
nach Fig. 3 (A) eine Kombination der Anordnungen nach Fig. 1 (A) und 1 (B) dar.
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Die Siliziumoxidschicht 3 nach den Fig. 3 (C), (D) und (F) wird hergestellt
durch eine Reaktion zwischen Silan und Sauerstoff bei 450° C, wobei der Druck im
Reaktionsofen bei 60 Torr gehalten wird, um einen feinen, gleichmäßigen Überzug
o mit einer Dicke von weniger als 1000 A zu erhalten. Der Überzug wird zur Stabilisierung
einer Wärmebehandlung bei 600 .... 7000 C unterzogen. Die Ausführungsformen (G)
und (H) stellen jeweils eine Kombination von zwei Ausführungsformen (A) dar.
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Bei der oben genannten Anordnung kann eine Gatespannung, die größer
ist als eine kritische Spannung Vc an die Schicht 3, einen Gateisolator des MISFET,
angelegt werden, und an ein Gebiet, wo die Überzüge 2 und 3 eine Doppelschicht bilden,
kann eine Gatespannung angelegt werden, die kleiner als deren kritische Spannung
ist. Man erhält so eine Anordnung, bei der an einem Teil eines Gate eine Speicherfunktion
vorhanden ist.
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Fig. 4 zeigt einen 4-Bit-Speicher unter Verwendung eines Halbleiterelements
nach Fig. 2 (B) in einer Matrix unter kombination der Fig. 3 (A), (C) und (E). Die
Theorie der Wirkungsweise von Fig. 4 ist wie folgt: Es sei angenommen, die Anordnung
bestehe aus N-Kanal-MISFETs und von diesen seien alle, also die Adressen (1,1),
(1,2), (2,1) und (2,2) im AUS-Zustand, d.h. alle haben die Charakteristiken nach
der Kurve 12 der Fig. 1.
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Um nun nur den MISFET mi@ der Adresse (1,1) in den @@n-Zustand zu
bringen, m@ß eine @@@espannung, die an den MISFET ( 1,1 )ang@@@gt tiwird, @@ +30
V groß sein, und die andere @@ @@@ @@ m@@@@ @@einer als Vc2 (+20 V) sein.
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j@@@@ @@@ @@ @@@@@@@@@@ von + 30 V gelget; an @@@ @@ @ @ @ @ @ an
@@ und B2 ' je + 15 V,
und an das Substrat D werden 0 V gelegt.
Alle Potentiale müßten mit einem Impuls synchronisiert werden, der etwa 100 ns oder
eine Mikrosekunde breit ist. Infolgedessen hat die Adresse (i,2) + 15 V (weniger
als Vc2) an ihrem Gate, und (2,1) und (2,2) haben + O V. Außer dem Einspeichern
in die Adresse (1,1) erhalten also die anderen Elemente und anderen Adressen (2,1),
(1,2) und (2,2) keine Information.
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Falls alle Adressen im EIN-Zustand sind, d.h. daß sie die Charakteristik
des Kurvenabschnitts 11 nach Fig. 1 (C) haben, und die Adresse (1,1) soll in den
AUS-Zustand überführt werden, so muß eine an das Gate von (1,1) angelegte Spannung
- 30 V gegenüber dem Substrat betragen. Der Rest muf3 größer sein als Vcl (- 20
V)O Hierzu werden 0 V an Wl, +30 V an 31 und B1', +15 V an W2, sowie 0 V an B2,
32' und das Substrat D gelegt. Damit sind Source und Drain gegenüber dem Substrat
entgegengesetzt vorgespannt und das Sperrschichtgebiet (depletion region) breitet
sich dadurch aus, Dies erzeugt einen Tunneleffekt und es werden dadurch Löcher von
der Oberfläche des Substrats zum Gate injiziert. Die Beziehung der Spannungen erzeugt
Lawinenplasma zwischen dem Substrat und den Elektroden (Source und Drain), und das
Strömen der Löcher wird dadurch durch den Lawineneffekt gefördert. Die Adresse (2,1)
nimmt die Ladung nicht an, weil eine 15V-Potentialdifferenz zur Substratfläche vorhanden
ist, mit Wl bei + 15 V.
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Wie eben beschrieben, erzielt man eine EIN-AUS-Steuerung, d.h. eine
binäre ~O"-"1"-Steuerung des MISFET dadurch, daß man unter Verwendung des Tunnel-
oder Lawineneffakts positive oder negative Ladung vom Substrat zu einer gewählten
Adresse fließen läßt. Die Spannungsbeziehungen für einen N-Kanal-MISFET zeigen jeweils
Potentiale mit 0 V oder über O V. Die macht eine schaltungsmäßige Verbindung eines
solchen IC-Speichers mit einem Decodierer einfach oder einem sonstigen peripheren
Gerät einfach. Dieselbe Beziehung macht auch das Verbinden eines IC-Speichers gemäß
Fig 2 (A), 20, mit einem Decodierer einfach. Im letzteren Fall muß zum Erzielen
de2#-r>£.t [eii
Funktionen beim MISFET 21 eine negative
Ladung von 1 ... 3 x 1011 cm -2 auf der Oberfläche erzeugt werden.
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Zum Auslesen (read-out) des an der Adresse (1,1) gespeicherten Signals
muß die Gatespannung an W1 größer als Vtho sein, und es muß eine mit dieser Gatespannung
synchronisierte Impulsspannung an 31 und B11 angelegt werden, Hierbei werden B2,
B2' und W2 auf 0 V gehalten.
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Die vorliegende Erfindung ermöglicht also ein einfaches Schreiben
und Lesen von Daten sowie eine einfache Herstellung eines IC-Speichers, wobei der
IC-Speicher mit weniger Verdrahtung und höherer Ausbeute hergestellt werden kann.
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Die Fig. 5 und 6 zeigen Ausführungsformen von Speicheranordnungen.
In der Zeichnung haben die Elektroden jeweils als Indices ihre Matrixstelle, z.B.
S11 für Source der Adresse (1,1), G21 für Gate der Adresse (2,1), oder D12 für Drain
(1,2).
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Fig. 5 (A) zeigt eine typische Anordnung für MISFETs vom "kombinierten1'
Typ, und Fig. 5 (B) zeigt einen Schnitt längs der Linie A-A' der Fig. 5 (A). Die
Gateelektroden G sind an Wortleitungen W, 35 angeschlossen, und die Sourceelektroden
und Drainelektroden sind an Bitleitungen B, 30, 31, angeschlossen. Source- und Drainelektroden
verwenden jeweils gemeinsame Bitleitungen. Mit 33 ist ein Kanal bezeichnet, der
eingeschnitten ist, um benachbarte Randomspeicher zu isolieren.
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Das Herstellungsverfahren wird anhand der Fig. 5 (B) erläutert: Zunächst
werden auf einem Siliziumsubstrat mittels eines Wärmediffusionsverfahrens Sourceelektroden
30 und Drainelektroden 31 erzeugt. Sodann wird ein Siliziumoxid-0 überzug 2 mit
einer Dicke von~100 .... 200 A durch Oxidation in trockenem Sauerstoff erzeugt.
Daraufhin wird außer an Stellen, an denen eine oxidierte Gateschicht vorgesehen
werden soll, der Rest durch Oxidationsätzung nach einem Fotomaskenverfahren entfernt.
Nach einer vollständigen Reinigung läßt
man auf der Oberfläche
einen Siliziumoxidüberzug von 5 50 Å durch thermische Oxidation bei 700° C wachsen.
Sodann werden Siliziumcluster mit einer durchschnittlichen 0 Schichtdicke im Bereich
von 30 ... 1000 A bei 700° C hergestellt. Hierbei kann das äquivalente oder ein
geringeres Volumen Ammoniak anstelle von Silan verwendet werden, um Cluster vom
Muscheltyp zu erzeugen0 Dann läßt man einen o Siliziumnitridüberzug von 500 .0.
600 A wachsen, welcher mindestens clusterarm und vorzugsweise clusterfrei ist, und
zwar erfolgt dies durch thermische Reduktion mit einem Katalysitor. Auf diese Weise
erhält man den Überzug 3.
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Die Siliziumoxidschicht 36 mit 0,6 ... 1,0 Mikron Dicke läßt man
durch eine Reaktion zwischen Silan und Sauerstoff bei 60 Torr und 4500 C wachsen.
Dann wird die Wortleitung W aus Aluminium mit einer Dicke von 5000 o 7000 A durch
Vakuumverdampfung niedergeschlagen, nachdem man zuvor durch Fotoätzung die Siliziumoxidüberzüge
36 an denjenigen Stellen entfernt hat, die in Fig. 5 (A) mit schrägen Linien schraffiert
sind, sowie an den Stellen der Gate, wie das in Fig. 5 (B) gezeigt ist. Bei einer
Anordnung mit N-Kanal wird eine über der kritischen Spannung liegende positive Spannung
an die Trennschicht zwischen den Aluminiumüberzug und dem Substrat als Vorspannung
angelegt, um alle FETs und das scharffierte Gebiet 33 (Fig. 5 (A)) im AUS-Zustand
zu halten. Somit wirkt dieses schraffierte Gebiet 33 wie ein Kanaleinschnitt. Als
letztes wird die Gateelektrodenleitung 35 aus Aluminium aufgebracht.
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Die hier gezeigte Erfindung hat einen Aufbau, bei dem man für die
Sourceelektroden gemeinsame Bitleitungen (3,132, B3) und für die Drainelektroden
gemeinsame Bitleitungen (31', S2', B3t) sowie gemeinsame Wortleitungen W für die
Gateelektroden verwendet und bei dem ein Kanaleinschnitt zur Isolation von den benachbarten
MISFETs dient,bei dem man ferner einen energieunabhängigen Isolationsüberzug mit
Speichereigenschaften verwendet, und bei dine einfache Matrixanordnung möglich ist.
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Die Wirkungsweise der IC-Speicher nach den Fig. 5 und 6 entspricht
der Wirkungsweise der bei Fig. 4 dargestellten 4-Bit-AnordnungO Fig. 6 zeigt die
Verwendung einer Leerfläche, z.B.
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der Leerfläche zwischen den Bitleitungen Bl und B nach Fig. 5, zur
Herstellung des Gate für den NISFET in diesem Gebiet. Der Aufbau der. Gates ist
ähnlich wie der nach Fig. 5 (B), jedoch it auch der Aufbau gemäß Fig. 3 (H) auf
das Gate anwendbar. Die Wirkungsweise entspricht derjenigen von Fig. 5.
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Wie beschrieben, lehrt also die vorliegende Erfindung die Anwendung
von "kombinierten" (im Sinne der vorstehenden Beschreibung) MISFETs, wobei ein Gate,
das als energieunabhangiger Speicher wirkt, mit einem "normalen" Gate kombinier
wird zu einem einzigen Gate des MISFET, und wobei -vorzugsweise in Form eines IC-Natrizenanordnungen
aus solchen "kombinierten" MISFETs gebildet werden, wodurch man eine einfache Betriebsweise,
hohe Packungsdichte und vereinfachte Herstellung eines IC-Speichers erzielt.