DE2204349A1

DE2204349A1 - Verfahren und schaltungsanordnung zur kombinierten daten- und selektionsfehlererkennung bei einem auswahlschalter

Info

Publication number: DE2204349A1
Application number: DE19722204349
Authority: DE
Inventors: Arnold Dipl Ing Blum; Claus Dr Ing Mohr; Leopold Dipl Ing Reichl; Guenther Dipl Ing Sonntag
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1972-01-31
Filing date: 1972-01-31
Publication date: 1973-08-09
Also published as: DE2204349C3; JPS5441189B2; DE2204349B2; JPS4887747A; FR2169934A1; FR2169934B1; GB1363800A

Description

Böblingen, 13. Januar 1972 moe/we

Anmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

Amtl. Aktenzeichen: Neuanmeldung

Aktenzeichen der Anmelderin: Docket GE 971 040

Verfahren und Schaltungsanordnung zur kombinierten Daten- und Selektionsfehlererkennung bei einem Auswahlschalter.

Die Erfindung betrifft ein Verfahren zur kombinierten Daten- und Selektionsfehlererkennung bei einem Auswahlschalter unter Hinzufügung und ausgangsseitiger überprüfung von sogenannten Paritätsbitstellen sowie eine Schaltungsanordnung zur Durchführung dieses Verfahrens. Das Anwendungsgebiet dieser Erfindung umfaßt alle Fälle, bei denen im Wege der Selektion von mehreren Datenwegen ein einzelner Datenweg oder eine Untergruppe von Datenwegen für die Datenweiterleitung ausgewählt wird. Derartige Probleme treten insbesondere bei der Datenerfassung, der Datenverarbeitung sowie in dar Fernmeldetechnik auf.

Bei einem mit mehreren Eingängen und beispielsweise einem Ausgang beschalteten Auswahlschalter (Multiplexor) ist es möglich, durch Umschalten der Selektion jeden Eingang auszuwählen. Die an diesem Eingang auftretenden Signale, z. B. Daten, erscheinen dann am Ausgang. Im allgemeinen ist jeder Eingang zur Ermöglichung einer Fehlerprüfung der zugehörigen Daten mit einer ergänzenden Paritätsbitstelle korrekter Parität versehen. Am Ausgang des Auswahischalters wird diese Parität überprüft. Ergibt diese Paritätsüberprüfung einen Fehler, kann daraus auf einen Fehler in der zugehörigen Datenbitfolge geschlossen werden. Wird aber irrtümlich

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am Auswahlschalter ein falscher Eingang selektiert, so kann man bei der Paritätsprüfung am Ausgang des Auswahlschalters infolge der an sich richtigen Datenparität diesen Selektionsfehler nicht erkennen. Die ausgangsseitige Paritätsprüfung spricht in diesem Falle des falsch selektierten Einganges bei richtiger Datenparität nicht an.

Es ist bekannt, zur Prüfung der Daten- und Adreßwege in Datenverarbeitungsanlagen jeweils ergänzende Paritätsbits zu erzeugen und am Ende eines Weges auf ihre Richtigkeit zu prüfen. Es ist darüber hinaus bekannt, ein Daten- sowie das zugehörige Adreßparitätssignal zu einem einzigen resultierenden Paritätssignal zu verknüpfen, bei dessen Gültigkeit auf die Richtigkeit der Daten- als auch der Adreßbitfolge geschlossen werden kann (IBM Technical Disclosure Bulletin, Vol. 12, Nr. 11, April 1970, Seite 1916). Auf diese Weise ist es jedoch nicht möglich, zusammen mit der Datenparitätsprüfung solche Steuersignale mit zu überprüfen, die an örtlich nicht zusammenhängenden Stellen einer umfangreichen Datenverarbeitungsanlage aus einer Vielzahl von Einzelsignalen und Zeitpunkten entstehen.

Der Erfindung liegt daher die Aufgabe zugrunde, einen Weg und die schaltungsmäßige Realisierung dazu anzugeben, um am Ausgang eines derartigen Auswahlschalters sowohl die Daten als auch die Selektion in einer gemeinsamen und einfachen Prüfschaltung auf ihre Richtigkeit zu überprüfen bzw. eine Fehleranzeige zu erzeugen.

Diese Aufgabe wird bei einem Auswahlschalter zur kombinierten Daten- und Selektionsfehlererkennung nach der Erfindung dadurch gelöst, daß eingangsseitig aus dem den eigentlichen Daten unmittelbar zugeordneten Paritätssignal unter Berücksichtigung mindestens eines weiteren Ereignisses, insbesondere der Tatsache eines zutreffend selektierten Einganges, ein modifiziertes Paritätssignal gebildet wird, das bezüglich der Eingänge, für die das weitere Ereignis nicht vorliegt, beispielsweise für die nicht zu selektierenden Eingänge zwangsweise verfälscht ist.

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Das durch die Erfindung angegebene kombinierte Daten- und Selektionsfehlererkennungsverfahren läßt sich vorteilhafterweise so ausgestalten, daß das in die Fehlererkennung miteinbezogene und sich in dem modifizierten Paritätssignal niederschlagende weitere Ereignis durch die Tatsache der Selektion eines Eingangs zu einem bestimmten Zeitpunkt dargestellt wird. In diesem Fall ist es möglich, statt aus einer Vielzahl von Eingängen beispielsweise nur einen einzigen Eingang zu bestimmten Zeitpunkten durchzuschalten (Zeitselektion) und diese Tätsache mit in die Fehlerprüfung einzubeziehen.

Eine vorteilhafte Schaltungsanordnung zur Durchführung dieser Fehlererkennungsverfahren besteht darin, daß die den Dateneingangsleitungen des Auswahlschalters zugeordneten Paritätssignalleitungen je zusammen mit der das weitere Ereignis repräsentierenden, insbesondere das Selektionssignal führenden Steuerleitung die Eingänge je eines Verknüpfungsnetzwerkes darstellen, das an seinem Ausgang ein modifiziertes Paritätssignal derart bildet, daß dessen Gültigkeit sowohl die Gültigkeit der zugehörigen Datenparität zeigt als auch die Tatsache des zutreffend eingetretenen weiteren Ereignisses, beispielsweise der richtigen Selektion. Dabei wird vorteilhafterweise das den Daten unmittelbar zugeordnete Paritätssignal mit dem weiteren Steuersignal, beispielsweise dem Selektionssignal, mittels einer EXKLUSIV-ODER-Beziehung zu dem modifizierten Paritätssignal verknüpft. Gleichzeitig wird der Binärzustand dieses Steuersignals und damit das daraus gebildete modifizierte Paritätssignal für die nicht zu selektierenden Eingänge bzw. Zeitpunkte zwangsweise verfälscht.

Weitere Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.

li.3 zeigen:

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Fig. 1 eine Prinzipskizze, aus der die Bildung des modifizierten Paritätssignales deutlich wird;

Fig. 2 das Blockschaltbild eines Auswahlschalters mit

kombinierter Daten- und Selektionsfehlererkennung.

In Fig. la ist ein Datenkanal 10 dargestellt, der aus dem eigentlichen Datenleitungsbündel D und einer zugehörigen Paritätssignalleitung P besteht. Das Datenleitungsbündel D führt die eigentliche Information i. Auf der Paritätssignalleitung P wird in bekannter Weise ein die Datenbitfolge zu gerader oder ungerader Parität ergänzendes Paritätssignal PD geführt. Damit besteht die Möglichkeit, auf dem gesamten Datenweg die Datenbitfolge auf ihre Richtigkeit zu prüfen.

Erfindungsgemäß ist nun vorgesehen, daß aus dem den Daten unmittelbar zugeordneten Paritätssignal PD unter Berücksichtigung eines auf der Steuerleitung ST auftretenden Steuersignals, im Beispiel das Selektionssignal SEL, ein modifiziertes Paritätssignal PD¹ in einer Verknüpfungsschaltung 20 entsprechend der logischen Beziehung PD¹ = PD V SEL gebildet wird. Das Zeichen V stellt eine EX-KLÜSIV-ODER-Verknüpfung dar. Damit ist es möglich, im weiteren Verlauf des Datenkanals 10' mittels einer einfachen Paritätsprüfung sowohl Rückschlüsse auf die Richtigkeit der Daten als auch auf das Vorliegen eines weiteren Ereignisses, z. B. der richtigen Selektion eines bestimmten Einganges zu ziehen.

In Fig. Ib sind die durch die obengenannte Verknüpfung sich ergebenden Verhältnisse in Form einer Funktionstafel dargestellt. Man erkennt, daß bei richtiger Selektion, d. h. SEL = l, das modifizierte Paritätssignal PD' dem ursprünglichen Paritätssignal der Daten entspricht. Der in der dritten Zeile dargestellte Fall, daß sowohl die ursprüngliche Datenparität als auch die Selektion falsch sind, also ein Doppelfehler vorliegt, kann mit dieser einfachen Maßnahme natürlich nicht erkannt werden. Dabei ist aber zu bemerken, daß die Wahrscheinlichkeit des Auftretens eines Doppelfehlers erheblich geringer ist als die eines einzelnen Fehlers. Aus der letzten Zeile der Funktionstabelle ist jedoch ersichtlich,

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daß mittels des modifizierten Paritätssignals PD¹ nunmehr auch
eine falsche Selektion, d. h. SEL = O, bei einer richtigen Datenparität PD = 1 erkannt werden kann.

In Fig. 2 ist die Anwendung der obengenannten Maßnahmen bei einem umfangreicheren Auswahlschalter dargestellt. Dieser Auswahlschalter 1 ist mit mehreren Dateneingangsleitungen Dl, D2 ... Dn beschaltet. Zu jeder Daten(sammel-)leitung ist in bekannter Weise eine zugehörige Paritätssignalleitung Pl, P2 ... Pn vorgesehen, auf denen die für die spätere Paritätssignalprüfung erforderlichen ergänzenden Paritätssignale PDl, PD2 ... PDn geführt sind. Der Auswahlschalter 1 besitzt einen einzelnen Datenausgang D sowie die zugehörige Paritätssignalleitung P'. Die am Ausgang des Auswahlschalters 1 erscheinenden Daten werden in der Paritätsprüfeinrichtung 4 auf Fehler geprüft. Ein eventuell aufgetretener Fehler erscheint als Fehlersignal auf der Fehleranzeigeleitung F. Die Steuerung des Auswahlschalters und damit dessen Selektion geschieht durch Steuersignale STl ... STm, die auf den
Steuerungsteil 3 des Auswahlschalters geführt sind.

Soweit entspricht die beschriebene Schaltung den heute üblichen Auswahl- oder Multiplexorschaltungen. Eine Fehleranzeige erfolgt dabei jedoch nur, wenn die Daten des gerade selektierten Einganges einen Fehler aufweisen, nicht jedoch, wenn zwar fehlerfreie Daten vorliegen, diese jedoch von einem fehlerhaft selektierten Eingang herrühren. Erfindungsgemäß wird nun die Tatsache der
zutreffenden Selektion bei der ohnehin vorzunehmenden Paritätsprüfung mit prüfbar gemacht. Dazu werden aus den Steuersignalen für den Auswahlschalter im Falle des beschriebenen Ausführungsbeispiels über einen Selektionsdecoder 2 die Selektionssignale
SELl, SEL2 ... SELn abgeleitet. Diese treten auf den Steuerleitungen Sl, S2 ... Sn am Ausgang des Selektionsdecöders 2 in invertierter Form auf und bilden einen Eingang der EXKLUSIV-ODER-Glieder 5, 6 und 7. Den jeweils anderen Eingang dieser EXKLUSIV-ODER-Glieder 5, 6 und 7 stellen die auf den Paritätssignalleitungen Pl, P2 ... Pn geführten Paritätssignale PDl, PD2 ... PDn dar.

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Auf den Ausgangsleitungen Pl¹, P2' ... Pn¹ der EXKLUSIV-ODER-Glieder 5, 6 und 7 werden somit, wie bei der Beschreibung zu Fig. la und Fig. Ib bereits erläutert, modifizierte Paritätssignale PDl¹, PD2¹ ... PDn¹ erhalten. Wird nun ein bestimmter Eingang durch den Auswahlschalter selektiert und zum Ausgang durchgeschaltet, erscheint neben den Daten parallel dazu auch das jeweils zugeordnete nun aber modifizierte Paritätssignal PD¹. Gegenüber den bisher bekannten Auswahlschaltern kann nunmehr jedoch durch die ohnehin vorzunehmende Paritätsprüfung zusätzlich zur Richtigkeit der Daten an sich auch die Richtigkeit der Selektion mit geprüft und gegebenenfalls zur Fehleranzeige gebracht werden.

Soll beispielsweise der Dateneingang D2 selektiert werden, ist lediglich SEL2 = O; SELl, SEL3 ... SELn sind im Binärzustand 1. Wird der richtige Eingang D2 auch tatsächlich selektiert, so erscheint am Ausgang P' und damit an der Paritätsprüfeinrichtung 4 bei einer korrekten Datenparität PD2 = 0 das modifizierte Paritätssignal PD¹ = 0 V 0 = 0 bzw. bei PD2 = 1 ergibt sich PD¹ = 1 V O = 1. In diesem Fall ist demnach PD¹ = PD2, d. h., es wird nur dann ein Fehler angezeigt, wenn die Daten fehlerhaft sind, d. h. nicht diese Datenparität PD2 ergeben würden.

Wird nun tatsächlich ein falscher Eingang, z. B. Dl, selektiert, dessen Daten als fehlerfrei vorausgesetzt werden, ergibt sich ausgangsseitig bei PDl =0 PD¹ = O V 1 = 1 bzw. bei PDl = 1 PD¹ = IVl=O, d. h. eine Abweichung der modifizierten Datenparität PD¹ von der tatsächlichen (und am Ausgang aus den Daten feststellbaren) Datenparität PDl. Es wird demnach eine Fehleranzeige erfolgen. Diese Funktion ergibt sich erfindungsgemäß aus der Tatsache, daß das modifizierte Paritätssignal für die nicht selektierten Eingänge zwangsweise verfälscht wird, so daß bei falscher Selektion auch bei fehlerfreien Daten ein Fehler erkannt und angezeigt wird.

Der zur Erzielung dieses Vorteils erforderliche Aufwand besteht

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lediglich in einem EXKLUSIV-ODER-Glied pro Daten(sammel-)leitung und in dem Selektionsdecoder 2. Häufig ist es jedoch möglich, den Selektionsdecoder 2 auf ein Minimum zu reduzieren oder ganz wegzulassen, da die Signale SELl ... direkt aus der allgemeinen Steuerlogik entnommen werden können.

Es wurde ein Ausführungsbeispiel der Erfindung beschrieben, bei dem eine Selektion eines von mehreren Eingängen mit kombinierter Daten- und Selektionsfehlererkennung vorgenommen ist. Die Erfindung erstreckt sich jedoch gleichermaßen auch auf solche Fälle, in denen beispielsweise nur ein Eingang, jedoch zu verschiedenen Zeitpunkten selektiert werden soll und sowohl die Daten als auch die Selektionszeitpunkte mittels einer Paritätsprüfung auf ihre Richtigkeit prüfbar sein sollen.

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Claims

PATENTANSPRÜCHE

,ly Verfahren zur kombinierten Daten- und Selektionsfehlererkennung bei einem Auswahlschalter unter Hinzufügung und ausgangsseitiger Überprüfung von sogenannten Paritätsbits, dadurch gekennzeichnet, daß eingangsseitig aus dem den eigentlichen Daten unmittelbar zugeordneten Paritätssignal (PD) unter Berücksichtigung mindestens eines weiteren Ereignisses, insbesondere der Tatsache eines zutreffend selektierten Einganges, ein modifiziertes Paritätssignal (PD¹) gebildet wird, das bezüglich der Eingänge, für die das weitere Ereignis nicht vorliegt, beispielsweise für die nicht zu selektierenden Eingänge zwangsweise verfälscht ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das in die Fehlererkennung miteinbezogene und sich in dem modifizierten Paritätssignal (PD') niederschlagende weitere Ereignis durch die Tatsache der Selektion eines Eingangs zu einem bestimmten Zeitpunkt dargestellt wird.
3. Schaltungsanordnung zur Durchführung des Verfahrens nach den Ansprüchen 1 bis 2, dadurch gekennzeichnet, daß die den Dateneingangsleitungen (Dl ... Dn) des Auswahlschalters (1) zugeordneten Paritätssignalleitungen (Pl ... Pn) je zusammen mit der das weitere Ereignis repräsentierenden, insbesondere das Selektionssignal (SELl ... SELn) führenden Steuerleitung (Sl ... Sn) die Eingänge je eines Verknüpfungsnetzwerkes (5, 6, 7) darstellen, das an seinem Ausgang (Pl¹ ... Pn¹) ein modifiziertes Paritätssignal (PDl¹ ... PDn¹) bildet, derart, daß dessen Gültigkeit sowohl die Gültigkeit der zugehörigen Datenparität zeigt als auch die Tatsache des zutreffend eingetretenen weiteren Ereignisses, insbesondere der richtigen Selektion.
4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet,

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220^349

daß das den Eingangsdaten unmittelbar zugeordnete Paritätssignal (PDn) mit dem aus dem weiteren Ereignis abgeleiteten Steuersignal, beispielsweise Selektionssignal (SELn), gemäß der folgenden logischen Beziehung

PDn¹ = PDn V SELn

zu dem modifizierten Paritätssignal (PDn¹) verknüpft ist, wobei V eine EXKLUSIV-ODER-Beziehung darstellt.
5. Schaltungsanordnung nach den Ansprüchen 3 bis 4, dadurch gekennzeichnet, daß die in das jeweilige modifizierte Paritätssignal, unter Umständen über ein Decodiernetzwerk eingehenden Steuersignale dem Steuerungsteil des Auswahlschalters zugeführt sind.
6. Schaltungsanordnung nach den Ansprüchen 3 bis 5, dadurch gekennzeichnet, daß die in die Bildung des modifizierten Paritätssignals eingehenden Steuersignale aus dem Befehls-Code einer Datenverarbeitungsanlage abgeleitet sind.

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