JPH05204683A - 故障検出回路 - Google Patents
故障検出回路Info
- Publication number
- JPH05204683A JPH05204683A JP4013505A JP1350592A JPH05204683A JP H05204683 A JPH05204683 A JP H05204683A JP 4013505 A JP4013505 A JP 4013505A JP 1350592 A JP1350592 A JP 1350592A JP H05204683 A JPH05204683 A JP H05204683A
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- JP
- Japan
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Abstract
(57)【要約】
【目的】 マルチプレクサ回路の選択制御部の故障を検
出することにある。 【構成】 ｎ個の排他的論理和ゲートＧO ，…，ＧK ，
…，Ｇn-1 で構成されたハードウェアによって、選択指
示されている処理データの検査パリティビットは通過出
力し、選択指示されない処理データの検査パリティビッ
トを反転出力することで、マルチプレクサ回路５を通過
後に、選択指示線４によって選択されていない処理デー
タが、マルチプレクサ回路５の出力データとして選択さ
れていた場合、パリティチェック回路６により、パリテ
ィエラーが確認され、マルチプレクサ回路５の内部の選
択指示信号による選択制御部の故障を検出することがで
きる。
出することにある。 【構成】 ｎ個の排他的論理和ゲートＧO ，…，ＧK ，
…，Ｇn-1 で構成されたハードウェアによって、選択指
示されている処理データの検査パリティビットは通過出
力し、選択指示されない処理データの検査パリティビッ
トを反転出力することで、マルチプレクサ回路５を通過
後に、選択指示線４によって選択されていない処理デー
タが、マルチプレクサ回路５の出力データとして選択さ
れていた場合、パリティチェック回路６により、パリテ
ィエラーが確認され、マルチプレクサ回路５の内部の選
択指示信号による選択制御部の故障を検出することがで
きる。
Description
【０００１】
【産業上の利用分野】本発明は、故障検出回路に関し、
特に、検査パリティビットつきの複数のデータを選択す
るマルチプレクサ回路の故障検出をおこなう回路に関す
る。
特に、検査パリティビットつきの複数のデータを選択す
るマルチプレクサ回路の故障検出をおこなう回路に関す
る。
【０００２】
【従来の技術】近年、データ処理を行うシステムの普及
に伴い、システムの高信頼性が要求されている。反面、
システム規模の拡大、ハードウェアの複雑化の傾向にあ
り、装置の故障の割合は高くなっている。とくに、未検
出となった故障部品から生じる処理データの不正によ
り、システム障害となるケースがあり、これを防止する
ため、故障検出率の向上の必要性が問われている。
に伴い、システムの高信頼性が要求されている。反面、
システム規模の拡大、ハードウェアの複雑化の傾向にあ
り、装置の故障の割合は高くなっている。とくに、未検
出となった故障部品から生じる処理データの不正によ
り、システム障害となるケースがあり、これを防止する
ため、故障検出率の向上の必要性が問われている。
【０００３】従来の故障検出回路は、処理データの不正
を検出するため、図２に示すように、検査パリティビッ
ト１ビットと処理データｗビットが格納されているｎ個
のレジスタＲO ，…，ＲK ，…，Ｒn-1 と、ｎビットの
レジスタであって、ｎ個のレジスタＲO ，…，ＲK ，
…，Ｒn-1 のうち、選択する一つのレジスタに対応する
ビットが、真の状態であり、かつ、選択されないｎ−１
ビットの各ビットは偽の状態である選択指示レジスタ１
と、選択指示レジスタ１の出力２を入力とし、ｍビット
（ｎ＝２m なるｍ）に符号化する符号化回路３と、符号
化回路３の出力である選択指示線４と、ｎ個のレジスタ
ＲO ，…，ＲK ，…，Ｒn-1 の出力を入力とし、選択指
示線４に出力されたｍビットの選択指示信号の指示によ
り、特定のレジスタの値を選択して出力するマルチプレ
クサ回路５と、マルチプレクサ回路５の出力である特定
のレジスタの値に含まれる検査パリティビットをもと
に、処理データのビット誤りを検出するパリティチェッ
ク回路６と、パリティチェック回路６の誤り検出の報告
信号を入力し、保持するパリティエラーフラグ７と、マ
ルチプレクサ回路５の出力をラッチするデータレジスタ
８とを有しており、レジスタＲO ，…，ＲK ，…，Ｒ
n-1 から出力された処理データを、データレジスタ８に
受け止めるまで、検査パリティを付加した処理データを
持ち回ることで、処理データの通過パス及び処理データ
の通過部の故障を検出していた。
を検出するため、図２に示すように、検査パリティビッ
ト１ビットと処理データｗビットが格納されているｎ個
のレジスタＲO ，…，ＲK ，…，Ｒn-1 と、ｎビットの
レジスタであって、ｎ個のレジスタＲO ，…，ＲK ，
…，Ｒn-1 のうち、選択する一つのレジスタに対応する
ビットが、真の状態であり、かつ、選択されないｎ−１
ビットの各ビットは偽の状態である選択指示レジスタ１
と、選択指示レジスタ１の出力２を入力とし、ｍビット
（ｎ＝２m なるｍ）に符号化する符号化回路３と、符号
化回路３の出力である選択指示線４と、ｎ個のレジスタ
ＲO ，…，ＲK ，…，Ｒn-1 の出力を入力とし、選択指
示線４に出力されたｍビットの選択指示信号の指示によ
り、特定のレジスタの値を選択して出力するマルチプレ
クサ回路５と、マルチプレクサ回路５の出力である特定
のレジスタの値に含まれる検査パリティビットをもと
に、処理データのビット誤りを検出するパリティチェッ
ク回路６と、パリティチェック回路６の誤り検出の報告
信号を入力し、保持するパリティエラーフラグ７と、マ
ルチプレクサ回路５の出力をラッチするデータレジスタ
８とを有しており、レジスタＲO ，…，ＲK ，…，Ｒ
n-1 から出力された処理データを、データレジスタ８に
受け止めるまで、検査パリティを付加した処理データを
持ち回ることで、処理データの通過パス及び処理データ
の通過部の故障を検出していた。
【０００４】
【発明が解決しようとする課題】この従来の故障検出回
路においては、処理データの通過パス及びマルチプレク
サ回路５の内部のデータ通過回路の故障検出を目的とし
ているため、マルチプレクサ回路５の故障のうち、選択
指示信号による入力データの選択制御部が故障した場
合、出力されるデータは選択指示されていないレジスタ
の値であるが、検査パリティと処理データは正しいの
で、パリティチェック回路６において、誤りが検出され
ず、故障回路の判定ができないという問題点があった。
路においては、処理データの通過パス及びマルチプレク
サ回路５の内部のデータ通過回路の故障検出を目的とし
ているため、マルチプレクサ回路５の故障のうち、選択
指示信号による入力データの選択制御部が故障した場
合、出力されるデータは選択指示されていないレジスタ
の値であるが、検査パリティと処理データは正しいの
で、パリティチェック回路６において、誤りが検出され
ず、故障回路の判定ができないという問題点があった。
【０００５】本発明の目的は、マルチプレクサの選択制
御部の故障を検出することにある。
御部の故障を検出することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、検査パリティビットを含むデータを予め
格納した複数個のレジスタと、前記複数個のレジスタの
出力を入力とし符号化された選択指示によって一つの特
定のデータを出力するマルチプレクサ回路と、前記マル
チプレクサ回路の出力データの前記検査パリティをもと
にデータのビット誤りを検査し誤りを検出したときその
旨を報告する信号を出力可能なパリティチェック回路
と、前記マルチプレクサ回路の出力データを格納するデ
ータレジスタと、前記パリティチェック回路からのビッ
ト誤り報告信号を保持するパリティエラーフラグとを備
えた回路において、前記複数個のレジスタの数と同数の
ビット数をもつ選択指示レジスタであって、前記複数個
のレジスタに前記選択指示レジスタの出力の各ビットが
対応しておりかつ各ビットのうち有効となるビットは唯
一つでありかつ前記有効となるビットは前記複数個のレ
ジスタのうち対応する特定のレジスタを選択指示する前
記選択指示レジスタと、前記選択指示レジスタの出力を
入力として符号化し前記マルチプレクサ回路の選択指示
信号線として出力する符号化回路と、前記選択指示レジ
スタの出力と前記選択指示レジスタの出力に対応する前
記複数個のレジスタの任意の１ビットの出力線とを入力
とする前記複数個のレジスタと同数個存在する排他的論
理和ゲートと、前記複数個のレジスタの出力のうち前記
任意の１ビットを除くデータの出力と前記排他的論理和
ゲートの出力を合わせて前記マルチプレクサ回路の入力
データとする信号線とを設けたものである。
に、本発明は、検査パリティビットを含むデータを予め
格納した複数個のレジスタと、前記複数個のレジスタの
出力を入力とし符号化された選択指示によって一つの特
定のデータを出力するマルチプレクサ回路と、前記マル
チプレクサ回路の出力データの前記検査パリティをもと
にデータのビット誤りを検査し誤りを検出したときその
旨を報告する信号を出力可能なパリティチェック回路
と、前記マルチプレクサ回路の出力データを格納するデ
ータレジスタと、前記パリティチェック回路からのビッ
ト誤り報告信号を保持するパリティエラーフラグとを備
えた回路において、前記複数個のレジスタの数と同数の
ビット数をもつ選択指示レジスタであって、前記複数個
のレジスタに前記選択指示レジスタの出力の各ビットが
対応しておりかつ各ビットのうち有効となるビットは唯
一つでありかつ前記有効となるビットは前記複数個のレ
ジスタのうち対応する特定のレジスタを選択指示する前
記選択指示レジスタと、前記選択指示レジスタの出力を
入力として符号化し前記マルチプレクサ回路の選択指示
信号線として出力する符号化回路と、前記選択指示レジ
スタの出力と前記選択指示レジスタの出力に対応する前
記複数個のレジスタの任意の１ビットの出力線とを入力
とする前記複数個のレジスタと同数個存在する排他的論
理和ゲートと、前記複数個のレジスタの出力のうち前記
任意の１ビットを除くデータの出力と前記排他的論理和
ゲートの出力を合わせて前記マルチプレクサ回路の入力
データとする信号線とを設けたものである。
【０００７】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【０００８】図１は、本発明の一実施例の故障検出回路
のブロック図である。図１において、ｎ個のレジスタの
うち、第ｋ番目（ｋ＝０，１，２，・・，ｎ−１）のレ
ジスタをＲK とする。ＲK は、ｗビットの処理データと
その検査パリティビットを１組のデータとして格納す
る、（ｗ＋１）ビットより構成されるレジスタである。
ＲK は任意の１ビットをもつ領域ＺK と、ＺK 領域を除
いた領域ＬK 、ＬK ’との３個の領域に分けられる。こ
のときのＬK 領域のビット数はＷK 、ＬK ’領域のビッ
ト数はＷK ’である。
のブロック図である。図１において、ｎ個のレジスタの
うち、第ｋ番目（ｋ＝０，１，２，・・，ｎ−１）のレ
ジスタをＲK とする。ＲK は、ｗビットの処理データと
その検査パリティビットを１組のデータとして格納す
る、（ｗ＋１）ビットより構成されるレジスタである。
ＲK は任意の１ビットをもつ領域ＺK と、ＺK 領域を除
いた領域ＬK 、ＬK ’との３個の領域に分けられる。こ
のときのＬK 領域のビット数はＷK 、ＬK ’領域のビッ
ト数はＷK ’である。
【０００９】選択指示レジスタ１は、ｎビットをもつレ
ジスタであって、各ビットはＲK に対応しており、ｊビ
ット目（ｊ＝０，１，２，・・・，ｎ−１）が偽の状態
のとき、対応するＲj を選択することを意味し、その偽
の状態のビットは常に１ビットのみで、ｊビット目以外
は真の状態である。
ジスタであって、各ビットはＲK に対応しており、ｊビ
ット目（ｊ＝０，１，２，・・・，ｎ−１）が偽の状態
のとき、対応するＲj を選択することを意味し、その偽
の状態のビットは常に１ビットのみで、ｊビット目以外
は真の状態である。
【００１０】符号化回路３は選択指示レジスタ１のｎ本
の出力線２を入力とし、選択指示レジスタ１の偽のビッ
トが何ビット目であるかをみて２進符号化し、ｍ本（ｎ
≦２m となるｍ）の選択指示線４に出力する。
の出力線２を入力とし、選択指示レジスタ１の偽のビッ
トが何ビット目であるかをみて２進符号化し、ｍ本（ｎ
≦２m となるｍ）の選択指示線４に出力する。
【００１１】排他的論理和ゲートＧK は、選択指示レジ
スタ１の出力のうち、ＲK に対応するｋビット目の出力
線２を一つの入力とし、ＲK の任意の１ビット領域ＺK
の出力を、もう一つの入力とする。ｊ番目の排他的論理
和ゲートＧj は、選択指示レジスタ１のｊビット目の出
力が偽の状態のとき、対応するＲj の任意の１ビットを
もつ領域Ｚj の出力をそのまま出力し、ｊ番目以外の排
他的論理和ゲートＧK （ｋ≠ｊ）は、選択指示レジスタ
１の出力が真のため、ＲK （ｋ≠ｊ）の任意の１ビット
をもつ領域Ｚk （ｋ≠ｊ）の出力を反転して出力する。
スタ１の出力のうち、ＲK に対応するｋビット目の出力
線２を一つの入力とし、ＲK の任意の１ビット領域ＺK
の出力を、もう一つの入力とする。ｊ番目の排他的論理
和ゲートＧj は、選択指示レジスタ１のｊビット目の出
力が偽の状態のとき、対応するＲj の任意の１ビットを
もつ領域Ｚj の出力をそのまま出力し、ｊ番目以外の排
他的論理和ゲートＧK （ｋ≠ｊ）は、選択指示レジスタ
１の出力が真のため、ＲK （ｋ≠ｊ）の任意の１ビット
をもつ領域Ｚk （ｋ≠ｊ）の出力を反転して出力する。
【００１２】マルチプレクサ回路５は、選択指示線４に
出力されたｍビット（ｎ≦２m となるｍ）の選択指示信
号に制御され、ｎ組の（ｗ＋１）ビットの入力から、１
組の（ｗ＋１）ビットのデータを選択し出力する。マル
チプレクサ回路５のｎ組の入力のうち、ｋ番目の入力
は、排他的論理和ゲートＧK の出力１ビットに対するＲ
K の任意の１ビットをもつ領域ＺK を除いたＬK 、
ＬK ’領域の出力（ＷK ＋ＷK ’すなわちｗ）ビットを
並べた（ｗ＋１）ビットである。
出力されたｍビット（ｎ≦２m となるｍ）の選択指示信
号に制御され、ｎ組の（ｗ＋１）ビットの入力から、１
組の（ｗ＋１）ビットのデータを選択し出力する。マル
チプレクサ回路５のｎ組の入力のうち、ｋ番目の入力
は、排他的論理和ゲートＧK の出力１ビットに対するＲ
K の任意の１ビットをもつ領域ＺK を除いたＬK 、
ＬK ’領域の出力（ＷK ＋ＷK ’すなわちｗ）ビットを
並べた（ｗ＋１）ビットである。
【００１３】データレジスタ８は、マルチプレクサ回路
５の出力を入力保持するレジスタである。
５の出力を入力保持するレジスタである。
【００１４】パリティチェック回路６は、マルチプレク
サ回路５の出力を入力とし、検査パリティビットに基づ
き、ｗビットの処理データの誤りビットを検出する。
サ回路５の出力を入力とし、検査パリティビットに基づ
き、ｗビットの処理データの誤りビットを検出する。
【００１５】パリティエラーフラグ７は、パリティチェ
ック回路６の誤り検出の報告信号を入力し、保持する。
ック回路６の誤り検出の報告信号を入力し、保持する。
【００１６】以上により本発明の一実施例は構成されて
いる。
いる。
【００１７】本発明の一実施例において、処理データ
は、ＲK からマルチプレクサ回路５を通過しデータレジ
スタ８にセットされるまでのパス及びマルチプレクサ回
路５の内部のデータ通過部の保障は、従来の故障検出回
路と同様に、検査パリティを処理データとともに持ち回
ることで、パリティチェック回路６によりチェックさ
れ、保障されている。例えば、マルチプレクサ回路５の
入力線のうち、Ｒａ（ａ＝０，１，２，・・・・，ｎ−
１の内特定の値）と結線されている信号線上の任意の１
ビットが、データが転送中に、反転し、選択指示線４
は”ａ”を指示しているため、マルチプレクサ回路５の
出力端に、任意の１ビットが反転したデータが現れてい
る場合、パリティチェック回路６によって、いま通過し
たデータの誤りを検出できる。
は、ＲK からマルチプレクサ回路５を通過しデータレジ
スタ８にセットされるまでのパス及びマルチプレクサ回
路５の内部のデータ通過部の保障は、従来の故障検出回
路と同様に、検査パリティを処理データとともに持ち回
ることで、パリティチェック回路６によりチェックさ
れ、保障されている。例えば、マルチプレクサ回路５の
入力線のうち、Ｒａ（ａ＝０，１，２，・・・・，ｎ−
１の内特定の値）と結線されている信号線上の任意の１
ビットが、データが転送中に、反転し、選択指示線４
は”ａ”を指示しているため、マルチプレクサ回路５の
出力端に、任意の１ビットが反転したデータが現れてい
る場合、パリティチェック回路６によって、いま通過し
たデータの誤りを検出できる。
【００１８】更に、本発明の特徴であるｎ個の排他的論
理和ゲートＧO ，…，ＧK ，…，Ｇｎ−１で構成された
ハードウェアによって、選択指示されている処理データ
の検査パリティビットは通過出力し、選択指示されない
処理データの検査パリティビットを反転出力すること
で、マルチプレクサ回路５を通過後に、選択指示線４に
よって選択されていない処理データが、マルチプレクサ
回路５の出力データとして選択されていた場合、パリテ
ィチェック回路６により、パリティエラーが確認され、
マルチプレクサ回路５の内部の選択指示信号による選択
制御部の故障を検出することができる。
理和ゲートＧO ，…，ＧK ，…，Ｇｎ−１で構成された
ハードウェアによって、選択指示されている処理データ
の検査パリティビットは通過出力し、選択指示されない
処理データの検査パリティビットを反転出力すること
で、マルチプレクサ回路５を通過後に、選択指示線４に
よって選択されていない処理データが、マルチプレクサ
回路５の出力データとして選択されていた場合、パリテ
ィチェック回路６により、パリティエラーが確認され、
マルチプレクサ回路５の内部の選択指示信号による選択
制御部の故障を検出することができる。
【００１９】異常が検出されない場合は、マルチプレク
サ回路５の内部の選択制御部の正常性と、通過パスと、
マルチプレクサ回路５から出力されたデータのビット及
び選択内容とが保障される。
サ回路５の内部の選択制御部の正常性と、通過パスと、
マルチプレクサ回路５から出力されたデータのビット及
び選択内容とが保障される。
【００２０】選択指示信号がｐ番目（ｐ＝０，１，２，
・・・，ｎ−１の内、特定の値）の入力データ、すなわ
ち、Ｒｐの出力を選択するように示しているが、マルチ
プレクサ回路５の内部の選択指示信号による選択制御部
が故障したため、ｑ番目（ｑ＝０，１，２，・・・，ｎ
−１の内特定の値、かつｐ≠ｑ）の入力データ、すなわ
ち、Ｒｑの出力を選択するように制御される場合に、選
択指示レジスタ１の偽の状態にあるビット出力である選
択指示信号に対応して、Ｒｐの任意の１ビット領域Ｚｐ
の出力信号のみ通過出力するために、ｐ番目のレジスタ
Ｒｐの任意の１ビット領域Ｚｐの出力は、排他的論理和
ゲートＧｐを通過し、Ｒｐの処理データとあわせて、マ
ルチプレクサ回路５の入力となっているが、選択指示レ
ジスタ１の真の状態にあるビット出力である選択指示信
号に対応して、Ｒｑの任意の１ビット領域Ｚｑの出力信
号は、反転出力するため、ｑ番目のレジスタＲｑの任意
の１ビット領域Ｚｑの出力は、排他的論理和ゲートＧｑ
で反転され、Ｒｑの処理データとあわせて、マルチプレ
クサ回路５の入力となり、マルチプレクサ回路５の出力
は、Ｒｑの値となる。パリティチェック回路６で、パリ
ティチェックが行われ、反転パリティのため、パリティ
エラーとなり、パリティエラーフラグ７に報告保持され
る。
・・・，ｎ−１の内、特定の値）の入力データ、すなわ
ち、Ｒｐの出力を選択するように示しているが、マルチ
プレクサ回路５の内部の選択指示信号による選択制御部
が故障したため、ｑ番目（ｑ＝０，１，２，・・・，ｎ
−１の内特定の値、かつｐ≠ｑ）の入力データ、すなわ
ち、Ｒｑの出力を選択するように制御される場合に、選
択指示レジスタ１の偽の状態にあるビット出力である選
択指示信号に対応して、Ｒｐの任意の１ビット領域Ｚｐ
の出力信号のみ通過出力するために、ｐ番目のレジスタ
Ｒｐの任意の１ビット領域Ｚｐの出力は、排他的論理和
ゲートＧｐを通過し、Ｒｐの処理データとあわせて、マ
ルチプレクサ回路５の入力となっているが、選択指示レ
ジスタ１の真の状態にあるビット出力である選択指示信
号に対応して、Ｒｑの任意の１ビット領域Ｚｑの出力信
号は、反転出力するため、ｑ番目のレジスタＲｑの任意
の１ビット領域Ｚｑの出力は、排他的論理和ゲートＧｑ
で反転され、Ｒｑの処理データとあわせて、マルチプレ
クサ回路５の入力となり、マルチプレクサ回路５の出力
は、Ｒｑの値となる。パリティチェック回路６で、パリ
ティチェックが行われ、反転パリティのため、パリティ
エラーとなり、パリティエラーフラグ７に報告保持され
る。
【００２１】
【発明の効果】以上説明したように、本発明は、選択指
示されていない処理データの任意の１ビットを予め反転
しておくための小量のハードウェアを設けたので、マル
チプレクサ回路の選択制御部の故障検出を、従来のパリ
ティチェック回路と併用して行えるという効果と、マル
チプレクサ回路を通過したデータを、保障することがで
きるという効果が得られる。
示されていない処理データの任意の１ビットを予め反転
しておくための小量のハードウェアを設けたので、マル
チプレクサ回路の選択制御部の故障検出を、従来のパリ
ティチェック回路と併用して行えるという効果と、マル
チプレクサ回路を通過したデータを、保障することがで
きるという効果が得られる。
【図１】本発明の一実施例の故障検出回路のブロック図
である。
である。
【図２】従来の故障検出回路のブロック図である。
１ 選択指示レジスタ ２ 出力線 ３ 符号化回路 ４ 選択指示線 ５ マルチプレクサ回路 ６ パリティチェック回路 ７ パリティエラーフラグ ８ データレジスタ ＲO ，…，ＲK ，…，Ｒn-1 レジスタ ＧO ，…，ＧK ，…，Ｇn-1 排他的論理和ゲート
Claims (3)
- 【請求項１】検査パリティビットを含むデータを予め格
納した複数個のレジスタと、前記複数個のレジスタの出
力を入力とし符号化された選択指示によって一つの特定
のデータを出力するマルチプレクサ回路と、前記マルチ
プレクサ回路の出力データの前記検査パリティをもとに
データのビット誤りを検査し誤りを検出したときその旨
を報告する信号を出力可能なパリティチェック回路と、
前記マルチプレクサ回路の出力データを格納するデータ
レジスタと、前記パリティチェック回路からのビット誤
り報告信号を保持するパリティエラーフラグとを備えた
回路において、前記複数個のレジスタの数と同数のビッ
ト数をもつ選択指示レジスタであって、前記複数個のレ
ジスタに前記選択指示レジスタの出力の各ビットが対応
しておりかつ各ビットのうち有効となるビットは唯一つ
でありかつ前記有効となるビットは前記複数個のレジス
タのうち対応する特定のレジスタを選択指示する前記選
択指示レジスタと、前記選択指示レジスタの出力を入力
として符号化し前記マルチプレクサ回路の選択指示信号
線として出力する符号化回路と、前記選択指示レジスタ
の出力と前記選択指示レジスタの出力に対応する前記複
数個のレジスタの任意の１ビットの出力線とを入力とす
る前記複数個のレジスタと同数個存在する排他的論理和
ゲートと、前記複数個のレジスタの出力のうち前記任意
の１ビットを除くデータの出力と前記排他的論理和ゲー
トの出力を合わせて前記マルチプレクサ回路の入力デー
タとする信号線を含むことを特徴とする故障検出回路。 - 【請求項２】レジスタが処理データとその検査パリティ
ビットとから構成されている請求項１記載の故障検出回
路。 - 【請求項３】符号化回路がｎ個の入力端とｍ個（ｎ≦２
m ）の出力端とを有するように構成されている請求項１
記載の故障検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013505A JPH05204683A (ja) | 1992-01-29 | 1992-01-29 | 故障検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013505A JPH05204683A (ja) | 1992-01-29 | 1992-01-29 | 故障検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204683A true JPH05204683A (ja) | 1993-08-13 |
Family
ID=11834999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4013505A Pending JPH05204683A (ja) | 1992-01-29 | 1992-01-29 | 故障検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204683A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4887747A (ja) * | 1972-01-31 | 1973-11-17 |
-
1992
- 1992-01-29 JP JP4013505A patent/JPH05204683A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4887747A (ja) * | 1972-01-31 | 1973-11-17 |
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