DE2163312C2 - Schaltungsanordnung zur Zeitkanal-Umsetzung - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Zeitkanal-Umsetzung zwischen einem Eingangszeitmultiplex und einem Ausgangszeitmultiplex, bestehend aus Speichermitteln und durch Markiersignale einstellbaren Steuermitteln, die die Verweilzeit der Multiplexsignale in den Speichermitteln nach Maßgabe der markierten Kanäle bestimmen. Eine solche Schaltungsanordnung ist bekannt, z. B. aus der DE-AS 15 37 747, soweit man nur eine einzige Eingangsmultiplexleitung und eine einzige Ausgangsmultiplexleitung betrachtet.

Bei der bekannten Anordnung handelt es sich um ein rahmensynchrones System, d. h. um ein System, bei dem

der Zeitrahmen im Eingangsmultiplex starr mit dem Zeitrahmen im Ausgangsmultiplex verbunden ist. Wollte man diese starre Verbindung bei der bekannten Schaltungsanordnung lösen, dann müßte man einen weiteren Pufferspeicher für jedes Ausgangsmultiplex vorsehen, in dem die Zeitlagenanpassung an den gewünschten Rahmen erfolgt

Aufgabe der Erfindung ist es, eine solche Schaltungsanordnung dahingehend zu verbessern, daß der zweite Pufferspeicher entfallen kann und trotzdem eine völlige Unabhängigkeit zwischen der Zeitlage des Eingangsmultiplexrahmens und der Zeitlage des Ausgangsmultiplexrahmens erreicht wird, so daß auch häufige Rahmenverschiebungen auf der einen oder anderen Seite nicht zu dauerhaften Störungen führen.

Diese Aufgabe wird durch die im'kennzeichnenden Teil des Hauptanspruchs definierten Merkmale gelöst

Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigt

F i g. 1 eine schematische Darstellung eines Schalters mit zwei Steuerspeichern, in welchem die Berechnung von D erfolgt bevor die zu mischenden Informationen auf die Verzögerungsleitung ausgesandt werden (vorherige Bestimmung des Weges in der Verbindungsschaltung),

F i g. 2 einen Schalter, welcher nach demselben Prinzip wie der vorhergehende arbeitet, jedoch ohne Ausgangs-Steuerspeicher,

F i g. 3 einen Schalter, bei welchem die Berechnung von D in dem Augenblick der Bildung des Ausgangsmultiplex erfolgt, wobei ein Informationsübergang in allen Verzögerungsleitungen auftritt und

F i g. 4 einen Schalter, welcher nach dem Prinzip des vorhergehenden Schalters arbeitet, welcher jedoch eine Verbindungsschaltung verwendet, die aus einer einzigen Abgriffleitung besteht.

Die Fig. 1 stellt einen Zeitschalter gemäß der Erfindung dar, welcher Verzögerungsleitungen, adressierbare Steuerspeicher und eine Rechenschaltung verwendet. Der Schalter umfaßt eine Verbindungsschaltung I und eine Steuerschaltung 2.

Die Verbindungsschaltung 1 weist eine Eingangsschaltung 3 auf, besitzt D Verzögerungsleitungen L 1, Ll ... LD und eine Ausgangsschaltung 6. Die Eingangsschaltung 3 besteht im wesentlichen aus einem Demultiplexer mit einem Eingang und weist D Ausgänge auf, und ihr Eingang ist mit einem Eingangsmultiplexer e verbunden, während ihre Ausgänge mit Eingängen der D Verzögerungsleitungen L 1, L2 ... L(D-X), LD verbunden sind, wobei die Eingangsschaltung in gleicher Weise einen Steuereingang 4 besitzt, der mit dem Ausgang einer Rechenschaltung 7 verbunden ist. Die D Verzögerungsleitungen L 1, L 2 ... L(D - 1), LD mit der jeweiligen Länge 0,d,2d ...(D- 2)d,(D— \)d, wobei c/die Dauer eines Kanals der Multiplex-Systeme ist, haben ihre Eingänge mit den Ausgängen der Eingangsschaltung 3 und ihre Ausgänge mit den Eingängen der Ausgangsschaltung 6 verbunden. Die Ausgangsschaltung 6 besteht im wesentlichen aus einem Multiplexer mit D Eingängen und einem Ausgang, dessen Eingänge mit den Ausgängen der Verzögerungsleitungen Ll, L2 ... LD und dessen Ausgang mit dem Ausgangsmultiplex verbunden ist, wobei die Ausgangsschaltung ebenso einen Steuereingang 5 aufweist, welcher mit dem Ausgang einer Ausgangsschaltung 8 eines Ausgangs-Steuerspeichers MCS verbunden ist.

Die Steuerschaltung 2 umfaßt einen Generator 9 der

Eingangskennzeichnungen E, einen Verbindungsspeicher MCX, einen Generator 16 der Ausgangskennzeichnungen S₁ eine Rechenschaltung 7 und einen Ausgangssteuerspeicher MCS. Der Generator 9 der Kennzeichnungen E ist durch die Uhr he und das V^rriegelungswort des Rahmens Te, bzw. das Synchronisationswort des Eingangs-Multiplex synchronisiert, wobei der Ausgang mit der Lese-Adressierschaltung 10 des Verbindungsspeichers MCX verbunden ist

Der Verbindungsspeicher MCX besteht aus einer adressierbaren Matrizen-Speicherschaltung 11, welche eine Kapazität von en Binärworten (log 2) mit ib Binärelementen aufweist, und zwar unter der Annahme, daß die Steueradresse binär kodiert sind, weiterhin aus einer Schrcib-Adressierschaltung 12, einer '5 Eingangsschaltung 13, einer Lese-Adressierschaltung 10 und einer Ausgangsschaltung 14. Die Eingangsschaltungen 12 und 13 sind mit Steuerorganen verbunden, weiche extern zu dem Schalter angeordnet sind, welcher über diese die Verbindungsdaten in MCX einschreibt. Der Ausgang der Ausgangsschaltung 14 des Verbindungsspeichers ist einerseits mit einer Rechenschaltung 7 und andererseits mit einer Schreib-Adressierschaltung 15 von MCS verbunden.

Der Kennzeichnungsgenerator 16 ist durch die Uhr hs und das Rahmen-Verriegelungswort oder das Rahmen-Synchronisationswort ts des Ausgangs-Multiplex synchronisiert, und sein Ausgang ist einerseits mit der Rechenschaltung 7 und andererseits mit der Lese-Adressierschaltung 17 des Ausgangs-Steuerspeichers AfCS verbunden.

Die Rechenschaltung 7 hat ihre Eingänge mit den Ausgängen des Kennzeichnungsgenerators 16 und mit der Ausgangsschaltung 14 des Verbindungsspeichers MCX verbunden und ihr Ausgang ist mit der Schreibschaltung 18 des Ausgangs-Steuerspeichers MCS einerseits und mit dem Eingang 4 der Eingangsschaltung der Verbindungsschaltung andererseits verbunden. Der Ausgangs-Steuerspeicher MCS umfaßt eine Schreib-Adressierschaltung 15, eine Lese-Adressierschaltung . 17, eine Schreibschaltung 18, eine Ausgangsschaltung 8 und einen adressierbaren Speicher 19 mit einer Kapazität von So Binärworten (log 2) mit D Binärelementen.

Die oben genannten externen Steuerorgane sind Rechner, welche die Führung der Verbindungsanforderungen steuern, welche von den Multiplex-Einrichtungen ausgehen, die mit dem System verbunden sind, dessen Bestandteil der Schalter ist.

Bei jeder Verbindungsanforderung zwischen einem so Kanal Ei und einem Kanal Sj schreiben die Rechner in die Speicherschaltung 11 des Verbindungsspeichers AiCY bei der Adresse Ei die Adresse Sj des anzuschließenden Kanals ein, und zwar über die Schreib-Adressierschaltung 12 und die Eingangsschaltung 13, wobei diese Operation die Markierung des Schalters darstellt.

Sobald dieses Einschreiben ausgeführt ist, erfolgt die Arbeitsweise automatisch:

Die Speicherschaltung 11, welche über die Adressierschaltung 10 durch den Eingangs-Kennzeichnungsgenerator 9 ausgelesen wird, und zwar in Phase mit dem Vorhandensein der von dem Kennzeichnungskanal Ei geführten Information auf dem Eingangsmultiplex e, liefert durch ihre Leseschaltung 14 die Adresse Sj des anzuschließenden Ausgangskanals.

Diese Adressierung Sj wird der Rechenschaltung 7 angeboten, welche andererseits vom Ausgangs-Kennzeichnungsgenerator 16 insbesondere in demjenigen Zeitpunkt, in welchem Sj am Ausgang von 14 auftritt, eine Adresse der Nummer Sk empfängt

Ausgehend von diesen Daten numeriert die Rechenschaltung die Kennzeichnung Dij, welche der Verbindung Ei Sj entspricht indem die Differenz R zwischen den Kennzeichnungen Sjund Sk analysiert wird:

R= Sj- Sk SiR> 0
SiR <0

Dij = Sj - Sk Dij = S₀ + Sj-Sk

Der Ausgang der Schaltung 7 zeigt somit Dij an, was einerseits bei der Adresse Sj im Speicher 19 über die Schaltungen 15 und 18 gespeichert ist und andererseits die Eingangsschaltung 3 der Verbindungsschaltung auf den Ausgang Dij führt so daß auf diese Weise das Eingangs-Multiplex mit einer Verzögerungsleitung verbunden wird, deren Länge der Verzögerung d Dij entspricht, was der Kennzeichnungsprobe Ei unterzogen werden muß, um auf das Ausgangsmultiplex im Kennzeichnungskanal Sjzu gelangen.

Beim Durchgang der Kennzeichnung Sj zeigt der Schalter 19, welcher vom Generator 16 an über die Schaltung 17 ausgelesen wird, an seiner Ausgangsschaltung 8 die Adresse D'ij = Dij an, welche die Orientierung der Ausgangsschaltung 6 der Verbindungsschaltung auf die Verzögerungsleitung der Adresse Dij hervorruft, auf deren Ausgang in diesem Augenblick die Probe vorhanden ist, welche von dem Kanal Ei ausgesandt wurde, welcher dann durch die Ausgangsschaltung 6 auf das Ausgangs-Multiplex s geschaltet wird.

Es läßt sich feststellen, daß die relative Phase der Eingangs- und der Ausgangs-Multiplex-Rahmen beliebig sein kann, und es läßt sich weiterhin feststellen, daß diese Phase in der Zeit veränderbar sein kann, da die Berechnung von D bei jedem Durchgang einer Probe Ei erfolgt.

Im Augenblick der Unterbrechung der Verbindung löschen die Steuerrechner das Wort Ei der Speicherschaltung 11 durch Einschreiben von Null. Beim Durchgang der Kennzeichnung Ei liefert die Ausgangsschaltung 14 vor. MCX die Kennzeichnung 5=0, die auf der Höhe der Rechenschaltung 7 ermittelt wird und die Rechenoperationen verhindert. Der Ausgang von 7 liefert dann keine Adresse. Die Verbindungsschaltung bleibt dann in Ruhe.

Die Fig. 2 stellt einen Schalter dar, welcher nach demselben Prinzip arbeitet wie der Schalter der Fig. 1, der Ausgangs-Steuerspeicher MCS ist jedoch nicht vorhanden. In der Mehrzahl der Fälle wird die Ausgangsschaltung 6 nämlich ein einfaches ODER-Gatter sein, welches die Ausgänge der Verzögerungsleitungen mit dem Ausgangs-Multiplex verbindet. In diesem Falle ist der Ausgangssteuerspeicher AfCS überflüssig und nicht vorhanden.

Die Steuerschaltung 20 der Fig.2 ist somit aus denselben Elementen wie die Steuerschaltung 2 der F i g. 1 aufgebaut, ausgenommen der Ausgangs-Steuerspeicher, welcher nicht vorhanden ist.

Die Arbeitsweise ist derjenigen analog, welche für den vorhergehenden Schalter beschrieben wurde, und zwar in der Weise, daß die Proben ohne Weichenstellung am Ausgang der Verzögerungsleitung das Ausgangs-Multiplex erreichen, welches dauernd mit allen Leitungen verbunden ist. Dies ist möglich, da aus diesen Leitungen nur in einem vorgegebenen Augenblick,

welcher einem vorgegebenen Kanal Sj entspricht, nur eine einzige Probe herauskommt. Die Verbindungsschaltung 21 der Fig.2 ist zu derjenigen der Fig. 1 analog, mit der Ausnahme, daß die Ausgangsschaltung 6 nicht vorhanden ist.

Die F i g. 3 stellt einen erfindungsgemäßen Zeitschalter dar, welcher aus einer Verbindungsschaltung 22 und einem Steuerspeicher 23 besteht.

Die Verbindungsschaltung 22 umfaßt D Verzögerungsleitungen H, 1.2... LDund eine Ausgangsschaltung 24. Die Verzögerungsleitungen Ll, L2 ... LDmit der jeweiligen Länge 0, d, (D — 2) d, (D — 1) d, wobei d die Dauer eines Eingangs-Multiplexkanals ist, haben ihre Eingänge direkt mit dem Eingangs-Multiplex eund ihre Ausgänge mit den Eingängen einer Ausgangsschaltung 24 verbunden.

Die Ausgangsschaltung 24 besteht im wesentlichen aus einem Multiplexer, welcher D Eingänge und einen Ausgang sowie eine Steuerung 5 aufweist. Die Eingänge dieser Schaltung sind mit den Ausgängen der Verzögerungsleitungen Li, L2 ... LD verbunden, der Ausgang mit dem Ausgangs-Multiplex s und der Steuereingang mit der Rechenschaltung 25.

Die Steuerschaltung 23 umfaßt einen Generator 32 der Eingangskennzeichnungen E einen Generator 26 der Ausgangskennzeichnungen S, eine Rechenschaltung 25 und einen Verbindungsspeicher 40. Der Generator 26 der Ausgangskennzeichnung ist durch die Uhr hs und das Rahmensynchronisationswort Ts des Ausgangs-Multiplex synchronisiert, und sein Eingang ist mit der Lese-Adressierschaltung 27 des Verbindungsspeichers 40 verbunden.

Der Verbindungsspeicher 40 umfaßt einen adressierbaren Matrizenspeicher 28 mit einer Kapazität von so Binärworten (log 2) mit öj Binärelementen, und zwar unter der Annahme, daß die Steuerungskennzeichnungen binär kodiert sind, weiterhin eine Schreib-Adressierschaltung 29, eine Eingangsschaltung 30, eine Lese-Adressierschaltung 27 und eine Ausgangsschaltung 31. Die Eingänge der Schaltungen 29 und 30 sind mit Rechnern verbunden, welche extern zu dem Schalter angeordnet sind, welche über die obigen Schaltungen in den Speicher 28 die Verbindungsdaten einschreiben. Der Ausgang der Ausgangsschaltung 31 des Speichers ist mit der Rechenschaltung 25 verbunden.

Der Generator 32 der Kennzeichnungen E des Eingangs-Multiplex e ist durch die Uhr Ae und das Rahmensynchronisationswort TE des Eingangs-Multiplex e synchronisiert, und sein Ausgang ist mit der Rechenschaltung 25 verbunden.

Die Rechenschäitung 25 hat ihre Eingänge jeweils ir.it dem Kennzeichnungsgenerator 32 und mit der Ausgangsschaltung 31 des Verbindungsspeichers 40 verbunden, und ihr Ausgang ist mit dem Eingang 5 der Ausgangsschaltung 24 der Verbindungsschaltung 22 verbunden.

Im Augenblick des Aufbaus einer Verbindung EiSj schreiben die Steuerrechner in die Adresse Sj die entsprechenden Daten Ei ein, und zwar im Speicher 28 über die Schaltungen 29 und 30.

Diese gespeicherte Information wird automatisch gelesen, und zwar beim Durchgang der Kennzeichnung Sj am Ausgang des Generators 26 über die Schaltung 27 und wird am Ausgang der Ausgangsschaltung 31 des Verbindungsspeichers 40 dargestellt Sie wird weiterhin am Eingang der Rechenschaltung 25 dargestellt, welche gleichzeitig eine Kennzeichnung Ek durch den Eingangs-Kennzeichnungsgenerator 32 empfängt.

Die Rechenschäitung bestimmt dann die Zeit R,

welche verstrichen ist, seit der Durchgang der Information Ei auf dem Eingangs-Multiplex erfolgt ist, beispielsweise R = Ek — Ei und bestimmt Dij nach Analyse des Vorzeichens von R.

/? > 0
R<0

Dij = R= Ek- Ei Dij = eo + Ek- Ei

Die Kennzeichnung Dij, welche auf dem Ausgang von 25 angezeigt ist, positioniert die Ausgangsschaltung 24 der Verbindungsschaltung auf die Leitung, welche eine Verzögerung d ■ Dij einführt, auf deren Ausgang dann die Information Ei ansteht und welche somit den Durchgang auf dem Kanal Sj des Ausgäfigs-MuUipiex gewährleistet.

Es ist festzustellen, daß dann, wenn zwischen das Eingangs-Multiplex e und die Verzögerungsleitungen ein Multiplex-Synchronisationssystem eingeschaltet wird, die Sprünge der Resynchronisations-Wege durch eine Verbindung ausgesandt werden müssen, welche nicht dargestellt ist, die zu der Rechenschaltung 25 geführt ist, welche dann auf R die erforderlichen Korrekturen ausführt, und zwar in Funktion der empfangenen Informationen.

Die Auftrennungen oder Unterbrechung der Verbindung erfolgt, wie oben bereits ausgeführt wurde, durch Löschung des Inhaltes des Wortes Sj des Verbindungs-Speichers 40.

Die F i g. 4 stellt eine erfindungsgemäße Verbindungsschaltung 38 dar, welche durch eine Rechnerschaltung 25 gesteuert ist.
Die Verbindungsschaltung 38 besteht aus D—\ Verzögerungsleitungen Ii, 12, 13, 1(D — 1), welche dieselbe Länge d aufweisen, welche in Reihe geschaltet sind und eine einzige Leitung mit D Zwischenabgriffen oder D Ausgängen bilden, welche mit den Eingängen einer Ausgangsschaltung 37 verbunden sind, deren Ausgang mit dem Ausgangs-Multiplex s verbunden ist und deren Steuereingang 41 mit der Rechnerschaltung 25 verbunden ist.

Eine derartige Verbindungsschaltung läßt sich anstelle der Verbindungsschaltung der F i g. 3 verwenden, und zwar mit demselben Steuerspeicher 23. Die Verbindungsschaltung 38 ist dann mit der Rechnerschaltung 25 dieses Steuerspeichers 23 verbunden.

Die Arbeitsweise ist absolut dieselbe wie diejenige des in der F i g. 3 dargestellten Schalters.

Gemäß einer bevorzugten Ausführungsform der Erfindung sind die Verzögerungsleitungen Schieberegister, welche aus kommerziellen integrierten Schaltungen verschiedener Hersteller gebildet sind. Die übrigen Schaltungen, Speicher, die Eingangs- und Ausgangsschaltung, die Rechenschaltung sind aus integrierten Schaltungen derselben Familie hergestellt

Bei diesem Aufbau sind die Leitungen von demjenigen Typ, welcher eine parallele oder serielle Ausbreitung aufweist, aber in diesem letzteren Falle ist der Takt zum Weiterschalten in den Leitungen pF, wobei ρ die Anzahl der Momente des Informationscodes und F die Frequenz des Multiplex-Weges sind.

Es ist noch zu bemerken, daß im Falle der F i g. 1 und 2 der Takt zum Weiterschalten in den Leitungen von der Uhr des Ausgangs-Multiplex abgeleitet ist und im Falle der F i g. 3 und 4 von der Uhr des Eingangs-Multiplex.

Beispiele für DetaOschemata sind in der oben genannten Patentschrift beschrieben, die auch hier

anwendbar sind, und zwar insbesondere im Hinblick auf die Speicher.

Diese Schalter sind insbesondere interessant bei der Zeitmultiplexsteuerung und bei nichtnumerischer Modulation. Bei numerisch codierter Modulation gestatten

sie sowohl die Herstellung von Verbindungsnetzen mit etwas höherer Arbeitsfrequenz als auch die Herstellung von Netzen mit einer geringen Stufenanzahl, welche mit sehr hohen Frequenzen arbeiten, wie dies bei Telefon-Verbindungsnetzen der Fall sein kann.

Hierzu 4 Blatt Zeichnungen

Claims (7)

Patentansprüche:

1. Schaltungsanordnung zur Zeitkanal-Umsetzung zwischen einem Eingangszeitmultiplex (e)und einem Ausgangszeitmultiplex (sX bestehend aus Speichermitteln (L) und durch Markiersignale (Ei, Sj) einstellbaren Steuermitteln (2), die die Verweilzeit der Multiplexsignale in den Speichermitteln nach Maßgabe der markierten Kanäle bestimmen, dadurchgekennzeichnet, daß die Steuermittel die Synchronimpulse (Te, Ts) des Eingangs- und des Ausgangsmultiplexrahmens zugeführt erhalten und einen Rechenkreis (7) aufweisen, in dem die Verweilzeit unter Berücksichtigung sowohl" der markierten Kanäle als auch der Rahmenverschiebung zwischen Eingangs- und Ausgangsmultiplex für jeden Rahmen neu ermittelt wird.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuermittel (2) einen Verbindungsspeicher (MCX), in dem die Markiersignale gespeichert sind, und einen Steuerspeicher (MCS) sowie den Rechenkreis (7) aufweisen, und daß die Speichermittel (L) aus Verzögerungsleitungen (L 1 — LD) gebildet werden, deren Eingänge mit dem Eingangsmultiplex (e) und deren Ausgänge mit dem Ausgangsmultiplex (s)verbunden sind.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Verzögerungsleitungen (L 1 bis LD) unterschiedlichen Verzögerungen von 0, d, 2d...(D — 1) «/aufweisen, wobei c/eine Elementarverzögerungszeit bedeutet, die gleich der Dauer eines Multiplexkanals ist.

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Speichermittel eine Verzögerungsleitung (38) aufweisen, die aus der Reihenschaltung von Einzelgliedern /,· mit je einer Elementarverzögerungszeit d gebildet ist und Parallelausgänge aufweist, die zu einem Ausgangsmultiplexschalter (37) führen.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Speichermittel als Schieberegister ausgebildet sind.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Multiplexsignale als aus ρ parallelen Bits bestehenden Binärwörter vorliegen und die Speichermittel diese Bits parallel verschieben.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Speichermittel mindestens einen Rahmen von Multiplexsignalen zu speichern vermögen, so daß die Umsetzung blockierfrei erfolgt.