DE2145623A1

DE2145623A1 - Becoder

Info

Publication number: DE2145623A1
Application number: DE19712145623
Authority: DE
Inventors: James Kenneth Burlington Zauchner Joseph South Hero Vt Picciano (V St A)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1970-09-30
Filing date: 1971-09-13
Publication date: 1972-04-06
Also published as: CH529419A; SE378493B; GB1350138A; ES395346A1; CA925169A; FR2108078B1; DE2145623C3; JPS5246056B1; DE2145623B2; BE769939A; NL7113385A; US3702926A; AU3303371A; AU452187B2; FR2108078A1

Description

Aktenzeichen der Anmelderin: Docket BU 970 009

Decoder

Die Erfindung betrifft einen Decoder mit über eine Eingangsstufe gesteuertem und im leitenden Zustand Treiberimpulse einer in Serie geschalteten Trexberschaltung übertragendem Ausgangs-FET, zwischen dessen Gate und einer seiner beiden Strombahn-Elektroden eine Kapazität liegt und der bei geladener Kapazität leitend und bei ungeladener Kapazität gesperrt ist.

Derartige Decoder finden insbesondere in Einrichtungen zur Speicheransteuerung Verwendung. Sie haben dabei die Aufgabe, von einer Treiberstufe gelieferte Treiberimpulse selektiv einer Speichereinheit zuzuführen.

Insbesondere betrifft die Erfindung einen aus Feldeffekt-Transistoren (FET) aufgebauten Decoder und eine mit diesem aufgebaute Einrichtung zur Speicheransteuerung, bei der eine Vielzahl derartiger Decoder parallel an eine gemeinsame bipolare Treiberstufe angeschlossen sind und die eine selektive Ansteuerung einer im wesentlichen unbegrenzten Anzahl von Speicherzellen gestattet.

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Es ist bekannt, Decoder zwischen eine bipolare Treiberstufe und eine Treiberleitung einer Einrichtung zur Speichersteuerung einzuschalten, um eine selektive Zufuhr der Treiberimpulse zu einer Speichereinheit zu gewährleisten. Ein derartiger Decoder ist beispielsweise im IBM Technical Disclosure Bulletin, Mai 1970, Seite 2082 veröffentlicht. Eine Vielzahl der dort beschriebenen Decoder ist parallel an eine Treiberschaltung angeschlossen. Die Ausgänge der einzelnen Decoder sind jeweils mit einer zugeordneten Treiberleitung verbunden. In jedem Decoder ist eine Rückkopplungskapazität zwischen dem Gate und der Source des Ausgangs-FETs vorgesehen. Die prinzipielle Wirkungsweise ist derart, daß zunächst die Kapazitäten sämtlicher Decoder geladen sind. Anschließend werden mit Ausnahme der Kapazität eines bestimmten Decoders sämtliche Kapazitäten der restlichen Decoder entladen, so daß nur der Ausgangs-FET des bestimmten Decoders in der Lage ist, einen Treiberimpuls von der Treiberschaltung zur zugeordneten Treiberleitung zu übertragen.

Ein wesentliches Problem besteht nun darin, daß die Kapazitäten aller Decoder - mit Ausnahme der Kapazität eines Decoders gleichzeitig entladen werden müssen. Bei der bekannten Schaltung wird dieser Entladestrom von der bipolaren Treiberschaltung geliefert. Zieht man große Speichereinheiten in Betracht, die beispielsweise 32 parallelgeschaltete Decoder erfordern, so wird offensichtlich, daß dieser Entladestrom enorm groß sein und möglicherweise zur Zerstörung des Ausgangstransistor der Treiberschaltung führen kann. Dabei ist zu bedenken, daß der Ausgangstransistor der Treiberschaltung in erster Linie dafür bestimmt ist, einen Spannungsimpuls als Treiberimpuls zu liefern. Bei der erwähnten, bekannten Anordnung wird versucht, dieses Problem dadurch zu lösen, daß eine Einrichtung zur Verkleinerung der genannten Kapazität vorgesehen wird. Diese Methode ist nur geeignet, wenn die Speichergröße ein bestimmtes Maß nicht überschreitet.

Bei den derzeitig gebauten und geplanten monolithischen Spei-

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ehern, die eine Speicherung von 2000 oder sogar 8000 Bits auf einem einzelnen Halbleiterchip gestatten, ist die genannte bekannte Methode zur Lösung des Problems nicht mehr ausreichend. Monolithische Speicher in der genannten Größenordnung bzw. Speicherdichte machen es erforderlich, daß eine große Anzahl, beispielsweise 64 oder mehr auf einem Halbleiterchip integrierte Decoder, parallel zwischen die gemeinsame Treiberschaltung und die zugeordneten Treiberleitungen eingeschaltet werden. Die Lage ist dann noch kritischer, wenn ein dynamischer monolithischer Speicher in Betracht gezogen wird, der periodisch regeneriert werden muß. Während der Regenerierung sind dann insgesamt 2048 Decoder gleichzeitig parallel an eine Treiberschaltung angeschlossen. Die gleichzeitige Entladung der entsprechend großen Anzahl von Kapazitäten würde einen von der Treiberschaltung zu liefernden Strom in einer Größenordnung erfordern, die nicht mehr tragbar wäre.

Es ist die der Erfindung zugrundeliegende Aufgabe, einen Decoder anzugeben, der mit einfachen Mitteln die Lösung des genannten Problems gestattet. Insbesondere ist es ein Ziel der Erfindung, einen Decoder für integrierte, monolithische Speicher hoher Dichte anzugeben, wobei der Decoder keine Beschränkung hinsichtlich, der Anzahl der auf einem Halbleiterchip integrierbaren Speicherzellen zur Folge hat.

Im speziellen besteht die der Erfindung zugrundeliegende Aufgabe darin, bei einem Decoder mit am Ausgang angeordneten Feldeffekt-Transistor, der eine Rückkopplungskapazität zwischen Ausgang und Gate aufweist, zu verhindern, daß die Entladung dieser Kapazität über diesen Feldeffekt-Transistor selbst und damit über eine an diesen angeschlossene Treiberimpulsquelle erfolgen muß.

Gemäß der Erfindung wird diese Aufgabe für einen Decoder mit über eine Eingangsstufe gesteuertem Ausgangs-FET, zwischen dessen Gate und einer seiner beiden Strombahn-Elektroden eine Kapazität liegt und der bei geladener Kapazität leitend und bei ungelade-

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ner Kapazität gesperrt ist, darin, daß ein steuerbarer, vom Ausgangs-FET unabhängiger Entladestromkreis für die Kapazität vorgesehen ist.

Ein einfaches Ausführungsbeispiel besteht darin, daß der Entladestromkreis parallel zur Kapazität und innerhalb der Eingangsstufe angeordnet ist. In vorteilhafter Weise besteht dabei der Entladestromkreis aus einem FET, dessen Strombahn parallel zur Kapazität angeordnet ist.

Spezielle, vorteilhafte Ausführungsbeispiele und Weiterbildungen ergeben sich im einzelnen daraus,

daß die Steuerung des Entlade-FETs über die die Eingangsstufe bildende Parallelschaltung mehrerer FETs erfolgt, die zwischen eine Spannungsquelle und das Gate des Entlade-FETs eingefügt ist,

daß zusätzlich ein Ladestromkreis für die Kapazität vorgesehen ist,

daß der Ladestromkreis aus einem in Serie zu einer Spannungsquelle und der Kapazität geschalteten, an seinem Gate gesteuerten FET besteht,

daß für die Eingangsstufe und den Ladestromkreis eine gemeinsame Spannungsquelle vorgesehen ist,

daß ein zusätzlicher, am Gate gesteuerter Sperr-FET seriell zwischen einem Bezugspotential, das nicht ausreicht, den Entlade-FET leitend zu machen, und den einen gemeinsamen Strombahn-Elektroden der parallelgeschalteten FETs der Eingangsstufe eingefügt ist,

daß der Lade-FET und der Sperr-FET gemeinsam steuerbar sind,

daß ein zusätzlicher, steuerbarer Entlade-FET zwischen der einen

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Strombahn-Elektrode des Ausgangs-FETs und einem Bezugspotential eingeschaltet ist, über den parasitäre Kapazitäten des Ausgangs-FETs entladbar sind,

daß beide Entlade-FETs gemeinsam steuerbar sind,

daß ein FET in Serie zwischen den zusätzlichen Entlade-FET und das Bezugspotential gelegt ist, wobei ein bei Fehlen eines Steuersignals am Gate des FETs an das Gate des Entlade-FETs angelegtes Multiplex-Signal nicht ausreichend ist, um den Entlade-FET in den leitenden Zustand umzuschalten.

Eine vorteilhafte Anwendung der Decoder zur Speicheransteuerung besteht darin, daß der Ausgang einer gemeinsamen Treiberschaltung über die Strombahnen der Ausgangs-FETs einer Vielzahl von Decodern jeweils mit einer jedem Decoder zugeordneten Treiberleitung verbunden ist und

daß die Treiberschaltung mindestens einen bipolaren Transistor enthält, der mit den einen Strombahn-Elektroden sämtlicher Ausgangs-FETs der Decoder verbunden ist.

Weitere Einzelheiten und Vorteile der Erfindung ergeben sich aus der nachstehenden Beschreibung der in der Zeichnung dargestellten Ausführungsbeispiele. Es zeigen:

Fig. 1 das Schaltbild eines erfindungsgemäßen Decoders

in Verbindung mit seiner Anwendung zur Speicheransteuerung ,

Fig. 2 ein Impulsdiagramm für die Speicheransteuerung

gemäß Fig. 1 und

Fig. 3 das Schaltbild einer Weiterbildung des in Fig.

1 dargestellten und zur Speicheransteuerung verwendeten Decoders.

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Zunächst sei Bezug auf Fig. l genommen. Dort ist eine Speicheransteuerung unter Verwendung mehrerer, parallelgeschalteter Decoder schematisch und ein einzelner Decoder im einzelnen dargestellt. Es wird angenommen, -daß sämtliche verwendeten FETs dem n-Kanal-Typ angehören. Selbstverständlich könnten auch p-Kanal-FETs verwendet werden, dann müßte jedoch die positive Polarität der Gate-Signale der FETs umgekehrt werden. Weiterhin wird angenommen, daß die FETs mit negativer Substratvorspannung betrieben werden, daß es sich also um FETs des Anreicherungstyps handelt.

Die Speicheransteuerung enthält eine Treiberschaltung, die ausgangssei tig zwei bipolare Transistoren 10, 12 aufweist. Der Emitter des Transistors 10 ist mit dem Kollektor des Transistors 12 verbunden. Der Kollektor des Transistors 10 liegt an einer positiven Spannungsquelle V. Der Emitter des Transistors 12 ist geerdet. Die Basen der Transistoren 10 und 12 sind über Leitungen 14 und 16 mit einem Steuerkreis 18 verbunden. Der Steuerkreis 18 schaltet den Transistor 10 in den leitenden und den Transistor in den gesperrten Zustand, wenn auf der den Ausgang der Treiberschaltung bildenden Leitung 28 ein positiver Impuls erzeugt werden soll. Soll die Leitung 28 auf Erdpotential gelegt werden, so muß über den Steuerkreis 18 der Transistor 10 in den gesperrten und der Transistor 12 in den leitenden Zustand gebracht werden. Ein über die Leitung 14 der Basis des Transistors 10 zugeführter positiver Impuls 20 schaltet den Transistor in den leitenden Zustand. Gleichzeitig wird der Transistor 12 durch einen über die Leitung 16 zugeführten negativen Impuls 22 gesperrt. Der Transistor IO wird gesperrt, wenn kein Impuls auf Leitung 14 vorhanden ist. Dagegen bewirkt das Fehlen eines Impulses auf der Leitung 16, daß der Transistor 12 leitend bleibt. Das heißt also, daß die Leitung 28 normalerweise auf Erdpotential liegt. Die Impulse 20 und 22 werden von logischen Schaltungen innerhalb des Steuerkreises 18 erzeugt, der über einen entsprechenden logischen Eingang angesteuert wird. Bei diesen logischen Schaltungen kann

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es sich um bekannte, extrem schnelle, emittergekoppelte Logikschaltungen handeln. Als Schutzschaltung für den Transistor 10 ist in bekannter Weise über eine Leitung 25 die Parallelschaltung einer Diode 26 und eines Widerstandes 24 zwischen Basis und Emitter eingefügt.

Die einzelnen Decoder DCl bis DCN sind über zugeordnete Leitungen 30, 32, 34 und 36 parallel an die Leitung 28 angeschlossen. Die Decoder DC2 bis DCN entsprechen dem Decoder DCl, der näher beschrieben wird. Der Ausgangs-FET Ql des Decoders DCl ist mit der Drain 38 an die Leitung 30 angeschlossen. Die Kapazität C ist über den Anschluß 4O mit dem Gate 42 und über den Anschluß 44 mit der Source 46 des FETs Ql verbunden. Die Strombahn-Elektroden 38 und 46, also die Drain-Source-Strecke des FETs Ql, verbindet die Leitung 30 mit dem Decoderausgang 48, der mit der zum nichtdargestellten Speicher führenden Treiberleitung verbunden ist. Ein Entlade-FET Q2 ist mit seinen Strombahn-Elektroden 52 und 54 an die Anschlüsse 40 und 44 der Kapazität C angeschlossen. FET Q2 bildet demnach einen Entladestromkreis parallel zur Kapazität C. Ein Lade-FET QR ist mit seinen Strombahn-Elektroden 56 und 58 zwischen die Kapazität C und eine positive Spannungsquelle V eingefügt. Die die Decodierung bewirkende Eingangsstufe des Decoders besteht aus einer Vielzahl parallelgeschalteter FETs Tl bis TN, die mit ihren entsprechenden Strombahn-Elektroden 62 und 64, 66 und 68, 7O und 72 zwischen der positiven Spannungsquelle V und dem Gate 90 des Entlade-FETs Q2 angeordnet sind. Die Gates 74, 76 und 78 der parallelgeschalteten FETs Tl bis TN sind jeweils mit einer Adreßleitung verbunden. Ein Entlade-FET Q3 liegt mit der einen Strombahn-Elektrode 92 an der Source 46 des Ausgangs-FETs Ql, der eine parasitäre Kapazität Cl aufweist, und mit der anderen Strombahn-Elektrode 94 an Masse. Gate 95 des Entlade-FETs Q3 und Gate 90 des Entlade-FETs Q2 sind miteinander verbunden. Ein FET Q4 ist mit seinen Strombahn-Elektroden 86 und 88 zwischen dem Gate 90 des Entlade-FETs Q2 und Hasse angeschlossen. Die Gates 80 und 84 des Lade-FETs QR und des FETs Q4 sind miteinander verbunden.

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Es wird nunmehr in Verbindung mit dem in Fig. 2 dargestellten Impulsdiagramm die Wirkungsweise des Decoders DCl und der gesamten Speicheranordnung gemäß Fig. 1 erläutert. Zunächst wersen sämtliche Decoder DCl bis DCN durch Laden sämtlicher Kapazitäten C in den Ausgangszustand gebracht. Dies geschieht mittels eines dem Gate 80 des Lade-FETs QR zugeführten Ladeimpulses 96. Der Lade-FET QR wird dabei leitend, so daß die Kapazität C über die Spannungsquelle V aufgeladen werden kann. Gleichzeitig wird der Ladeimpuls 96 an das Gate 84 des FETs Q4 gelegt, so daß dieser FET leitend wird, dadurch das Gate 90 des Entlade-FETs Q2 an Masse legt und die Sperrung des Entlade-FETs Q2 sicherstellt. Aus diesem Grunde ist der FET Q4 mit Sperr-FET bezeichnet. Nach Zufuhr des Ladeimpulses 96 sind die Ausgabe-FETs Ql sämtlicher Decoder DCl bis DCN leitend.

Die Ausgangs-FETs Ql sämtlicher Decoder mit Ausnahme des Decoders, dessen Treiberleitung ein Impuls der Treiberschaltung zugeführt werden soll, werden nun durch Entladung ihrer Kapazität C in den gesperrten Zustand umgeschaltet. Dies bewirkt ein Impuls 98, der an mindestens einer der Adreßleitungen anliegt und damit dem oder den entsprechenden Gates der FETs Tl bis TN der Eingangsstufe jedes Decoders zugeführt wird. Eine bestimmte Adresse, die eine bestimmte, zu selektierende und damit mit einem Treiberimpuls zu beaufschlagende Treiberleitung kennzeichnet, bewirkt also, daß die Adreßleitungen abgeschaltet werden, die zu dem mit der bestimmten Treiberleitung verbundenen Decoder führen. Mindestens eine der Adreßleitungen, die zu den anderen Decodern führen, wird nicht abgeschaltet, so daß mindestens jeweils einer der FETs Tl bis TN der anderen Decoder in den leitenden Zustand, gebracht wird. An das Gate 90 des Entlade-FETs Q2 wird damit die positive Spannung der Spannungsquelle V angelegt und der FET wird leitend.

Es sei zunächst einmal angenommen, keine der zu den Transistoren Tl bis TN des Decoders DCl führenden Adreßleitungen werde mit einem Impuls beaufschlagt, was durch die ausgezogene Linie

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des Adreßimpuls-Verlaufs in Fig. 2 angedeutet ist. Durch gleichzeitiges Anlegen eines positiven Impulses 2O an Transistor IO und eines negativen Impulses 22 an Transistor 12 der Treiberschaltung wird auf Leitung 28 ein Treiberinipuls 1OO erzeugt. Da an keiner Adreßleitung des Decoders DCl ein Impuls anliegt, erhält das Gate 90 keinen positiven Impuls und der Entlade-FET Q2 bleibt gesperrt. Das bedeutet aber, daß die Kapazität C geladen und der Ausgangs-FET Ql leitend bleibt. Am mit der zugeordneten Treiberleitung verbundenen Ausgang 48 des Decoders DCl erscheint ein Ausgangsimpuls 1O2, der dem Treiberimpuls 100 entspricht. Hit Beendigung der Impulse 20 und 22 wird Transistor gesperrt und Transistor 12 leitend, so daß die Leitung 28 wieder an Massepotential gelegt wird und Treiber- und Ausgangsimpuls 1OO bzw. 102 beendet werden.

Es sei nunmehr der Fall angenommen, daß ein in Fig. 2 gestrichelt dargestellter Adreßirapuls 98 einer oder mehrerer der Adreßleitungen des Decoders DCl zugeführt werde. Die mit diesen Adrefile it ungen verbundenen FETs Tl bis TN werden dann leitend. Das Gate 9O erhält die positive Spannung der Spannungsquelle V und der Entlade-FET Q2 wird damit leitend. Ober den Entlade-FET Q2 kann sich die Kapazität C entladen. Während sich die Kapazität C entlädt, fließt kein Strom durch den Ausgangs-FET Ql. Das bedeutet, daß der während dieser Zeit gesperrte Transistor 10 nicht belastet wird. An Transistor 10 fällt dabei die Betriebsspannung +V ab. Müßte gleichzeitig der Entladestrom für eine große Anzahl von kapazitiven Lastelementen über den Transistor IO gezogen werden, so wäre der Einsatz eines extrem großen integrierten Transistors erforderlich, um den Leistungsbedarf bzw. den erforderlichen Ausgangspegel sicherzustellen. Die Größe des erforderlichen Transistors läge in jedem Falle weit über der, die erforderlich ist, um nur den Treiberimpuls 1OO zu liefern. Mit Hilfe des zusätzlichen Entladestromkreises für die Kapazität C in Form des Entlade-FETs Q2_f unabhängig vom Ausgangs-FET Ql, wird also die hohe Belastung des bipolaren Transistors 10 vermieden. Die Kapazitäten C einer großen Anzahl von Decodern kön-

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nen gleichzeitig, sehr schnell und ohne Gefahr für die Teiberschaltung entladen werden. Gleichzeitig mit der Entladung der Kapazität C wird die parasitäre Kapazität Cl entladen. Dies geschieht mittels eines weiteren Entlade-FETs Q3, dessen Gate 95 ebenfalls an die Spannungsquelle V gelegt wird. Der Ausgangs-FET Ql befindet sich nun im gesperrten Zustand, so daß kein Treiberimpuls 100 zum Ausgang 48 übertragen werden kann, was durch die gestrichelte Linie im Ausgangsimpuls-Verlauf gemäß Fig. 2 angedeutet ist. Auf der mit Decoder DCl verbundenen Treiberleitung erscheint demnach kein Treiberimpuls.

Fig. 3 zeigt ein abgewandeltes Ausführungsbeispiel des Decoders gemäß Fig. 1. Dieser Decoder kann in der Speicheransteuerung gemäß Fig. 1 ebenfalls verwendet werden. Der Decoder DCIa weist zusätzlich einen FET QG auf, der mit seinen Strombahn-Elektroden 104 und 106 zwischen die Strombahn-Elektrode 94 des Entlade-FETs Q3 und Bezugspotential eingefügt ist. Der Einsatz des FETs QG gewährleistet, daß der Ausgangsimpuls 102 am Ausgang 48 nicht vorzeitig beendet wird, auch wenn die zum Decoder DCIa geführten Adreßleitungen bereits während der Impulsdauer des Ausgangsimpulses umgeschaltet werden. Die Elektroden 54 und 52 des Entlade-FETs Q2 sind positiver als das Gate 90, wenn der FET QG gesperrt ist. Die Kapazitäten C und Cl können sich nicht entladen, so daß ohne Beeinflussung der selektierten Treiberleitung die Adreßleitung umgeschaltet und damit über die nächste Adresse der zugeordnete Decoder bzw. die damit verbundene Treiberleitung selektiert werden kann. Bei gesperrtem FET QG wird die Kapazität C über den Lade-FET QR durch einen Ladeimpuls 96 aufgeladen. Liegt der Ausgang 48 auf dem um die Schwellspannungen von Transistor 10 und Ausgangs-FET Ql verringten Potential +V, so reicht auch ein Multiplex-Adreßimpuls 98 alleine auf einer oder mehreren der Adreßleitungen nicht aus, um den Entlade-FET Q2 in den leitenden Zustand zu bringen, wenn an das Gate 90 das Potential +V angelegt wird. Voraussetzung für diese Funktionsweise ist, daß an das Gate 108 des FETs QG zusätzlich ein Impuls angelegt wird, der diesen FET in den leitenden Zustand schaltet und damit die

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Strombahn-Elektrode 94 des Entlade-FETs Q3 an Bezugspotential (Masse) legt. Dadurch werden die beiden Entlade-FETs Q2 und Q3 leitend und die Entladung der Kapazitäten C und Cl erfolgt in ähnlicher Weise wie bei Decoder DCl. Soll ein Treiberimpuls auf die mit Decoder DCIa verbundene Treiberleitung gegeben werden, so wird die Adresse dieser Treiberleitung dazu verwendet, den Impuls zum Gate 108 des FETs QG zu sperren. Der Entlade-FET Q2 wird auch dann nicht leitend, wenn im Multiplexbetrieb Signale auf einer oder mehreren Adreßleitungen einen oder mehrere der FETs Tl - TN in den leitenden Zustand bringen und dabei das Gate

9O des Entlade-FETs Q2 an die Spannungsquelle V legen. ™

Bei Verwendung des Decoders gemäß Fig. 3 können beispielsweise

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im Multiplexbetrieb 32 Decoder angesteuert werden, während dies ohne Multiplexbetrieb lediglich für 32 Decoder zutrifft. Der FET QG läßt sich leicht in jeden Decoder einbauen. Diese Maßnahme ist wesentlich einfacher als ein Mulitplexbetrieb in Verbindung mit den Adreßleitungen selbst.

In einem typischen Beispiel enthält eine Speicheransteuerung bei normalem Speicher 64 auf einem Halbleiterchip integrierte Decoder oder 2048 Decoder auf insgesamt 64 Halbleiterchips bei der Regenerierung eines dynamischen Speichers. Jeder Decoder enthält i sechs parallele FETs Tl - TN. Die Kapazität C jedes Decoders beträgt etwa 0,1 bis 0,3 pF. Bei der beschriebenen Betriebsweise werden Entladezeiten für die Kapazität C von etwa 10 Nanosekunden erreicht, ohne daß über die angeschlossene Treiberschaltung ein Strom gezogen werden müßte. Eine derartige Speicheransteuerung erlaubt den Zugriff zu einem 2000 Bit-FET-Speicher. Die Decoder DCl oder DCIa können ebensogut in einer Speicheransteuerungseinheit für einen 8000 Bit-FET-Speicher verwendet werden. Dabei wären dann 256 Decoder auf einem Speicherchip im normalen Betrieb und eine entsprechend größere Anzahl auf einer Vielzahl von Speichertyps während der Regenerierung mit einer Treiberschaltung verbunden.

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Zusammenfassend kann gesagt werden, daß ein erfindungsgemäßer Decoder und eine damit aufgebaute erfindungsgemäße Speicheransteuerung die eingangs gestellte Aufgabe löst. Insbesondere ist darauf hinzuweisen, daß die Umladung der Kapazität des Ausgangs-FETs der Decoder nicht Über die Treiberschaltung erfolgt, an die die Decoder parallel angeschlossen sind. Durch Verwendung der erfindungsgemäßen Decoder ist die Anzahl der Speicherelemente nicht mehr begrenzt, die auf einem Halbleiterchip integriert und über eine Speicheransteuerungseinheit angesteuert werden können.

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Claims

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PATENTANSPRÜCHE

Il Decoder mit über eine Eingangsstufe gesteuertem und im leitenden Zustand Treiberimpulse einer in Serie geschalteten Treiberschaltung übertragendem Ausgangs-FET, zwischen dessen Gate und einer seiner beiden Strombahn-Elektroden eine Kapazität liegt und der bei geladener Kapazität leitend und bei ungeladener Kapazität gesperrt ist, dadurch gekennzeichnet, daß ein steuerbarer, vom Ausgangs-FET (Ql) unabhängiger Entladestromkreis für die Kapazität (C) vorgesehen ist.
2. Decoder nach Anspruch 1, dadurch gekennzeichnet, daß der Entladestromkreis parallel zur Kapazität (C) und innerhalb der Eingangsstufe angeordnet ist.
3. Decoder nach Anspruch 2, dadurch gekennzeichnet, daß der Entladestromkreis aus einem FET (Q2) besteht, dessen Strombahn parallel zur Kapazität (C) angeordnet ist.
4. Decoder nach Anspruch 3, dadurch gekennzeichnet, daß die Steuerung des Entlade-FETs (Q2) über die die Eingangsstufe bildende Parallelschaltung mehrerer FETs (Tl - TN) erfolgt, die zwischen eine Spannungsquelle (V) und das Gate (90) des Entlade-FETs (Q2) eingefügt ist.
5. Decoder nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß zusätzlich ein Ladestromkreis für die Kapazität (C) vorgesehen ist.
6. Decoder nach Anspruch 5, dadurch gekennzeichnet, daß der Ladestromkreis aus einem in Serie zu einer Spannungsquelle und der Kapazität (C) geschalteten, an seinem Gate gesteuerten FET (QR) besteht.
7. Decoder nach den Ansprüchen 5 und 6, dadurch gekennzeichnet,

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für die Eingangsstufe und den Ladestromkreis eine geraeinsame Spannungsquelle (V) vorgesehen ist.
8. Decoder nach den Ansprüchen 3 bis 7, dadurch gekennzeichnet, daß ein zusätzlicher, am Gate gesteuerter Sperr-FET (Q4) seriell zwischen einem Bezugspotential, das nicht ausreicht, den Entlade-FET (Q2) leitend zu machen, und den einen gemeinsamen Strombahn-Elektroden der parallelgeschalteten FETs (Tl bis TN) der Eingangsstufe eingefügt ist.
9. Decoder nach Anspruch 8, dadurch gekennzeichnet, daß der Lade-FET (QR) und der Sperr-FET (Q4) gemeinsam steuerbar sind.
10. Decoder nach den Ansprüchen 3 bis 9, dadurch gekennzeichnet, daß ein zusätzlicher, steuerbarer Entlade-FET (Q3) zwischen der einen Strombahn-Elektrode (46) des Ausgangs-FETs (Ql) und einem Bezugspotential eingeschaltet ist, über den parasitäre Kapazitäten (Cl) des Ausgangs-FETs (Ql) entladbar sind.
11. Decoder nach Anspruch 10, dadurch gekennzeichnet, daß beide Entlade-FETs (Q2, Q3) gemeinsam steuerbar sind.
12. Decoder nach den Ansprüchen 8 bis 11, dadurch gekennzeichnet, daß ein FET (QG) in Serie zwischen den zusätzlichen Entlade-FET (Q3) und das Bezugspotential gelegt wird, wobei ein bei Fehlen eines Steuersignals am Gate des FETs (QG) an das Gate des zusätzlichen Entlade-FETs (Q3) angelegtes Multiplex-Signal nicht ausreichend ist, um den Entlade-FET (Q3) in den leitenden Zustand umzuschalten.
13. Anwendung der Decoder nach den Ansprüchen 1 bis 12 zur Speicheransteuerung, dadurch gekennzeichnet, daß der Ausgang einer gemeinsamen Treiberschaltung über die Strombahnen der Ausgängs-FETs einer Vielzahl von Decodern jeweils mit

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einer jedem Decoder zugeordneten Treiber leitung ver' ist.
14. Anwendung nach Anspruch 13, dadurch gekennzeichnet, daß die Treiberschaltung mindestens einen bipolaren Transistor (10) enthält, der mit der einen Strorabahn-Elektrode sämtlicher Ausgangs-FETs der Decoder verbunden ist.

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