DE2050474A1 - Zusammengesetzte Halbleiterscheibe mit gegeneinander isolierten Inselberei chen und Verfahren zur Herstellung derar tiger Halbleiterscheiben - Google Patents
Zusammengesetzte Halbleiterscheibe mit gegeneinander isolierten Inselberei chen und Verfahren zur Herstellung derar tiger HalbleiterscheibenInfo
- Publication number
- DE2050474A1 DE2050474A1 DE19702050474 DE2050474A DE2050474A1 DE 2050474 A1 DE2050474 A1 DE 2050474A1 DE 19702050474 DE19702050474 DE 19702050474 DE 2050474 A DE2050474 A DE 2050474A DE 2050474 A1 DE2050474 A1 DE 2050474A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- semiconductor wafer
- layers
- monocrystalline
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 49
- 239000002131 composite material Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 235000012431 wafers Nutrition 0.000 title description 24
- 239000000463 material Substances 0.000 claims description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 239000011810 insulating material Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 238000007373 indentation Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 244000309464 bull Species 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/051—Etching
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/085—Isolated-integrated
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/102—Mask alignment
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/122—Polycrystalline
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
Description
PATENTANWALT
DIPL-ING. LEO FLEUCHAUS 20 5 04 7 k
DIPL-ING. LEO FLEUCHAUS 20 5 04 7 k
8 MÖNCHEN 71, f k, OiHf,
Melchiorsfraße 42
Mein Zeichen: M136P-434
Motorola, Inc. 9401 West Grand Avenue
Franklin Park, Illinois Y.St.A.
Zusammengesetzte Halbleiterscheibe mit gegeneinander isolierten Inselbereichen
und Verfahren zur Herstellung derartiger Halbleiterscheiben
Die Erfindung betrifft eine zusammengesetzte Halbleiterscheibe, die gegeneinander isolierte Inselbereiche bekannter Dicke aufweist»
sowie ein Verfahren zur Herstellung derartiger Halbleiterscheiben.
Wenn eine Vielzahl aktiver und passiver Halbleiterelemente,
wie z.B. Transistoren, Dioden, Widerstände u.s.w. als Teil einer einstückigen monokristallinen Materialscheibe hergestellt
werden, ergeben sich Schwierigkeiten, die einzelnen Teile gegeneinander
entsprechend zu isolieren. Eine bekannte Art, diese Schwierigkeiten zu überwinden, besteht darin, dass auf der
Rückseite der Halbleiterscheibe eine isolierende Trägerschicht angebracht und die Halbleiterscheibe dann entsprechend dem gewünschten
Muster für die Inselbereiche aus dem monokristallinen
109817/U71
Material durchschnitten wird. Die beim Durchschneiden anfallenden Vertiefungen werden sodann mit einem isolierenden Material
aufgefüllt. Die mit Vertiefungen versehene zusammengesetzte Halbleiterscheibe wird sodann abgeschliffen und geläppt, um
eine flache Oberfläche zu schaffen, die die für hochqualitative
Halbleiterelemente geeignete Oberfläche besitzt, so dass durch weitere "Verfahrensschritte in den monokristallinen Inselbereichen
die Halbleiterelemente hergestellt werden können. Es ist wesentlich, dass die Dicke der Inselbereiche über einem bestimmten
minimalen Wert liegt, jedoch nicht dicker als derjenige Wert ist, der eine einwandfreie Funktion des Halbleiterelementes
beeinträchtigt. Ferner soll die Dicke der einzelnen Inselbereiche möglichst gleichförmig sein, damit Halbleiterelemente
gleich hoher Qualität hergestellt werden können. Diese Forderung ist verhältnismässig schwierig zu erfüllen, da wegen
der Unzugänglichkeit der Rückseite der Inselbereiche deren Dicke nicht zerstörungsfrei feststellbar ist. Ferner ist bei
einer zusammengesetzten Halbleiterscheibe keine gleichmässige
Dickenverteilung über die gesamte Abmessung zu erwarten, so dass auch notwendigerweise die Inselbereiche unterschiedliche
Dicke besitzen, obwohl die Halbleiterscheibe derart geschliffen ist, dass die beiden einander gegenüberliegenden Oberflächen
zueinander parallel eben verlaufen.
Der Erfindung liegt die Aufgabe zugrunde, eine zusammengesetzte
Halbleiterscheibe zu schaffen, die gegeneinander isolierte Inselbereiche aufweist, deren Dicke einwandfrei feststellbar
ist.
Diese Aufgabe wird erfindungsgemäss dadurch gelöst, dass die eine Seite einer Trägerschicht mit vorspringenden Bereichen
versehen ist, zwischen denen sich Vertiefungen ausbilden, dass eine Vielzahl von dünnen Schichten verschiedenen Materials über
der mit den Vertiefungen versehenen Oberfläche der Trägerschicht angeordnet ist, dass zumindest zwei nebeneinander liegende
109817/ U71
- 2 - Schichten
■«■■: ■■■;.*!, ,τ·;-:· :Π
Schichten dieses Materials aus einem isolierenden Material
"bestehen, und dass in den Vertiefungen Inselbereiche aus einem
monokristallinen Halbleitermaterial angeordnet sind.
Das Verfahren zur Herstellung einer zusammengesetzten Halbleiterscheibe
besteht erfindungsgemäss darin, dass die eine Seite einer einstückigen Scheibe a us einem ersten Material mit Taschen
versehen wird, dass auf der mit den Taschen versehenen Oberflächen
zumindest eine erste und eine zweite Schicht unterschiedlichen und isolierenden Materials aufgebracht wird, dass
auf den isolierenden Materialschichten eine Trägerschicht ausgebildet wird, deren Material sich von dem isolierenden Material
unterscheidet, und dass eine im wesentlichen gleichmässig f
dicke Materialschicht von den nicht mit Taschen versehenen Seiten der zusammengesetzten Halbleiterscheibe abgetragen wird,
um zumindest eine der ersten und zweiten Schicht offenzulegen.
Weitere Merkmale und Ausgestaltungen der Erfindung sind Gegenstand
von Unteransprüchen.
Eine nach den Merkmalen der Erfindung hergestellte zusammengesetzte
Halbleiterscheibe mit gegeneinander isolierten Insel·-
bereichen bietet den Vorteil, dass die Dicke der in eine Vielzahl von isolierenden Schichten eingebetteten Inselbereiche dadurch
leicht feststellbar ist, dass beim Abschleifen des für g
die Herstellung der Inselbereiche verwendeten einstückigen Materials auch Teile der isolierenden Schichten abgeschliffen
werden, so dass In der Oberfläche der zusammengesetzten Halbleiterscheibe
Schnittkanten dieser isolierenden Schichten enden, die aufgrund ihrer bekannten Dicke durch Abzählen der
Schnittkanten eine einfache Ermittlung der Dicke der Inselbereiche möglich machen. Da die Dicke der isolierenden Schichten
bzw. der gegebenenfalls dazwischen angeordneten leitenden Schichten auch In den unter den Inselbereichen liegenden, nicht
zugänglichen Teilen weitgehendst gleichförmig ist, kann die
109817/U71
- 3 - Dicke
fr. KJ
Dicke der Inselbereiche mit sehr grosser Genauigkeit angegeben werden. Die Genauigkeit der Dickenangabe kann dadurch verbessert
werden, dass mögliclffcviele, jedoch sehr dünne Schichten
möglichst gleicher Dicke zwischen der Trägerschicht und der einstückigen Halbleiterschicht ausgebildet werden. Damit lässt
sich durch einfaches Abzählen der angeschliffenen isolierenden und gegebenenfalls dazwischenliegenden leitenden Schichten die
Dicke der Inselbereiche mit einfachen Mitteln genau feststellen.
Weitere Merkmale und Vorteile der Erfindung gehen aus der nachfolgenden Beschreibung eines Ausführungsbeispiels in Verbindung
mit den Ansprüchen und der Zeichnung hervor. Es zeigen:
Fig. IA bis IE Schritte bei der Herstellung einer Halbleiteranordnung
gemäss der Erfindung, bei der die Dicke '
einer isolierten Halbleiterfläche am Halbleiteraufbau
optisch erkennbar und zwischen den inseiförmigen Halbleiterflächen
die Isolation verbessert und die Kapazität verringert ist|
Fig. 2 einen fertiggestellten Halbleiteraufbau auf einer
Halbleiterscheibe gemäss der Erfindung.
In eine in Fig. IA dargestellte Halbleiterscheibe IO aus einem
monokristallinen Halbleitermaterial wie Silicium oder Germanium werden gemäss Fig. IB auf der einen Oberfläche Taschen 12
und 16 angebracht. Obwohl in der Darstellung die Taschen in paralleler Anordnung nebeneinander und sich senkrecht in die
Halbleiterscheibe erstreckend dargestellt sind, können diese in Jeder beliebigen Form ausgebildet sein, um Inselbereiche 18
gemäss Fig. IB aus dem Halbleitermaterial zu bilden. Die ge-rsamte
mit den Taschen versehene Oberfläche der Halbleiterscheibe 10 wird mit einer Vielzahl dünner Schichten überzogen, die so- ·
wohl die Inselbereiche als auch die Taschen gleichmässig
109817/147 1
- 4 - bedecken
Q B I Bull! S "'!'"I !« 1I -!'S:
--■■'■ ■
bedecken. Die erste Schicht 22, die -unmittelbar auf der Halbleiterscheibe
10 liegt, kann aus Siliciumdioxyd bestehen. Die darauf liegende zweite Schicht 24 besteht aus einem sich von
dem Siliciumdioxyd unterscheidenden Material, z.B. einem polykristallinen Silicium. Die dritte Schicht 26 kann wiederum aus.
Siliciumdioxyd bestehen,sowie auch die vierte Schicht 28 wiederum aus einem polykristallinen Silicium aufgebaut sein kann.
Als fünfte Schicht 30 kann eine Siliciumdioxydschicht Verwendung finden. Obwohl die Darstellung nur fünf verschiedene
Schichten zeigt, ist es offensichtlich, dass eine beliebig andere Anzahl von Schichten Verwendung finden kann, wobei jede
dieser Schichten nur wenige /u äck ist. ä
In Fig. ID ist der Halbleiteraufbau mit einer Trägerschicht
versehen, die aus einem polykristallinen Silicium bestehen kann und alle Taschen ausfüllt, die nach dem Aufbringen der
verschiedenen Schichten 22 bis 30 übrigbleiben. Die Trägerschicht überzieht den gesamten Halbleiteraufbau, wodurch eine
flache Oberfläche 34 geschaffen wird. Bei der derart aufgebauten
zusammengesetzten Halbleiterscheibe 36 gemäss Fig. ID
ragen Teile der Trägerschicht 32 in die Taschen, die nach dem Aufbringen der verschiedenen Schichten 22 bis 30 noch vorhanden
sind. Auf diese Weise entstehen in der Trägerschicht 32
Vertiefungen, in welche Teile der polykristallinen Halbleiterschicht
10 hineinragen. Die zusammengesetzte Halbleiterscheibe |
36 ist in der Darstellung gemäss Fig. ID gegenüber der vorausgehenden
Darstellungen umgedreht.
Die Darstellung gemäss Pig. IE unterscheidet sich von der Darstellung
gemäss Fig. ID dadurch, dass die monokristalline Halbleiterscheibe
10 abgeschliffen ist, um eine flache Oberflächen ebene zu schaffen, die durch die Spitzenbereiche der dritten
Schicht 26 verläuft. Dadurch werden Inselbereiche 38 aus einem monokristallinen Material in der Vertiefung der Trägerschicht
32 und der verschiedenen Schichten 22 bis 30 geschaffen, die
109.817/U71
- 5— gegenüber
ι KL36P-434
gegenüber den anderen gleichartigen InselbereiGhen aus einem
monokristallinen Material isoliert sind. Die Kapazität zwischen den einzelnen Inselbereichen wird aufgrund der Dicke der isolierenden Schichten 22, 26 und 28 wesentlich gegenüber derjenigen
Kapazität verringert, die sich zwischen zwei Teilen eines monokristallinen Materials ausbildet, die in bekannter Weise
nur durch einen PN-Übergang voneinander getrennt sind. Wenn
die Schichten 24- und 28 leitend sind, bilden die Schichten 22, 26 und 30 drei in Serie geschaltete Kondensatoren., wobei die
Kapazität zwischen den Inselbereichen gleich dem reziproken Wert der Summe der reziproken Kapazitäten der einzelnen Kondensatoren ist und damit wesentlich kleiner wird.
In der Darstellung gemäss Fig. 2 wurden die Inselbereiche bezüglich
ihrer Dicke durch Schleifen oder Läppen weiter verkleinert,
bis die Kanten der Schichten 22, 24-, 26 und 28 und
ferner die höchstgelegenen Spitzen der Schicht 30 sichtbar
sind.
Die Dicke der Inselbereiche 38 ist somit weitgehendst die ,
gleiche, da dieselbe Anzahl von Linien zwischen. ü.&a. einzelnen
Inselbereichen sichtbar wird« Von der Kenntnis der Dicke der einzelnen Schichten kann somit auf die Dicke der Inselbereiche,
z.B. des Inselbereiches 38, geschlossen werden.
Gemäss S1Ig. 2 ist in dem Inselbereich eine Basiszone 42 und
eine Emitterzone 44 ausgebildet, wobei der Rest des Inselbereiches
die Kollektorzone bildet. Dieser einen Bransistor darstellende
Aufbau wird in herkömmlicher Weise gebildet, wobei die einzelnen Zonen mit elektrischen Anschlüssen versehen werden.
Auf diese Weise lassen sich in den einzelnen Inselbereichen aktive oder passive Halbleiterelemente ausbilden, die eine
genau bekannte Dicke aufweisen und gegeneinander aufgrund des
mehrschichtigen Isolationeaufbaus bei einer wesentlich kleineren Kapazität zwischen den einzelnen Inselbereichen erheblich
besser isoliert sind.
. 109 8.1 7/U7 1
- 6 - ' Patentansprüc he
Claims (1)
- Patentansprüche1.) Verfahren zur Herstellung einer zusammengesetzten Halbleiterscheibe, die gegeneinander isolierte Inselbereiche bekannter Dicke aufweist, dadurch gekennzeichnet, dass die eine Seite einer einstückigen Scheibe aus einem ersten Material mit Taschen versehen wird, dass auf der mit den Taschen versehenen Oberflächen zumindest eine erste und eine zweite Schicht unterschiedlichen und isolierenden Materials aufgebracht wird, dass auf den isolierenden Materialschichten eine Trägerschicht ausgebildet wird, deren Material sich von dem isolierenden Material unterscheidet, und dass eine im wesentlichen gleichmässig dicke Materialschicht von den nicht mit Taschen versehenen Seiten der zusammengesetzten Halbleiterscheibe abgetragen wird, um zumindest eine der ersten und zweiten Schicht offenzulegen.2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Material der einstückigen, mit Taschen versehenen Schicht ein monokristallines Silicium ist.3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Material der einstückigen, mit Taschen versehenen Schicht ein monokristallines Germanium ist.4. Verfahren nach. Anspruch 1 und 2, dadurch gekennzeichnet, dass eine der ersten und zweiten isolierenden Schichten aus Siliciumdioxyd besteht.109817/U71^ 5· Verfahren nach. Anspruch I1 dadurch, gekennzeich-^1 net, dass die einstückige Schicht so weit abgetragen* wird,, dass dabei auch zumindest eine der isolierendenSchichten teilweiseentfernt wird und die verbleibenden Teile dieser Schicht mit Schnittkanten in der Oberfläche * der zusammengesetzten Halbleiterscheibe derart enden, dass die Dicke der Inselbereiehe angezeigt wird.6. Zusammengesetzter Halbleiteraufbau mit inselbereichen, dadurch gekennzeichnet, dass die eine Seite einer Trägerschicht mit vorspringenden Bereichen versehen; ist, zwischen denen sich Vertiefungen ausbilden, dass eine Vielzahl von dünnen Schichten verschiedenen Materials über der mit den Vertiefungen versehenen Oberfläche der Träger-^ _ schicht angeordnet ist, dass zumindest zwei nebeneinander liegende Schichten dieses Materials aus einem isolierenden• Material bestehen, und dass in den ,Vertiefungen Inselbereiehe aus einem monokristallinen Halbleitermaterial angeordnet sind.7- Zusammengesetzte Halbleiterscheibe nach Anspruch 6, dadurch gekennzeichnet, dass das monokristalline Material Silicium ist.8. Zusammengesetzte Halbleiterscheibe nach Anspruch 6, dadurch gekennzeichnet, dass das monokristalline Material Germanium ist.10981 7/ U7 1
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US86719369A | 1969-10-17 | 1969-10-17 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE2050474A1 true DE2050474A1 (de) | 1971-04-22 |
Family
ID=25349304
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19702050474 Pending DE2050474A1 (de) | 1969-10-17 | 1970-10-14 | Zusammengesetzte Halbleiterscheibe mit gegeneinander isolierten Inselberei chen und Verfahren zur Herstellung derar tiger Halbleiterscheiben |
Country Status (3)
Country | Link |
---|---|
US (1) | US3624463A (de) |
DE (1) | DE2050474A1 (de) |
NL (1) | NL7015295A (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2458680A1 (de) * | 1973-12-14 | 1975-06-26 | Hitachi Ltd | Verfahren zur herstellung von dielektrisch isolierten substraten fuer monolithische integrierte halbleiterschaltkreise |
DE2555155A1 (de) * | 1974-12-11 | 1976-06-16 | Hitachi Ltd | Dielektrisch isolierte unterlage fuer integrierte halbleiterschaltungen und verfahren zu ihrer herstellung |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5120267B2 (de) * | 1972-05-13 | 1976-06-23 | ||
JPS5222516B2 (de) * | 1973-02-07 | 1977-06-17 | ||
US3990102A (en) * | 1974-06-28 | 1976-11-02 | Hitachi, Ltd. | Semiconductor integrated circuits and method of manufacturing the same |
US4173674A (en) * | 1975-05-12 | 1979-11-06 | Hitachi, Ltd. | Dielectric insulator separated substrate for semiconductor integrated circuits |
US4338620A (en) * | 1978-08-31 | 1982-07-06 | Fujitsu Limited | Semiconductor devices having improved alignment marks |
JPS55138229A (en) * | 1979-04-13 | 1980-10-28 | Hitachi Ltd | Manufacture of dielectric material for insulation- separation substrate |
US4609413A (en) * | 1983-11-18 | 1986-09-02 | Motorola, Inc. | Method for manufacturing and epitaxially isolated semiconductor utilizing etch and refill technique |
JPS63308386A (ja) * | 1987-01-30 | 1988-12-15 | Sony Corp | 半導体装置とその製造方法 |
US5416354A (en) * | 1989-01-06 | 1995-05-16 | Unitrode Corporation | Inverted epitaxial process semiconductor devices |
US5145795A (en) * | 1990-06-25 | 1992-09-08 | Motorola, Inc. | Semiconductor device and method therefore |
DE10246949B4 (de) * | 2002-10-08 | 2012-06-28 | X-Fab Semiconductor Foundries Ag | Verbesserte Trench-Isolation und Herstellungsverfahren |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3312879A (en) * | 1964-07-29 | 1967-04-04 | North American Aviation Inc | Semiconductor structure including opposite conductivity segments |
US3332137A (en) * | 1964-09-28 | 1967-07-25 | Rca Corp | Method of isolating chips of a wafer of semiconductor material |
US3381182A (en) * | 1964-10-19 | 1968-04-30 | Philco Ford Corp | Microcircuits having buried conductive layers |
US3385729A (en) * | 1964-10-26 | 1968-05-28 | North American Rockwell | Composite dual dielectric for isolation in integrated circuits and method of making |
US3412296A (en) * | 1965-10-19 | 1968-11-19 | Sprague Electric Co | Monolithic structure with threeregion or field effect complementary transistors |
-
1969
- 1969-10-17 US US867193A patent/US3624463A/en not_active Expired - Lifetime
-
1970
- 1970-10-14 DE DE19702050474 patent/DE2050474A1/de active Pending
- 1970-10-19 NL NL7015295A patent/NL7015295A/xx unknown
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2458680A1 (de) * | 1973-12-14 | 1975-06-26 | Hitachi Ltd | Verfahren zur herstellung von dielektrisch isolierten substraten fuer monolithische integrierte halbleiterschaltkreise |
DE2555155A1 (de) * | 1974-12-11 | 1976-06-16 | Hitachi Ltd | Dielektrisch isolierte unterlage fuer integrierte halbleiterschaltungen und verfahren zu ihrer herstellung |
Also Published As
Publication number | Publication date |
---|---|
NL7015295A (de) | 1971-04-20 |
US3624463A (en) | 1971-11-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE1298630C2 (de) | Integrierte schaltungsanordnung | |
DE2050474A1 (de) | Zusammengesetzte Halbleiterscheibe mit gegeneinander isolierten Inselberei chen und Verfahren zur Herstellung derar tiger Halbleiterscheiben | |
DE2630571B2 (de) | Ein-Transistor-Speicherzelle mit in V-MOS-Technik | |
DE69225761T2 (de) | Präzisionswiderstand und Verfahren zur Herstellung | |
DE1808928C2 (de) | Halbleiterbauelement mit polykristallinen Bereichen und Verfahren zum Herstellen | |
DE2238450B2 (de) | Verfahren zur herstellung einer integrierten halbleiteranordnung | |
DE2115455B2 (de) | Verfahren zum Herstellen individueller Halbleiterbauelemente unterschiedlicher elektrischer Leitfähigkeitscharakteristiken auf einem isolierenden Substrat | |
DE1764712A1 (de) | Widerstandskoerper fuer eine integrierte Schaltung | |
DE2001564A1 (de) | Verfahren und Vorrichtung zur Bestimmung der Laepptiefe einer dielektrisch isolierten integrierten Schaltung | |
DE1564790C3 (de) | Spannungsabhängiger Halbleiterkondensator | |
DE1514932C3 (de) | Halbleiterbauelement mit Feldeffekt | |
DE2147447A1 (de) | Halbleiteranordnung | |
DE1439737A1 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE2703871A1 (de) | Halbleiterspeicher | |
DE2914636A1 (de) | Halbleiterbauelement und verfahren zur herstellung | |
DE2142391C2 (de) | Verfahren zum Herstellen einer Halbleiteranordnung | |
DE3542939C2 (de) | Verfahren zur Herstellung eines Speicherbauelements | |
DE7037985U (de) | Zusammengesetzte Halbleiterscheibe mit gegeneinander isolierten Inselbereichen | |
DE1090330B (de) | Halbleiteranordnung mit einem Halbleiterkoerper mit zwei Zonen entgegengesetzten Leitfaehigkeitstyps und je einer Elektrode an den beiden Zonen | |
DE2325351A1 (de) | Verfahren zur herstellung von gleichrichtern mit hoher durchbruchsspannung | |
DE2737503A1 (de) | Feldeffekttransistor mit interdigitalstruktur und verfahren zu seiner herstellung | |
DE2909820A1 (de) | Halbleiterspeicher mit eintransistorzellen in v-mos-technologie | |
DE2133980C3 (de) | Verfahren zur Herstellung einer integrierten Halbleiterschaltung | |
DE3533005A1 (de) | Halbleiter-vorrichtung mit vergrabenem widerstand | |
DE1764552C3 (de) | Verfahren zum Herstellen einer Halbleiteranordnung mit einer Zenerdiode |