DE202007019694U1 - Code-Multiplexiersystem - Google Patents

Abstract

Kodier- und Multiplexierxsystem, aufweisend ein Segmentierungsmodul für einen physischen Kanal, dadurch gekennzeichnet, dass das Kodier- und Multiplexiersystem weiterhin aufweist: ein Verschachtelungsmodul, das konfiguriert ist zum, in einem Fall von 64QAM, Teilen einer von dem Segmentierungsmodul für einen physischen Kanal ausgegebenen Bitfolge in drei Folgen, und zum Verschachteln jeder der drei Folgen jeweils durch einen 32 Reihen × 30 Spalten-Verschachteler; und dadurch, dass das System weiterhin derart konfiguriert ist, dass die Bitfolge aufweist: up,k, up,k+1, up,k+2, up,k+3, up,k+4 und up,k+5 , und p eine Folgennummer des physischen Kanals ist; und das System weiterhin so konfiguriert ist, dass up,k und up,k+1 durch einen ersten Verschachteler verschachtelt werden, up,k+2 und up,k+3 durch einen zweiten Verschachteler verschachtelt werden, und up,k+4 und up,k+5 durch einen dritten Verschachteler verschachtelt werden.

Description

• Gebiet der Erfindung
• Die vorliegende Erfindung bezieht sich auf das Gebiet der Funkkommunikation, und insbesondere auf die Technologie des Kodierens und Multiplexierens in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal.
• Hintergrund der Erfindung
• Als eine verbesserte Abwärtsstrecken-Funkübertragungstechnologie hat Highspeed-Downlink-Packet-Access (HSDPA) deutliche Vorteile durch hohe spektrale Effizienz, hohe Abwärtsstrecken-Übertragungsgeschwindigkeit und kurze Übertragungsverzögerung, ist in der Lage, Paketdatenverkehr effektiv zu stützen, da die Technologie einige Schlüsseltechnologien wie Verbindungsadaptionstechnologie auf der Grundlage der adaptiven Modulation und Kodierung verwendet, Hybrid Automatic Repeat Request (HARQ) auf der Grundlage der Wiederübertragung der physischen Schicht und weiches Kombinieren, schnelle Mehrbenutzer-Paketablaufsteuerung, kurze 2-ms-Frames.
• Enhanced Dedicated Channel (E-DCH), auch als High Speed Uplink Packet Access (HSUPA) bezeichnet, hat Vorteile durch hohe spektrale Effizienz, hohe Aufwärtsstrecken-Übertragungsgeschwindigkeit und kurze Übertragungsverzögerung, und stützt hierdurch Paketdaten-Verkehrsanwendungen wie Echtzeitspiele, Hochladen von Dateien, Breitband-Multimedia usw. aufgrund der Verwendung einiger Schlüsseltechnologien, beispielsweise schnelle Aufwärtsstrecken-Paketablaufsteuerung auf der Grundlage von Knotenbasisstation (Knoten B), schneller HARQ und kurzem 2-ms-Frame.
• Die HSDPA/HSUPA-Technologie auf der Grundlage von Code Division Multiple Access (CDMA) hatte es immer schwerer, den sich zunehmend entwickelnden Anforderungen an breitere Übertragungsbandbreite (zum Beispiel 20 MHz) und höhere Übertragungsgeschwindigkeit (beispielsweise 100–200 Mbps) der Mobilkommunikation aufgrund der Beschränkung der inhärenten Mehrpfad-Interferenz in dem CDMA-System zu genügen. Gleichzeitig wird die Orthogonal Frequency Division Multiplexing(OFDM)-Technologie allmählich eine Hauptmaßnahme des Mehrfachzugriffs, die von dem zukünftigen Funkkommunikationssystem verwendet wird, da sie im Vergleich mit CDMA eine bessere Anti-Mehrpfadfähigkeit und einen relativ einfachen Empfänger hat und sie leichter mit der Mehrantennentechnologie zu kombinieren ist.
• Figur zeigt die HS-DSCH-Kodierung und -Multiplexierung. Das 2 m Transmission Timing Interval (TTI) des High Speed Downlink Shared Channel (HS-DSCH) trägt höchstens einen Datenblock, und jeder HS-DSCH-Datenblock zum Eingeben einer Kodier- und Multiplexierkette wird nach dem Kodieren und Multiplexieren in einen 3-Schlitz HS-DSCH-Subframe umgesetzt. Der HS-DSCH Kodier- und Multiplexiervorgang enthält hauptsächlich die folgenden Schritte: Hinzufügen von Informationen über zyklische Redundanzprüfung (CRC) im Transportblock, Bit-Verwürfelung, Kodierblock-Segmentierung, Kanalkodierung, HARQ, Segmentierung eines physischen Kanals, Verschachtelung, 16 Quadrature Amplitude Modulation(QAM)-Konstellationsneuordnung und Umsetzen eines physischen Kanals. Diese Schritte werden nachfolgend nacheinander beschrieben.
• Hinzufügung von CRC-Informationen:
• Die CRC führt eine Fehlerprüfung für den Transportblock in dem gegenwärtigen TTI-Frame des Übertragungskanals durch. Die HS-DSCH-Prüfung hat eine Länge von 24 Bits. CRC-Berechnungen werden für den Transportblock Bit für Bit durchgeführt, und CRC-Prüfbits werden gemäß dem zyklischen Erzeugungspolynom gCRC24(D) = D24 + D23 + D6 + D5 + D + 1.
• Bit-Verwürfelung:
• Es wird angenommen, dass die in das Bitverwürfelungsmodul eingegebenen Eingangsbits b_im,1, b_im,2, b_im,3, ..., b_im,B sind, wobei B die Anzahl von in das Bitverwürfelungsmodul eingegebenen Bits ist, und die verwürfelten Bits werden dargestellt als d_im,1, d_im,2, d_im,3, ..., d_im,B. Dann wird die Bitverwürfelung als die folgende Beziehung definiert: d_im,k = (b_im,k + y_k)mod2, k = 1, 2, ..., B worin y_k wie folgt berechnet wird:

  
• Kodierblock-Segmentierung:
• Das Kodierblock-Segmentierungsverfahren für den HS-DSCH ist dasselbe wie das für die anderen Übertragungskanäle, aber hat die folgende Beschränkung: Die maximale Anzahl der Kodierblocks i = 1, das Eingangsmodul des Kodierblock-Segmentierungsmoduls d_im1, d_im2, d_im3, ... d_imB ist direkt in x_i1, x_i2, x_i3, ... x_iXi umgesetzt, und X1 = B, wobei x nur das interne Modul der Kodier- und Multiplexierkette darstellt.
• Kanalkodierung:
• Das Kanalkodierungsverfahren für den HS-DSCH ist dasselbe wie das für die anderen Übertragungskanäle, aber hat die folgenden Beschränkungen: Die maximale Anzahl der Transportblöcke i = 1 und 1/3-Raten-Turbocode wird verwendet.
• HARQ des HS-DSCH
• Die HARQ bewirkt, dass die Anzahl von von dem Kanalkodiermodul ausgegebenen Bits gleich der Gesamtzahl von Bits ist, die durch den physischen Kanal zu dem HS-DSCH verteilt ist, wobei die Funktion hiervon ähnlich dem Ratenanpassungsmodul in der Kodier- und Multiplexierkette der anderen Übertragungskanäle ist. Redundanzversion (VR) steuert die Operationen der HARQ. Die Anzahl von Ausgangsbits des HARQ-Moduls wird durch die Anzahl von Eingangsbits, die Anzahl von Ausgangsbits und RV-Parameter bestimmt.
• Wie in 2 gezeigt ist, ist die HARQ zusammengesetzt aus zwei Pegeln der Ratenanpassung und einem Puffer. Das erste Ratenanpassungs-Submodul passt die Eingabe an die Anzahl von Bits des virtuellen IR-Puffers an, und Parameter dieses Ratenanpassungs-Submoduls sind durch die obere Schicht gegeben. Die erste Ratenanpassung ist transparent, wenn die Anzahl von Eingangsbits nicht die Kapazität des virtuellen IR-Puffers überschreitet. Die zweite Ratenanpassungseinheit passt die Anzahl von HS-DSCH TTI-Bits, die von der ersten Ratenanpassung ausgegeben wurden, an die Anzahl von HS-PDSCH-Bits in einem Frame eines physischen Kanals an.
• Das HARQ-Bit-Separationsmodul hat die Funktion des Separieren einer System-Bitfolge, einer ersten Prüf-Bitfolge und einer zweiten Prüf-Bitfolge von der Eingangs-Bitfolge.
• Die Funktion des ersten Ratenanpassungsmoduls der HARQ ist wie folgt: Die obere Schicht konfiguriert die maximale Anzahl von weichen Bits N_IR des virtuellen IR-Puffers für jede HARQ-Verarbeitung, und die Anzahl von Eingangs-Bits des ersten Ratenanpassungsmoduls ist N^TTI. Wenn N_IR größer als oder gleich N^TTI ist, das heißt, alle Kodierinformations-Bits des TTI-Frames gespeichert werden können, ist das erste Ratenanpassungs-Submodul transparent.
• Wenn N kleiner als N^TTI ist, wird eine Lochung implementiert, ΔN TTI / il = N_IR – N^TTI .
• Die Funktion des zweiten Ratenanpassungs-Submoduls der HARQ ist wie folgt: RV-Parameter s und r steuern Parameter des zweiten Ratenanpassungsalgorithmus. Der Wert des Parameters s ist 0 oder 1, was einem Prioritäts-Bit (s = 1) bzw. einem Nichtprioritäts-Bit (s = 0) entspricht. Der Parameter r (der im Bereich von 0 bis r_max liegt) steuert den anfänglichen Fehlerparameter e_ini, wenn die Lochung implementiert wird. In dem Fall von Bit-Wiederholung können beide Parameter r und s den anfänglichen Fehlerparameter e_ini steuern. Die Berechnungen der Parameter X, e_plus und e_minus sind in Tabelle 2 gezeigt. Die Anzahl von System-Bits der zweiten Ratenanpassung ist N_sys. Das erste Prüf-Bit ist N_p1, das zweite Prüf-Bit ist N_p2, die Anzahl von physischen Kanälen, die CCTrCH tragen, ist P, und die Anzahl von CCTrCH-Daten-Bits in dem Frame des physischen Kanals ist N_data, und N_data = P × 3 × N_data1. Tabelle 2 Der zweite Ratenanpassungs-Parameter s von HARQ

  	Xi	eplus	eminus
  Systemsequenz RM S	Nsys	Nsys	|Nsys – Nt,sys|
  Erste Prüfsequenz RM P1_2	Np1	2·Np1	2·|Np1 – Nt,p1|
  Zweite Prüfsequenz RM P2_2	Np2	Np2	|Np2 – Nt,p2|

• Wenn N_data <= N_sys + N_p1 + N_p2, implementiert das zweite Ratenanpassungs-Submodul eine Lochungsoperation. Die Anzahl von übertragenen Prioritätssystem-Bits ist N_t,sys = min(N_Nsys, N_data), und die Anzahl von übertragenen Nichtprioritäts-System-Bits ist N_t,sys = max{N_data – (N_p1 + N_p2), 0}.
• Wenn N_data > N_sys + N_p1 + N_p2, implementiert das zweite Ratenanpassungs-Submodul eine Wiederholungsoperation. Die Anzahl von übertragenen System-Bits nach der Bit-Wiederholung ist

  

  und die jeweilige Anzahl von übertragenen Bits der beiden Prüf-Bitfolgen ist

  
• Im Fall des Lochungsmodus, das heißt N_data < N_sys + N_p1 + N_p2, wird der Ratenanpassungsparameter e_ini jeder Bitfolge durch die RV-Parameter r und s bestimmt. e_ini(r) = {(X_i – ⌊r·e_plus/r_max⌋ – 1)mode_plus} + 1
• Im Fall des Wiederholungsmodus, das heißt N_data > N_sys + N_p1 + N_p2, ist der Ratenanpassungsparameter e_ini jeder Bitfolge: e_ini(r) = {(X_i – ⌊(s + 2·r)·e_plus/(2·r_max)⌋ – 1)mode_plus} + 1
• Hierin ist r ∊ {0, 1, ... r_max – 1}, r_max ist die Gesamtzahl der Redundanz, die durch Ändern von r erhalten wird. Es ist festzustellen, dass der Wert von r_max durch das Modulationsverfahren bestimmt wird. 16QAM r_max = 2; QPSK r_max = 4.
• HARQ Bit-Kombination: Die HARQ-Bit-Kombination wird durch einen N_row × N_col Verschachteler durchgeführt. In dem Fall von 16QAM, N_row = 4, und in dem Fall von QPSK, N_row = 2. N_col = N_data/N_row. Die Daten werden spaltenweise geschrieben und ausgelesen. N_t,sys ist die Anzahl von übertragenen System-Bitdaten. Die Zwischenparameter von N_r bzw. N_c sind:

  
• Wenn N_c = 0, werden die System-Bits in Reihen 1 ... N_r geschrieben. Andernfalls werden die System-Bits in Reihen 1 ... N_r+1 der ersten N_c-Spalten geschrieben; wenn N_r > 0, werden die System-Bits auch in Reihen 1 ... N_r der verbleibenden N_col-N_c-Spalten geschrieben, und erste Prüf-Bits und zweite Prüf-Bits werden abwechselnd in Reihen des verbleibenden Raums spaltenweise geschrieben. Das erste Bit, das in die Spalte geschrieben wird, ist das Bit mit dem minimalen Index unter zweiten Paritäts-Prüfbits.
• In dem Fall es 16QAM-Modus, wird die Reihenfolge von aus jeder Spalte ausgelesenen Bits wie folgt angeordnet: Die erste Reihe, die zweite Reihe, die dritte Reihe und die vierte Reihe. In dem Fall des QPSK-Modus wird die Reihenfolge von aus jeder Spalte ausgelesenen Bits wie folgt angeordnet: Die erste Reihe und die zweite Reihe..
• Segmentierung des physischen Kanals HS-DSCH:
• Wenn die Anzahl von verwendeten HS-PDSCH-Kanälen gleich P ist (P > 1), verteilt das Segmentierungsmodul für physische Kanäle Bits auf mehrere physische Kanäle. Die in die Verteilungseinheit für physische Kanäle eingegebenen Bits werden als w₁, w₂, w₃, ..., w_R dargestellt, und der Index R stellt die Anzahl von in das Segmentierungsmodul für physische Kanäle eingegebenen Bits dar. Die von dem Segmentierungsmodul für physische Kanäle ausgegebene Folge ist u_p1, u_p2, u_p3, ..., u_pU, wobei p die Folgennummer des physischen Kanals ist und u die Anzahl von Bits in dem HS-PDSCH-Subframe ist, das heißt, u = R/p. Die Beziehung zwischen w_k und u_pk ist:
• Wie auch immer der Modus ist, die Anzahl von Bits, die in jeden Frame gefüllt sind, ist erforderlich, um u zu erreichen. Die Bits des ersten physischen Kanals nach der Verteilung der physischen Kanäle sind: u_1,k = w_k k = 1, 2, ..., U
• Die Bits des zweiten physischen Kanals nach der Verteilung der physischen Kanäle sind: u_2,k = w_k+U k = 1, 2, ..., U
• Die Bits des P-ten physischen Kanals nach der Verteilung der physischen Kanäle sind: U_P,k = w_k+(P-1)×U k = 1, 2, ..., U
• HS-DSCH-Verschachtelung:
• 3 zeigt den HS-DSCH-Verschachteler mit unabhängigem Verschachtelungsprozess in jedem physischen Kanal. Die in dem Blockverschachteler eingegebene Bitfolge ist u_p,1, u_p,2, u_p,3, ..., u_p,U; für QPSK-Modulation ist U = 960, und für 16QAM-Modulation ist U = 1920. The Verschachteler für die QPSK-Modulation ist derselbe wie der zweite Verschachteler des anderen physischen Kanals, dessen Größe R2 × C2 = 32 × 30 beträgt.
• In dem Fall der 16QAM-Modulation werden zwei Verschachteler mit derselben Größe (R2 × C2 = 32 × 30) verwendet, und die von dem Segmentierungsmodul für physische Kanäle ausgegebene Bitfolge wird in drei Folgen geteilt, wobei u u_p,k und u_p,k+1 zum Verschachteler 1 übertragen werden und U_p,k+2 und u_p,k+3 zum Verschachteler 2 übertragen werden.
• 16QAM-Konstellationsneuordung
• Für dies 16QAM-Modulation muss die Bitfolge durch ein 16QAM-Konstellationsneuordnungsmodul verarbeitet werden, während bei der QPSK-Modulation die Bitfolge die Verarbeitung durch dieses Modul nicht benötigt.
• Einige Funktechnologien, die eine hohe spektrale Effizienz wie MIMO (Mehrfach-Eingang-Mehrfach-Ausgang) und eine Modulation hoher Ordnung (64QAM oder höher) stützen, sollten zur Verbesserung der spektralen Effizienz und der Spitzenrate bei einer 5 MHz-Bandbreite verwenden.
• Jedoch wird die Wirkung von 64QAM für die bestehende HS-DSCH-Kodierungs- und Multiplexierungslösung nicht in Betracht gezogen. Die bestehende Lösung kann den Anforderungen von 64QAM nicht genügen, und 64QAM kann auf der Grundlage der bestehenden Lösung nicht direkt verwendet werden.
• Zusammenfassung der Erfindung
• Ein Ausführungsbeispiel der vorliegenden Erfindung sieht ein Verfahren und ein System zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, durch die 64QAM auf der Grundlage der Technologie des Kodieren und Multiplexierens in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal verwendet werden kann, wodurch das Übertragungsvermögen des Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanals verbessert wird.
• Ein Ausführungsbeispiel der vorliegenden Erfindung sieht ein Verfahren zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend das Schreiben der zu kombinierenden Daten in einen Speicherraum, der als 6 Reihen angeordnet ist, und dann das Auslesen der Daten aus dem Speicherraum, wenn ein 64 Quadrature Amplitude Modulation(QAM)-Hybrid Automatic Repeat Request(HARQ)-Bit-Kombination implementiert wird.
• Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein Verfahren zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend das Durchführen jeder HARQ-Übertragung gemäß den folgenden Parametern, wenn der 64QAM-Modus verwendet wird und r_max = 1 ist, wenn eine zweite Ratenanpassung implementiert wird.

  Redundanzversion Nr.	s	r	b
  0	1	0	0
  1	0	0	0
  2	1	1	1
  3	0	1	1
  4	1	0	1
  5	1	0	2
  6	1	0	3
  7	1	1	0

• Hierin sind s und r Parameter, die zum Steuern des zweiten Ratenanpassungsalgorithmus angepasst sind, und b ist ein Parameter der Konstellationsversion in dem Fall von 64QAM.
• Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein Verfahren zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend das Durchführen jeder HARQ-Übertragung gemäß den folgenden Parametern, wenn der 64QAM-Modus verwendet wird und r_max = 2 ist, wenn die zweite Ratenanpassung implementiert wird.

  Redundanzversion Nr.	s	r	b
  0	1	0	0
  1	0	0	0
  2	1	1	1
  3	0	1	1
  4	1	0	1
  5	1	0	2
  6	1	0	3
  7	1	1	0

• Hierin sind s und r Parameter, die zum Steuern des zweiten Ratenanpassungsalgorithmus angepasst sind, und b ist ein Parameter der Konstellationsversion in dem Fall von 64QAM.
• Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein Verfahren zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend das Durchführen jeder HARQ-Übertragung gemäß dem folgenden Parameter, wenn der 64QAM-Modus verwendet wird und r_max = 4 ist, wenn die zweite Ratenanpassung implementiert wird.

  Redundanzversion Nr.	s	r	b
  0	1	0	0
  1	0	0	0
  2	1	1	1
  3	0	1	1
  4	1	2	1
  5	0	2	2
  6	1	3	3
  7	0	3	0

• Hierin sind s und r Parameter, die zur Steuerung des zweiten Ratenanpassungsalgorithmus angepasst sind, und b ist ein Parameter der Konstellationsversion in dem Fall von 64QAM.
• Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein Verfahren zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, welches enthält:
  In dem Fall von 64QAM, wenn nach der Segmentierung des physischen Kanals verschachtelt wird, das Teilen der von der Segmentierung des physischen Kanals erhaltenen Bitfolge in zumindest zwei Folgen, die durch Verschachteler mit jeweils derselben Größe verschachtelt werden.
• Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein Verfahren zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend das Implementieren einer Konstellationsneuordnung für Eingangs-Bits v_p,k, v_p,k+1, v_p,k+2, v_p,k+3, v_p,k+4, v_p,k+5 in einer der folgenden Weisen, wenn die Konstellationsneuordnung implementiert wird:

  

  oder

  

  oder

  

  oder

  

  oder

  

  oder

  
• Hierin

  

  die Umkehrung von ν_p,i.
• Ein Ausführungsbeispiel der vorliegenden Erfindung sieht ein System zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend ein Hybrid Automatic Repeat Request(HARQ)-Bit-Kombinationsmodul, das ausgebildet ist zum Schreiben von zu kombinierenden Daten in einen Speicherraum, der als 6 Reihen angeordnet ist, und dann zum Lesen der Daten aus dem Speicherraum, wenn eine 64 Quadrature Amplitude Modulation(QAM)-HARQ-Bitkombination implementiert wird.
• Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein System zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend ein zweites Ratenanpassungsmodul, das ausgebildet ist zum Durchführen jeder HARQ-Übertragung gemäß den folgenden Parametern, wenn der 64QAM-Modus verwendet wird und r_max = 1 ist:

  Redundanzversion Nr.	s	r	b
  0	1	0	0
  1	0	0	0
  2	1	1	1
  3	0	1	1
  4	1	0	1
  5	1	0	2
  6	1	0	3
  7	1	1	0

• Hierin sind s und r Parameter, die angepasst sind zur Steuerung des zweiten Ratenanpassungsalgorithmus, und b ist ein Parameter der Konstellationsversion in dem Fall von 64QAM.
• Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein System zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend ein zweites Ratenanpassungsmodul, das ausgebildet ist zum Durchführen jeder HARQ-Übertragung gemäß den folgenden Parametern, wenn der 64QAM-Modus verwendet wird und r_max = 2 ist:

  Redundanzversion Nr.	s	r	b
  0	1	0	0
  1	0	0	0
  2	1	1	1
  3	0	1	1
  4	1	0	1
  5	1	0	2
  6	1	0	3
  7	1	1	0

• Hierin sind s und r Parameter, die zur Steuerung des zweiten Ratenanpassungsalgorithmus angepasst sind, und b ist ein Parameter der Konstellationsversion in dem Fall von 64QAM.
• Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein System zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend ein zweites Ratenanpassungsmodul, das ausgebildet ist zum Durchführen jeder HARQ-Übertragung gemäß den folgenden Parametern, wenn der 64QAM-Modus verwendet wird und r_max = 4 ist:

  Redundanzversion Nr.	s	r	b
  0	1	0	0
  1	0	0	0
  2	1	1	1
  3	0	1	1
  4	1	2	1
  5	0	2	2
  6	1	3	3
  7	0	3	0

• Hierin sind s und r Parameter, die zur Steuerung des zweiten Ratenanpassungsalgorithmus angepasst sind und b ist ein Parameter, der Konstellationsversion in dem Fall von 64QAM.
• Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein System zum Kodieren und Multiplexeren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend ein Verschachtelungsmodul, das ausgebildet ist zum Teilen der von dem Segmentierungsmodul für einen physischen Kanal ausgegebenen Bitfolge in zumindest zwei Folgen, die durch Verschachteler mit der jeweils gleichen Größe in dem Fall von 64QAM verschachtelt werden..
• Ein weiteres Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein Kodier- und Multiplexiersystem vor, aufweisend ein Segmentierungsmodul für einen physischen Kanal, wobei das Kodier- und Multiplexiersystem weiterhin aufweist:
  Ein Verschachtekmgsmodul, das konfiguriert ist zum, in einem Fall von 64QAM, Teilen einer von dem Segmentierungsmodul für einen physischen Kanal ausgegebenen Bitfolge in drei Folgen und zum Verschachteln jeder der drei Folgen jeweils durch einen 32 Reihen × 30 Spalten-Verschachteler; worin die Bitfolge aufweist: u_p,k, u_p,k+1, u_p,k+2, u_p,k+3, u_p,k+4 und u_p,k+5, und p eine Folgennummer des physischen Kanals ist; und u_p,k und u_p,k+1 durch einen ersten Verschachteler verschachtelt werden, u_p,k+2 und u_p,k+3 durch einen zweiten Verschachteler verschachtelt werden, und u_p,k+4 und u_p,k+5 durch einen dritten Verschachteler verschachtelt werden.
• Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung gibt der erste Verschachteler ν_p,k und ν_p,k+1 aus, der zweite Verschachteler gibt ν_p,k+2 und ν_p,k+3 aus und der dritte Verschachteler gibt ν_p,k+4 und ν_p,k+5, aus, und das System weist weiterhin auf:
  ein Konstellationsneuordnungsmodul, das konfiguriert ist zum Implementieren einer Konstellationsneuordnung für Eingangs-Bits v_p,k, v_p,k+1, v_p,k+2, v_p,k+3, v_p,k+4, v_p,k+5 in einer der folgenden Weisen:

  

  oder

  

  oder

  

  oder

  

  oder

  

  oder

  

  worin

  

  die Umkehrung von ν_p,i darstellt.
• Ein weiteres Ausführuungsbeispiel der vorliegenden Erfindung sieht weiterhin ein Kodier- und Multiplexiersystem vor, aufweisend ein Segmentierungsmodul für einen physischen Kanal, wobei das Kodier- und Multiplexiersystem weiterhin aufweist: Ein Verschachtelungsmodul, das konfiguriert ist zum, in einem Fall von 64QAM, Teilen einer Bitfolge, die von dem Segmentierungsmodul für einen physischen Kanal ausgegeben wurde, in zwei Folgen, und zum Verschachteln jeder der beiden Folgen jeweils durch einen 48 Reihen × 30 Spalten-Verschachteler; wobei die Bitfolge aufweist: u_p,k, u_p,k+1, u_p,k+2, u_p,k+3, u_p,k+4 und u_p,k+5, und p einen Folgennummer des physischen Kanals ist; und u_p,k, u_p,k+1 und u_p,k+2 werden durch einen ersten Verschachteler verschachtelt, und u_p,k+3, u_p,k+4 und u_p,k+5 werden durch einen zweiten Verschachteler verschachtelt. Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung gibt der erste Verschachteler ν_p,k, ν_p,k+1 und ν_p,k+2 aus, der zweite Verschachteler gibt ν_p,k+3, ν_p,k+4 und ν_p,k+5 aus, und das System weist weiterhin auf:
  Ein Konstellationsneuordnungsmodul, das konfiguriert ist zum Implementieren einer Konstellationsneuanordnung für Eingangs-Bits ν_p,k, ν_p,k+1, ν_p,k+2, ν_p,k+3, ν_p,k+4, ν_p,k+5 in einer der folgenden Weisen:

  

  oder

  

  oder

  

  oder

  

  oder

  

  oder

  

  worin

  

  die Umkehrung von ν_p,i darstellt.
• Es ist anhand der vorstehenden technischen Lösung ersichtlich, dass die Ausführhungsbeispiele der vorliegenden Erfindung dem Erfordernis für eine HARQ-Bitkombination in dem Fall der 64QAM-Modulation genügen können, indem die zu kombinierenden Daten in einen Speicherraum geschrieben werden, der als 6 Reihen angeordnet ist, und dann die Daten aus dem Speicherraum ausgelesen werden, wenn die HARQ-Bitkombination implementiert wird. Ausführungsbeispiele der vorliegenden Erfindung haben verschiedene Gestaltungen für Parameter vorgeschlagen, durch die eine bessere Übertragungswirkung erhalten werden kann, wenn die zweite Ratenanpassung implementiert wird. Die Verschachtelung in dem Fall der 64QAM-Modulation kann implementiert werden durch Teilen der durch die Segmentierung des physischen Kanals erhaltenen Bitfolge in zumindest zwei Folgen, die dann durch Verschachteler mit jeweils derselben Größe in dem Fall der 64QAM-Modulation verschachtelt werden. Die Ausführungsbeispiele der vorliegenden Erfindung sehen auch mehrere Konstellationsanordnungslösungen vor, in denen die Zuverlässigkeit jedes Bits relativ ausgeglichen ist, und die gesamte Übertragungsqualität wird verbessert durch Verwendung von Ausgangs-Bitfolgen bei der HARQ-Wiederübertragung, die von den Ausgangsbitfolgen bei der vorhergehenden Übertragung oder Wiederübertragung verschieden sind.
• Kurzbeschreibung der Zeichnungen
• 1 ist ein Flussdiagramm, das ein Verfahren zum Kodieren und Multiplexieren im HS-DSCH nach dem Stand der Technik illustriert;
• 2 ist ein schematisches Diagramm, das die Struktur des HARQ-Moduls des HS-DSCH nach dem Stand der Technik illustriert;
• 3 ein schematisches Diagramm, das die Struktur des Verschachtelers des HS-DSCH nach dem Stand der Technik illustriert;
• 4 ist ein Diagramm, das das Simulationsergebnis gemäß einem Ausführungsbeispiel der vorliegenden Erfindung illustriert;
• 5 ist ein schematisches Diagramm, das die Struktur eines HS-PDSCH-Subframes illustriert;
• 6 ist ein schematisches Diagramm, das das erste HS-DSCH-Verschachtelungsverfahren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung illustriert; und
• 7 ist ein schematisches Diagramm, das das zweite HS-DSCH-Verschachtelungsverfahren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung illustriert.
• Detaillierte Beschreibung der Ausführungsbeispiele
• Die vorliegende Erfindung wird im Einzelnen mit Bezug auf die begleitenden Zeichnungen beschrieben, um die Aufgabe, die technische Lösung und die Vorteile der Ausführungsbeispiele der vorliegenden Erfindung deutlicher zu machen.
• Die Ausführungsbeispiele der vorliegenden Erfindung sind verbessert auf der Grundlage der HS-DSCH-Kodier- und Multiplexierlösung nach dem Stand der Technik. Das 2 m-Transmission Timing Interval (TTI) des High Speed Downlink Shared Channel (HS-DSCH) trägt höchstens einen Datenblock, und jeder HS-DSCH-Datenblock zum Eingeben einer Kodier- und Multiplexierkette wird nach dem Kodieren und Multiplexieren in einen 3-Schlitz-HS-DSCH-Subframe umgesetzt.
• Das HS-DSCH-Kodier- und Multiplexierverfahren enthält die folgenden Schritte: Hinzufügen von Informationen über die zyklische Redundanzprüfung (CRC) in dem Transportblock, Bit-Verwürfelung, Kodierblocksegmentierung, Kanalkodierung, Hybrid-ARQ, Segmentierung des physischen Kanals, Verschachtelung, 64 Quadrature Amplitude Modulation(QAM)-Konstellationsneuordnung und Umsetzung des physischen Kanals.
• Das HS-DSCH-Kodier- und Multiplexiersystem enthält die folgenden Module: Ein CRC-Hinzufügungsmodul, ein Bitverwürfelungsmodul, ein Kodierblock-Segmentierungsmodul, ein Kanalkodiermodul, ein HARQ-Funktionsmodul, ein Segmentierungsmodul für den physischen Kanal, ein Verschachtelungsmodul, ein Konstellationsneuordnungsmodul und ein Umsetzungsmodul für den physischen Kanal.
• Bei den Ausführungsbeispielen der vorliegenden Erfindung werden die drei Schritte des HARQ, des Verschachtelns und der Konstellationsneuordnung in dem HS-DSCH-Kodier- und Multiplexierverfahren verbessert.
• Bei den Ausführungsbeispielen der vorliegenden Erfindung werden drei Module, das heißt, das HARQ-Funktionsmodul, das Verschachtelungsmodul und das Konstellationsneuordnungs-Modul, in dem HS-DSCH-Kodier- und Multiplexiersystem verbessert.
• Die verbesserten Module und Schritte werden nachfolgend beschrieben.
• Gemäß 2 enthält die HARQ mehrere Module aus einem Bitseparations-Modul, einem ersten Ratenanpassungsmodul, einem virtuellen IR-Puffer, einem zweiten Ratenanpassungsmodul und einem Bitsammlungs-Modul. Das zweite Ratenanpassungsmodul ist in diesem Ausführungsbeispiel verbessert.
• In dem Fall das Lochungs-Modus, das heißt N_data < N_sys + N_p1 + N_p2, wird der Ratenanpassungsparameter e_ini jeder Bitfolge durch die RV-Parameter r und s bestimmt. e_ini(r) = {(X_i – ⌊r·e_plus/r_max⌋ – 1)mode_plus} + 1
• In dem Fall des Wiederholungs-Modus, das heißt, N_data > N_sys + N_p1 + N_p2, ist der Ratenanpassungsparameter e_ini jeder Bitfolge: e_ini(r) = {(X₁ – ⌊(s + 2·r)·e_plus/(2·rmax)⌋ – 1)mode_plus} + 1
• Wenn r ∊ {0, 1, ... r_max – 1} ist, ist r_max die Gesamtzahl der durch Änderung von r erhaltenen Redundanz. Es ist festzustellen, dass der Wert von r_max durch das Modulationsverfahren bestimmt wird. 64QAM r_max = 1, 16QAM r_max = 2; QPSK r_max = 4.
• In dem Fall des 64QAM-Modus sind die Redundanzversions(RV)-Parameter s und r wie folgt: 64QAM r_max = 1

  Xrv (Wert)	s	r	b
  0	1	0	0
  1	0	0	0
  2	1	1	1
  3	0	1	1
  4	1	0	1
  5	1	0	2
  6	1	0	3
  7	1	1	0

  64QAM r_max = 2

  Xrv, (Wert)	s	r	b
  0	1	0	0
  1	0	0	0
  2	1	1	1
  3	0	1	1
  4	1	0	1
  5	1	0	2
  6	1	0	3
  7	1	1	0

  64QAM r_max = 4

  Xrv (Wert)	s	r	b
  0	1	0	0
  1	0	0	0
  2	1	1	1
  3	0	1	1
  4	1	2	1
  5	0	2	2
  6	1	3	3
  7	0	3	0

• Durch Simulationen wurde bewiesen, dass ein besseres Leistungsvermögen des Systems durch die Verwendung der vorgenannten Parameter erhalten werden kann. 4 zeigt das Simulationsergebnis in dem Fall eines PA-Kanals, wenn R_max = 2 in dem 64-Modus ist. Es ist aus der Simulationskurve ersichtlich, dass der maximale Durchsatz bei dieser Lösung gleich 21.6 Mbps ist, und der Systemdurchsatz ist stark verbessert.
• Erstes Ausführungsbeispiel der HARQ-Bitkombination:
• Die HARQ-Bitsammlung wird durch einen N_row × N_col-Verschachteler durchgeführt. In dem Fall des 64QAM-Modus ist N_row = 6 und N_col = N_data/N_row. Die Daten werden spaltenweise geschrieben und ausgelesen. Das Verfahren zum Schreiben ist dasselbe wie bei dem ersten Stand der Technik. In dem Fall des 64QAM-Modus ist die Reihenfolge von aus jeder Spalte gelesenen Bits wie folgt angeordnet: Die erste Reihe, die dritte Reihe, die fünfte Reihe, die zweite Reihe, die vierte Reihe und die sechste Reihe; oder wie folgt: Die erste Reihe, die vierte Reihe, die zweite Reihe, die fünfte Reihe, die dritte Reihe und die sechste Reihe; oder: Die erste Reihe, die fünfte Reihe, die zweite Reihe, die sechste Reihe, die dritte Reihe und die vierte Reihe; oder: Die erste Reihe bis sechste Reihe.
• Verglichen mit dem Ordinalleseverfahren nach dem Stand der Technik ist das „Sprungleseverfahren” in der Lage, eine bessere Verschachtelungswirkung zu erhalten und das Leistungsvermögen der HARQ zu verbessern.
• Zweites Ausführungsbeispiel der HARQ-Bitsammlung:
• Die HARQ-Bitsammlung wird durch einen N_row × N_col-Verschachteler durchgeführt. In dem Fall des 64QAM-Modus ist N_row = 6 und N_col = N_data/N_row. Die Daten werden spaltenweise geschrieben und reihenweise ausgelesen, das heißt, System-Bits, erste Prüf-Bits und zweite Prüf-Bits werden abwechselnd Spalte für Spalte geschrieben und dann reihenweise nacheinander ausgelesen.
• Verglichen mit dem Verfahren des spaltenweisen Schreibens und spaltenweisen Lesens nach dem Stand der Technik ist das Verfahren des spaltenweisen Schreibens und reihenweisen Lesens in der Lage, eine bessere Verschachtelungswirkung zu erhalten und das Leistungsvermögen der HARQ zu verbessern.
• Drittes Ausführungsbeispiel der HARQ-Bitsammlung:
• Die HARQ-Bitsammlung wird durch einen N_row × N_col-Verschachteler durchgeführt. In dem Fall des 64QAM-Modus ist N_row = 6 und N_col = Nd_ata/N_row. Die Daten werden reihenweise geschrieben und spaltenweise gelesen, das heißt, System-Bits, erste Prüf-Bits und zweite Prüf-Bits werden abwechselnd spaltenweise in Reihen geschrieben und dann spaltenweise nacheinander gelesen.
• Verglichen mit dem Verfahren des spaltenweisen Schreibens und des spaltenweisen Lesens nach dem Stand der Technik ist das Verfahren des reihenweisen Schreibens und spaltenweisen Lesens in der Lage, eine bessere Verschachtelungswirkung zu erhalten und das Leistungsvermögen der HARQ zu verbessern.
• Erstes Ausführungsbeispiel der Verschachtelung:
• Die Subframestruktur des HS-PDSCH ist in 5 gezeigt, und der Spreizspektrumfaktor ist 16. Daher beträgt in dem Fall der 64QAM-Modulation die Anzahl von in jedem Zeitschlitz getragenen Bits 960, und die Anzahl von in einem Subframe getragenen Bits beträgt 2800. Die in den Verschachteler eingegebene Bitfolge ist u_p,1, u_p,2, u_p,3, ..., u_p,U. In dem Fall der 64QAM-Modulation ist U = 2880. Somit ist, wenn der 64QAM-Modus verwendet wird, die folgende Verschachtelungslösung gegeben: Drei Verschachteler mit derselben Größe R2 × C2 = 32 × 30 werden verwendet, und die von dem Segmentierungsmodul für den physischen Kanal ausgegebene Bitfolge wird in drei Folgen geteilt, wobei u_p,k und u_p,k+1 zum Verschachteler 1 übertragen werden, u_p,k+2 und u_p,k+3 zu dem Verschachteler 2 übertragen werden, und u_p,k+4 und u_p,k+5 zu dem Verschachteler 3 übertragen werden, und die drei Folgen jeweils R2 × C2 = 32 × 30-Verschachteler verschachtelt werden. Wie in 6 gezeigt ist, sind die Ausgangssignale des Verschachtelers 1 v_p,k und v_p,k+1, die Ausgangssignale des Verschachtelers 2 sind v_p,k+2 und v_p,k+3, und die Ausgangssignale des Verschachtelers 3 sind v_p,k+4 und v_p,k+5.
• Da die von dem Segmentierungsmodul für den physischen Kanal ausgegebene Bitfolge in drei Folgen geteilt wird, kann dem Erfordernis des 64QAM genügt werden; und da der verwendete Verschachteler dieselbe Größe wie der in dem 16QAM-Modus verwendete Verschachteler hat, kann eine bessere Kompatibilität mit dem bestehenden System implementiert werden.
• Zweites Ausführungsbeispiel der Verschachtelung:
• Wie in 7 gezeigt ist, ist dieses Ausführungsbeispiel für den 64QAM-Modus geeignet. In dem Fall der 64QAM-Modulation werden zwei Verschachteler mit der Systemgröße R2 × C2 = 48 × 30 verwendet, und die von dem Segmentierungsmodul für den physischen Kanal ausgegebene Bitfolge wird in zwei Folgen geteilt, wobei u_p,k, u_p,k+1 und u_p,k+2 zum Verschachteler 1 übertragen werden, u_p,k+3, u_p,k+4 und u_p,k+5 zu dem Verschachteler 2 übertragen werden, und die beiden Folgen jeweils durch den R2 × C2 = 48 × 30-Verschachteler verschachtelt werden. Die Ausgangssignale des Verschachtelers 1 sind v_p,k, v_p,k+1 und v_p,k+2, und die Ausgangssignale des Verschachtelers 2 sind v_p,k+3, v_p,k+4 und v_p,k+5.
• Die Konstellationsneuordnung wird in dem Fall der 64QAM-Modulation benötigt. Die Eingangs-Bits werden in sechs Gruppen geteilt, und v_p,k, v_p,k+1, v_p,k+2, v_p,k+3, v_p,k+4, v_p,k+5 werden in r_p,k, r_p,k+1, r_p,k+2, r_p,k+3,1, r_p,k+4, r_p,k+5 umgesetzt, wobei k mod 6 = 1 ist.
• Erstes Ausführungsbeispiel der Konstellationsneuordnung:
• v_p,k, v_p,k+1, v_p,k+2, v_p,k+3, v_p,k+4, v_p,k+5 werden in zwei Gruppen geteilt: Die ersten drei bedeutendsten Bits und die letzten drei unbedeutendsten Bits. Die ersten drei bedeutendsten Bits haben eine höhere Zuverlässigkeit und die letzten drei unbedeutendsten Bits haben eine geringere Zuverlässigkeit. Weder die Reihenfolge noch die Zuverlässigkeit dieser Bits wird während der ersten Übertragung geändert, während der Wieder-Übertragung die Zuverlässigkeit dieser Bits geändert wird oder die Bits umgekehrt werden, wie in der folgenden Tabelle gezeigt ist, in der

  

  die Umkehrung von ν_p,i darstellt.
• 
• Zweites Ausführungsbeispiel der Konstellationsneuordnung:
• v_p,k, v_p,k+1, v_p,k+2, v_p,k+3, v_p,k+4, v_p,k+5 werden in drei Gruppen geteilt: Die ersten zwei bedeutendsten Bits, die mittleren zwei bedeutenderen Bits und die letzten zwei unbedeutendsten Bits. Die ersten zwei bedeutendsten Bits haben höchste Zuverlässigkeit, die mittleren zwei bedeutenderen Bits haben höhere Zuverlässigkeit, und die letzten zwei unbedeutendsten Bits haben die geringste Zuverlässigkeit. Weder die Reihenfolge noch die Zuverlässigkeit dieser Bits wird während der ersten Übertragung geändert, während bei der Wieder-Übertragung die Zuverlässigkeit dieser Bits geändert wird oder die Bits umgekehrt werden, wie in der folgenden Tabelle gezeigt ist.
• 
• Ein drittes Ausführungsbeispiel der Konstellationsneuordnung führt eine Einstellung bei der Ausgangs-Bitfolge nach dem zweiten Ausführungsbeispiel wie folgt durch:

  
• Ein viertes Ausführungsbeispiel der Konstellationsneuordnung führt eine Einstellung bei der Ausgangs-Bitfolge nach dem zweiten Ausführungsbeispiel wie folgt durch:

  
• Ein fünftes Ausführungsbeispiel der Konstellationsneuordnung führt eine Einstellung bei der Ausgangs-Bitfolge nach dem zweiten Ausführungsbeispiel wie folgt durch:

  
• Ein sechstes Ausführungsbeispiel der Konstellationsneuordnung führt eine Einstellung bei der Ausgangs-Bitfolge nach dem zweiten Ausführungsbeispiel wie folgt durch:

  
• Es ist anhand der verschiedenen Ausführungsbeispiele für die Konstellationsneuordnung ersichtlich, dass in dem Fall der 64QAM, da die Zuverlässigkeiten der 6 Bits unterschiedlich sind, die Zuverlässigkeit jedes Bits relative ausgeglichen ist und die gesamte Übertragungsqualität verbessert ist durch Verwendung von Ausgangs-Bitfolgen bei der HARQ-Wieder-Übertragung, die unterschiedlichst gegenüber den Ausgangs-Bitfolgen bei der vorhergehenden Übertragung oder Wieder-Übertragung sind.
• Es sollte erläutert werden, dass die Verbesserungen bei der HARQ, der Verschachtelung und der Konstellationsneuordnung entweder getrennt oder miteinander kombiniert für eine bessere Wirkung verwendet werden können.
• Während die vorliegende Erfindung mit Bezug auf einige bevorzugte Ausführungsbeispiele der vorliegenden Erfindung illustriert und beschrieben wurde, ist für den Fachmann offensichtlich, dass verschiedene Änderungen und Modifikationen vorgenommen werden können, ohne den Geist und den Bereich der vorliegenden, durch die begleitenden Ansprüche definierten Erfindung zu verlassen.

Claims (4)

1. Kodier- und Multiplexierxsystem, aufweisend ein Segmentierungsmodul für einen physischen Kanal, dadurch gekennzeichnet, dass das Kodier- und Multiplexiersystem weiterhin aufweist: ein Verschachtelungsmodul, das konfiguriert ist zum, in einem Fall von 64QAM, Teilen einer von dem Segmentierungsmodul für einen physischen Kanal ausgegebenen Bitfolge in drei Folgen, und zum Verschachteln jeder der drei Folgen jeweils durch einen 32 Reihen × 30 Spalten-Verschachteler; und dadurch, dass das System weiterhin derart konfiguriert ist, dass die Bitfolge aufweist: u_p,k, u_p,k+1, u_p,k+2, u_p,k+3, u_p,k+4 und u_{p,k+5 ,} und p eine Folgennummer des physischen Kanals ist; und das System weiterhin so konfiguriert ist, dass u_p,k und u_p,k+1 durch einen ersten Verschachteler verschachtelt werden, u_p,k+2 und u_p,k+3 durch einen zweiten Verschachteler verschachtelt werden, und u_p,k+4 und u_p,k+5 durch einen dritten Verschachteler verschachtelt werden.
2. System nach Anspruch 1, bei dem der erste Verschachteler ν_p,k und ν_p,k+1 ausgibt, der zweite Verschachteler ν_p,k+2 und ν_p,k+3 ausgibt, und der dritte Verschachteler ν_p,k+4 und ν_p,k+5, ausgibt, und das System weiterhin aufweist: Ein Konstellations-Neuordnungsmodul, konfiguriert zum Implementieren einer Konstellationsneuordnung für Eingangs-Bits v_p,k, v_p,k+1, v_p,k+2, v_p,k+3, v_p,k+4, v_p,k+5 in einer der folgenden Weisen:

   

   oder

   

   oder

   

   oder

   

   oder

   

   oder

   

   worin

   

   die Umkehrung von ν_p,i darstellet.
3. Kodier- und Multiplexiersystem, aufweisend ein Segmentierungsmodul für einen physischen Kanal, dadurch gekennzeichnet, dass das Kodier- und Multiplexiersystem weiterhin aufweist: Ein Verschachtelungsmodul, das konfiguriert ist zum, in einem Fall von 64QAM, Teilen einer von dem Segmentierungsmodul für einen physischen Kanal ausgegebenen Bitfolge in zwei Folgen, und zum Verschachteln jeder der zwei Folgen jeweils durch einen 48 Reihen × 30 Spalten-Verschachteler; und dadurch, dass das System weiterhin derart konfiguriert ist, dass die Bitfolge aufweist: u_p,k, u_p,k+1, u_p,k+2, u_p,k+3, u_p,k+4 und u_p,k+5, und p eine Folgennummer des physischen Kanals ist; und das System weiterhin derart konfiguriert ist, dass u_p,k, u_p,k+1 und u_p,k+2 durch einen ersten Verschachteler verschachtelt werden, und u_p,k+3, u_p,k+4 und u_p,k+5 durch einen zweiten Verschachteler verschachtelt werden.
4. System nach Anspruch 3, bei dem der erste Verschachteler ν_p,k, ν_p,k+1 und ν_p,k+2 ausgibt, der zweite Verschachteler ν_p,k+3, ν_p,k+4 und ν_p,k+5 ausgibt, und das System weiterhin aufweist: Ein Konstellationsneuordnungsmodul, konfiguriert zum Implementieren einer Konstellationsneuordnung für Eingangs-Bits ν_p,k, ν_p,k+1, ν_p,k+2, ν_p,k+3, ν_p,k+4, ν_p,k+5 in einer der folgenden Weisen:

   

   oder

   

   oder

   

   oder

   

   oder

   

   oder

   

   worin

   

   die Umkehrung von ν_p,i darstellt.

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