DE202007019438U1

DE202007019438U1 - Code-Multiplexverfahren und System für geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal

Info

Publication number: DE202007019438U1
Application number: DE202007019438U
Authority: DE
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2006-10-31
Filing date: 2007-10-30
Publication date: 2012-07-17
Anticipated expiration: 2017-10-31
Also published as: EP2190140B1; EP2056504B1; CN100578998C; ES2587359T3; DE202007019694U1; HUE029922T2; CN101174932A; DE202007019693U1; EP2056504A4; EP2575275B1; EP2190140A3; WO2008052477A1; EP2190140A2; EP2056504A1; EP2575275A1

Abstract

Ein Kodier- und Multiplexsystem für einen geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal, das ein Modul der physikalischen Kanalsegmentierung umfasst, dadurch gekennzeichnet, dass das Kodier- und Multiplexsystem ferner umfasst: ein Verschachtelungsmodul, das ausgebildet ist, um eine von dem Modul der physikalischen Kanalsegmentierung ausgegebene Bitfolge in drei Sequenzen zu teilen, die durch drei Interleaver mit einer jeweils gleichen Größe in 16 Quadraturamplitudenmodulation (QAM) verschachtelt sind.

Description

Diese Anmeldung nimmt Prioritäten der am 31. Oktober 2006 eingereichten Chinesischen Patenanmeldung Nr. 200610143885.6 mit der Bezeichnung „Verfahren und System zum Kodieren und Multiplexen im geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal” und der am 4. April 2007 eingereichten Chinesischen Patentanmeldung Nr. 200710088882.1 mit der Bezeichnung „Verfahren und System zum Kodieren und Multiplexen im geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal”, deren Inhalte durch Verweis in ihrer Gesamtheit hier enthalten sind, in Anspruch.
Gebiet der Erfindung
Die vorliegende Erfindung betrifft das Gebiet der Drahtlos-Kommunikation und insbesondere die Technologie zum Kodieren und Multiplexen im geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal.
Hintergrund der Erfindung
Als eine verbesserte drahtlose Übertragungstechnologie in Abwärtsverbindung weist der Hochgeschwindigkeitspaketzugriff in Abwärtsverbindung (HSDPA, High Speed Downlink Packet Access) eindeutige Vorteile hoher spektraler Effizienz, hoher Übertragungsgeschwindigkeit in Abwärtsverbindung und kurzer Übertragungsverzögerung auf, ist imstande, paketorientierten Datenverkehr effektiv zu unterstützen, weil bei dieser Technologie einige Schlüsseltechnologien wie beispielsweise die Technologie der Übertragungsweganpassung, die auf adaptiver Modulation und Kodierung basiert, die Hybride Automatische Wiederholungsaufforderung (HARQ, Hybrid Automatic Repeat Request) basierend auf der physikalischen Schichtübertragung und Soft-Combining, schnelle Mehrbenutzer-Paketplanung und kurzes Frame von 2 ms eingesetzt werden.
Der verbesserte dedizierte Kanal (E-DCH, Enhanced Dedicated Channel), auch als Hochgeschwindigkeitspaketzugriff in Aufwärtsverbindung (HSUPA, High Speed Uplink Packet Access) bezeichnet, besitzt Vorteile hoher spektraler Effizienz, hoher Übertragungsgeschwindigkeit in Aufwärtsverbindung und kurzer Übertragungsverzögerung und unterstützt dadurch Anwendungen von Paketdatenverkehr wie beispielsweise Spiele in Echtzeit, das Hochladen von Files, Breitband-Multimedia und so weiter, wegen der Nutzung einiger Schlüsseltechnologien, zum Beispiel schnelle Paketplanung in Aufwärtsverbindung auf der Basis von UMTS Basisstation (Node B), schneller HARQ und kurzem Frame von 2 ms.
Für die auf Codeteilungs-Mehrfachzugriff (CDMA, Code Division Multiple Access) basierende HSUPA/HSUPA Technologie wurde es immer schwieriger, die sich zunehmend entwickelnden Anforderungen an eine breitere Übertragungsbandbreite (zum Beispiel 20 MHz) und höhere Übertragungsgeschwindigkeit (zum Beispiel 100 bis 200 Mbps) der mobilen Kommunikation infolge der Einschränkung der natürlichen Mehrwegeinterferenz im CDMA System zu erfüllen. Gleichzeitig ist die Multiplextechnologie mit orthogonaler Frequenzteilung (OFDM, Orthogonal Frequency Division Multiplexing technology) dabei, stufenweise ein hauptsächlicher Ansatz von Mehrfachzugriff zu werden, die durch das zukünftige drahtlose Kommunikationssystem verwendet wird, weil sie im Vergleich mit CDMA eine bessere Tauglichkeit zu Anti-Mehrweg und einen verhältnismäßig einfachen Empfänger aufweist, und leichter mit der Mehrfachantennen-Technologie zu kombinieren ist.
1 zeigt das Kodieren und Multiplexen im HS-DSCH. Das 2m-Übertragungszeitintervall (TTI) des geteilten Hochgeschwindigkeitstransportkanals in Abwärtsverbindung (HS-DSCH) hält höchstens einen Datenblock, und jeder HS-DSCH Datenblock zum Eingeben einer Kodier- und Multiplexierkette wird in einen HS-DSCH Subframe mit 3 Zeitschlitzen abgebildet, nachdem kodiert und gemultiplext ist. Das Verfahren zum Kodieren und Multiplexen im HS-DSCH umfasst hauptsächlich die folgenden Schritte: Addition von Informationen der zyklischen Redundanzprüfung (CRC) im Transportblock, Bitscrambling, Segmentierung von Kodierblöcken, Kanalkodierung, HARQ, physikalische Kanalsegmentierung, Verschachtelung, Konstellationsneuanordnung von 16 Quadraturamplitudenmodulation (QAM) und Mapping auf physikalische Kanäle. Diese Schritte werden nachstehend einer nach dem andern beschrieben.
Addition von CRC Informationen:
Die CRC führt eine Fehlerprüfung für den Transportblock in dem aktuellen TTI-Frame eines Übertragungskanals durch. Die Prüfung des HS-DSCH weist eine Länge von 24 Bits auf. Für den Transportblock werden bitweise CRC Berechnungen durchgeführt, und entsprechend dem zyklischen Generatorpolynom gCRC24(D) = D24 + D23 + D6 + D5 + D + 1 werden CRC Prüfbits generiert.
Bitscrambling:
Angenommen, die in das Bitscrambling-Modul eingegebenen Eingangsbits sind b_im,1, b_im,2, b_im,3, ..., b_im,B, wobei B die Anzahl von in das Bitscramblings-Modul eingegebenen Bits ist, werden die verwürfelten Bits als: d_im,1, d_im,2, d_im,3, ..., d_im,B dargestellt. Dann ist das Bitscrambling als folgende Beziehung definiert: d_im,k = (b_im,k + y_k)mod2, k = 1, 2, ..., B, wobei y_k wie folgt berechnet wird:
y'_γ = 0 –15 < γ < 1
y'_γ = 1 γ = 1
wobei g = {g₁, g₂, ..., g₁₆} = {0,0,0,0,0,0,0,0,0,0,1,0,1,1,0,1},
y_k = y'_kk = 1, 2, ..., B ist.
Kodierblocksegmentierung:
Das Verfahren der Kodierblocksegmentierung für den HS-DSCH ist dasselbe wie das für die anderen Übertragungskanäle, es weist jedoch die folgende Einschränkung auf: Die maximale Anzahl der Kodierblöcke ist i = 1, das Eingangsmodul des Kodierblocksegmentierungsmoduls d_im1, d_im2, d_im3, ... d_imB wird direkt zu x_i1, x_i2, x_i3, ... x_iXi abgebildet, und X1 = B, wobei x nur das interne Modul der Kodier- und Multiplexierkette darstellt.
Kanalkodierung:
Das Kanalkodierverfahren für den HS-DSCH ist dasselbe wie das für die anderen Übertragungskanäle, es weist jedoch die folgenden Einschränkungen auf: Die maximale Anzahl der Transportblöcke ist i = 1 und es ein Turbo-Code der Rate von 1/3 verwendet.
HARQ des HS-DSCH
Die HARQ macht die Anzahl von Bits, die von dem Kanalkodiermodul ausgegeben werden, der gesamten Anzahl von Bits gleich, die durch den physikalischen Kanal zu dem HS-DSCH verteilt werden, dessen Funktion dem Ratenanpassungsmodul der in der Kodier- und Multiplexierkette der anderen Übertragungskanäle ähnlich ist. Eine Redundanzversion (VR) steuert die Operationen der HARQ. Die Anzahl von ausgegebenen Bits des HARQ Moduls wird durch die Anzahl von eingegebenen Bits, die Anzahl von ausgegebenen Bits und von RV Parametern bestimmt.
Wie in 2 gezeigt ist, besteht die HARQ aus zwei Ratenanpassungsebenen und einem Zwischenspeicher. Das erste Ratenanpassungs-Submodul passt die Eingabe an die Bitanzahl eines virtuellen IR Zwischenspeichers an, wobei Parameter dieses Ratenanpassungs-Submoduls durch die obere Schicht gegeben sind. Die erste Ratenanpassung wird transparent, wenn die Anzahl von eingegebenen Bits nicht die Kapazität des virtuellen IR Zwischenspeichers überschreitet. Die zweite Ratenanpassungseinheit passt die Anzahl der von der ersten Ratenanpassung ausgegebenen HS-DSCH Bits im TTI der Anzahl von HS-PDSCH Bits in einem physikalischen Kanalframe an.
Das HARQ Bit-Trennmodul weist die Funktion zum Trennen einer Folge von Systembits, einer Folge von ersten Prüfbits und einer Folge von zweiten Prüfbits aus der eingegebenen Bitfolge auf.
Die Funktion des ersten Ratenanpassungsmoduls der HARQ ist wie folgt: Die obere Schicht konfiguriert die maximale Anzahl von Soft-Bits N_IR des virtuellen IR Zwischenspeichers für jede HARQ Verarbeitung, wobei die Anzahl von eingegebenen Bits des ersten Ratenanpassungsmoduls N^TTI ist. Wenn N_IR größer oder gleich N^TTI ist, d. h., alle Kodierinformationsbits des TTI Frame können gespeichert werden, dann ist das erste Ratenanpassungs-Submodul transparent. Wenn N_IR kleiner als N^TTI ist, wird Punktierung implementiert, ΔN TTI / il = N_IR – N
Die Funktion des zweiten Ratenanpassungs-Submoduls der HARQ ist wie folgt: RV Parameter von s und r steuern Parameter des zweiten Ratenanpassungsalgorithmus. Der Wert des Parameters s ist 0 oder 1, was einem Prioritätsbit (s = 1) bzw. Nichtprioritätsbit (s = 0) entspricht. Der Parameter r (der im Bereich von 0 bis r_max liegt) steuert den Anfangsfehlerparameter e_ini, wenn die Punktierung implementiert ist. Im Fall von Bitwiederholung können beide Parameter r und s den Anfangsfehlerparameter e_ini steuern. Die Berechnungen der Parameter X, e_plus und e_minus sind in Tabelle 2 dargestellt. Die Anzahl von Systembits der zweiten Ratenanpassung ist N_sys. Das erste Prüfbit ist N_p1 und das zweite Prüfbit N_p2, wobei die Anzahl von CCTrCH tragenden, physikalischen Kanälen P ist, und die Anzahl von CCTrCH Datenbit in dem physikalischen Kanalframe N_data, und N_data = P × 3 × N_datal ist. Tabelle 2 Der zweite Ratenanpassungsparameter s von HARQ

X_i e_plus e_minus

Systemsequenz RM S N_sys N_sys |N_sys – N_t,sys|

Erste Prüfsequenz RM P1_2 N_p1 2·N_p1 2·|N_p1 – N_t,p1|

Zweite Prüfsequenz RM P2_2 N_p2 N_p2 |N_p2 – N_t,p2|
Wenn N_data ≤ N_sys + N_p1 + N_p2 ist, implementiert das zweite Ratenanpassungssubmodul eine Punktierungsoperation. Die Anzahl von übertragenen Prioritäts-Systembits ist N_t,sys = min(N_Nsys, N_data), und die Anzahl von übertragenen Nichtprioritäts-Systembits ist N_t,sys = max{N_data – (N_p1 + N_p2), 0}.
Wenn N_data > N_sys + N_p1 + N_p2 ist, implementiert das zweite Ratenanpassungssubmodul eine Wiederholungsoperation. Die Anzahl von übertragenen Systembits nach Bitwiederholung ist
und die Anzahl von übertragenen Bits der zwei Prüfbitfolgen ist
Im Fall des Punktierungsmodus, d. h. N_data < N_sys + N_p1 + N_p2 wird der Ratenanpassungsparameter e_ini von jeder Bitfolge durch die RV Parameter von r und s bestimmt. e_ini(r) = {(X_i –⌊r·e_plus/r_max⌋ – 1)mode_plus} + 1
Im Fall des Wiederholungsmodus, d. h. N_data > N_sys + N_p1 + N_p2 ist der Ratenanpassungsparameter e_ini von jeder Bitfolge: e_ini(r) = {(X_i – ⌋(s + 2·r)·e_plus/(2·r_max)⌋ – 1)mode_plus} + 1
Wobei r ∊{0, 1, ... r_max – 1}, r_max die Gesamtsumme von Redundanz ist, die durch Ändern von r erhalten wird. Es soll angemerkt werden, dass der Wert von r_max durch das Modulationsverfahren bestimmt wird. 16 QAM r_max = 2; QPSK r_max = 4.
HARQ Bitkombination: Die HARQ Bitkombination wird durch einen Interleaver N_Zeile × N_Spalte durchgeführt. Im Fall von 16 QAM ist N_Zeile = 4, und im Fall von QPSK ist N_Zeile = 2·N_Spalte = N_Spalte/N_Zeile Die Daten werden durch Spalte eingeschrieben und ausgelesen. N_t,sys ist die Anzahl von übertragenen Systembitdaten. Die Zwischenparameter von N_r + N_c sind jeweils:
Wenn N_c = 0 ist, werden die Systembits in Zeilen 1 ... N_rgeschrieben. Sonst werden die Systembits in Zeilen 1 ... N_r+1 der ersten N_c Spalten geschrieben; wenn N_r > 0 ist, werden die Systembits ebenfalls in Zeilen 1 ... N_r der übrig bleibenden Spalten N_Spalte – N_c geschrieben, und erste Prüfbits und zweite Prüfbits werden abwechselnd in Zeilen des übrig bleibenden Zwischenraums durch Spalte geschrieben. Das in die Spalte geschriebene erste Bit ist das Bit mit dem kleinsten tief gestellten Zeichen unter zweiten Paritätsprüfbits.
Im Fall des 16 QAM Modus wird die Reihenfolge von Bits, die von jeder Spalte ausgelesen werden, wie folgt angeordnet: die 1. Reihe, die 2. Reihe, die 3. Reihe und die 4. Reihe. Im Fall des QPSK Modus wird die Reihenfolge von Bits, die von jeder Spalte ausgelesen werden, wie folgt angeordnet: die 1. Reihe und die 2. Reihe.
Physikalische Kanalsegmentierung des HS-DSCH:
Wenn die Anzahl von genutzten HS-PDSCH Kanälen P (P > 1) ist, verteilt das Modul der physikalischen Kanalsegmentierung Bits für mehrere physikalische Kanäle. Die in die physikalische Kanalverteilungseinheit eingegebenen Bits werden als w₁, w₂, w₃, ..., w_R dargestellt, wobei das tief gestellte Zeichen R die Anzahl von Bits angibt, die in das physikalische Kanalsegmentierungsmodul eingegeben werden. Die Sequenzausgabe von dem physikalischen Kanalsegmentierungsmodul ist u_p1, u_p2, u_p3, ..., u_pU, wobei p die Sequenzzahl des physikalischen Kanals und u die Anzahl von Bits in dem HS-PDSCH Subframe, d. h. u = R/p, ist. Die Beziehung zwischen w_k und u_pk ist:
Ganz gleich in welchem Modus man sich befindet, ist die Anzahl von Bits, die in jedem Frame besetzt sind, nötig, um bis u zu reichen. Die Bits des ersten physikalischen Kanals nach einer physikalischen Kanalverteilung sind: u_1,k = w_k k = 1, 2, ..., U
Die Bits des zweiten physikalischen Kanals nach einer physikalischen Kanalverteilung sind: u_2,k = w_k+U k = 1, 2, ..., U
Die Bits des P-ten physikalischen Kanals nach einer physikalischen Kanalverteilung sind: u_P,k = w_k+(P-1) × _U k = 1, 2, ..., U
HS-DSCH Verschachtelung:
3 zeigt den HS-DSCH Interleaver mit unabhängigem Verschachtelungsprozess in jedem physikalischen Kanal. Die in den Block-Interleaver eingegebene Bitfolge ist U_p,1, U_p,2, U_p,3, ..., U_p,U; für die QPSK Modulation ist U = 960, und für 16 QAM Modulation ist U = 1920. Der Interleaver für die QPSK Modulation ist der gleiche wie der zweite Interleaver des anderen physikalischen Kanals, dessen Größe R2 × C2 = 32 × 30 ist.
Im Fall von 16 QAM Modulation werden zwei Interleaver mit gleicher Größe (R2 × C2 = 32 × 30) genutzt, und die von dem Modul zur Segmentierung physikalischer Kanäle ausgegebene Bitfolge wird in zwei Sequenzen geteilt, wobei u_P,k und u_P,k+1 zum Interleaver 1 und u_P,k+2 und u_P,k+3 zum Interleaver 2 übertragen werden.
16 QAM Konstellationsneuanordnung:
Zur 16 QAM Modulation muss eine Bitfolge durch ein 16 QAM Konstellationsneuanordnungsmodul verarbeitet werden, während die Bitfolge bei der QPSK Modulation das Verarbeiten dieses Moduls nicht erfordert.
Einige, hohe spektrale Effizienz unterstützende, Drahtlostechnologien wie MIMO Modulation (Mehrfacheingang-Mehrfachausgang) und Modulation höherer Ordnung (64 QAM oder höher) sollten zur Verbesserung von spektraler Effizienz und Spitzenrate in 5-MHz-Bandbreite genutzt werden.
Jedoch wird der Effekt von 64 QAM für die bestehende HS-DSCH Kodier- und Multiplexlösung nicht in Betracht gezogen. Die bestehende Lösung kann die Anforderungen von 64 QAM nicht erfüllen, und 64 QAM kann nicht direkt auf der Basis der vorhandenen Lösung genutzt werden.
Zusammenfassung der Erfindung
Eine Ausführungsform der vorliegenden Erfindung stellt ein Verfahren und System zum Kodieren und Multiplexen in dem geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal bereit, durch den 64 QAM basierend auf der Technologie von Kodierung und Mehrfachausnutzung in einem geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal genutzt werden kann, wodurch die Übertragungsleistung des geteilten Hochgeschwindigkeits-Abwärtsverbindungskanals gesteigert wird.
Eine Ausführungsform der vorliegenden Erfindung stellt ein Verfahren zum Kodieren und Multiplexen im geteilten Hochgeschwindigkeits-Abwärtsverbindungskanals bereit, das das Schreiben der zu kombinierenden Daten in einen als 6 Zeilen angeordneten Speicherplatz und anschließendes Auslesen der Daten aus dem Speicherplatz einschließt, wenn eine Bitkombination der hybriden automatischen Wiederholungsaufforderung mit 64 Quadraturamplitudenmodulation (QAM) implementiert wird.
Eine Ausführungsform der vorliegenden Erfindung stellt ferner ein Verfahren zum Kodieren und Multiplexen im geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal bereit, die das Ausführen jeder HARQ Übertragung entsprechend den folgenden Parametern einschließt, wenn 64 QAM Modus genutzt wird und r_max = 1 ist, wenn eine zweite Ratenanpassung implementiert wird.

Redundanz Version Nr. s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 0 1

5 1 0 2

6 1 0 3

7 1 1 0
Wobei s und r Parameter sind, die zur Steuerung des zweiten Ratenanpassungsalgorithmus angepasst sind, und b ein Parameter der Konstellationsversion im Fall von 64 QAM ist.
Eine Ausführungsform der vorliegenden Erfindung stellt ferner ein Verfahren zum Kodieren und Multiplexen im geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal bereit, die das Ausführen jeder HARQ Übertragung entsprechend den folgenden Parametern einschließt, wenn 64 QAM Modus genutzt wird und r_max = 2 ist, wenn die zweite Ratenanpassung implementiert wird.

Redundanz Version Nr. s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 0 1

5 1 0 2

6 1 0 3

7 1 1 0
Wobei s und r Parameter sind, die zur Steuerung des zweiten Ratenanpassungsalgorithmus angepasst sind, und b ein Parameter der Konstellationsversion im Fall von 64 QAM ist.
Eine Ausführungsform der vorliegenden Erfindung stellt ferner ein Verfahren zum Kodieren und Multiplexen im geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal bereit, die das Ausführen jeder HARQ Übertragung entsprechend den folgenden Parametern einschließt, wenn 64 QAM Modus genutzt wird und r_max = 4 ist, wenn die zweite Ratenanpassung implementiert wird.

Redundanz Version Nr. s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 2 1

5 0 2 2

6 1 3 3

7 0 3 0
Wobei s und r Parameter sind, die zur Steuerung des zweiten Ratenanpassungsalgorithmus angepasst sind, und b ein Parameter der Konstellationsversion im Fall von 64 QAM ist.
Eine Ausführungsform der vorliegenden Erfindung stellt ferner ein Verfahren zum Kodieren und Multiplexen im geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal bereit, einschließlich: in dem Fall von 64 QAM bei Verschachtelung nach der Segmentierung eines physikalischen Kanals, das Teilen der aus der Segmentierung eines physikalischen Kanals erhaltenen Bitfolge in mindestens zwei Sequenzen, die durch Interleaver mit jeweils der gleichen Größe verschachtelt sind.
Eine Ausführungsform der vorliegenden Erfindung stellt ferner ein Verfahren zum Kodieren und Multiplexen im geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal bereit, die das Implementieren einer Konstellationsneuanordnung für eingegebene Bits v_p,k, v_p,k+1, v_p,k+2, v_p,k+3, v_p,k+4, v_p,k+5 in einer der folgenden Weisen einschließt, wenn die Konstellationsneuanordnung implementiert wird:
Wobei
die Inversion von ν_p,i darstellt.
Eine Ausführungsform der vorliegenden Erfindung stellt ein System bereit zum Kodieren und Multiplexen im geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal mit einem Modul, das Bits der hybriden automatischen Wiederholungsaufforderung (HARQ, Hybrid Automatic Repeat Request) kombiniert und das angepasst ist, um zu kombinierende Daten in einen Speicherplatz zu schreiben, der als 6 Zeilen angeordnet ist, und anschließendes Auslesen der Daten vom Speicherplatz, wenn eine HARQ Bitkombination in 64 Quadraturamplitudenmodulation (QAM) implementiert wird.
Eine Ausführungsform der vorliegenden Erfindung stellt außerdem ein System zum Kodieren und Multiplexen im geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal bereit, einschließlich eines zweiten Ratenanpassungsmoduls, das angepasst ist, um jede HARQ Übertragung entsprechend den folgenden Parametern durchzuführen, wenn 64 QAM Modus genutzt wird und r_max = 1 ist:

Redundanz Version Nr. s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 0 1

5 1 0 2

6 1 0 3

7 1 1 0
Wobei s und r Parameter sind, die zur Steuerung des zweiten Ratenanpassungsalgorithmus angepasst sind, und b ein Parameter der Konstellationsversion im Fall von 64 QAM ist.
Eine Ausführungsform der vorliegenden Erfindung stellt ferner ein System zum Kodieren und Multiplexen im geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal bereit, einschließlich eines zweiten Ratenanpassungsmoduls, das angepasst ist, um jede HARQ Übertragung entsprechend den folgenden Parametern durchzuführen, wenn der 64 QAM Modus genutzt wird und r_max = 2 ist:

Redundanz Version Nr. s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 0 1

5 1 0 2

6 1 0 3

7 1 1 0
Wobei s und r Parameter sind, die zur Steuerung des zweiten Ratenanpassungsalgorithmus angepasst sind, und b ein Parameter der Konstellationsversion im Fall von 64 QAM ist.
Eine Ausführungsform der vorliegenden Erfindung stellt außerdem ein System zum Kodieren und Multiplexen im geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal bereit, einschließlich eines zweiten Ratenanpassungsmoduls, das angepasst ist, um jede HARQ Übertragung entsprechend den folgenden Parametern durchzuführen, wenn 64 QAM Modus genutzt wird und r_max = 4 ist:

Redundanz Version Nr. s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 2 1

5 0 2 2

6 1 3 3

7 0 3 0
Wobei s und r Parameter sind, die zur Steuerung des zweiten Ratenanpassungsalgorithmus angepasst sind, und b ein Parameter der Konstellationsversion im Fall von 64 QAM ist.
Eine Ausführungsform der vorliegenden Erfindung stellt außerdem ein System zum Kodieren und Multiplexen im geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal bereit, einschließlich eines Verschachtelungsmoduls, das angepasst ist zum Teilen der von dem Modul zur Segmentierung physikalischer Kanäle ausgegebenen Bitfolge in zumindest zwei Sequenzen, die durch Interleaver jeweils mit der gleichen Größe im Fall von 64 QAM verschachtelt sind.
Aus der obigen technischen Lösung wurde ersichtlich, dass die Ausführungsformen der vorliegenden Erfindung die Anforderung für eine HARQ Bitkombination im Fall von 64 QAM Modulation durch Schreiben der zu kombinierenden Daten in den als 6 Zeilen eingerichteten Speicherplatz und anschließendes Auslesen der Daten aus dem Speicherplatz erfüllen können, wenn eine HARQ Bitkombination implementiert wird. Ausführungsformen der vorliegenden Erfindung haben verschiedene Entwürfe für Parameter vorgeschlagen, durch die bessere Übertragungswirkung erreicht werden kann, wenn die zweite Ratenanpassung implementiert wird. Die Verschachtelung im Fall von 64 QAM Modulation kann durch Teilen der aus der Segmentierung des physikalischen Kanals erhaltenen Bitfolge in mindestens zwei Folgen implementiert werden, die anschließend durch Interleaver jeweils mit derselben Größe im Fall von 64 QAM Modulation verschachtelt werden. Die Ausführungsformen der vorliegenden Erfindung stellen außerdem mehrere Konstellationsneuanordnungslösungen zur Verfügung, bei denen die Zuverlässigkeit jedes Bit relativ ausgeglichen wird und die gesamte Übertragungsqualität verbessert wird durch Verwendung von ausgegebenen Bitfolgen in HARQ Übertragung, die anders sind als die ausgegebene Bitfolgen in der vorherigen Übermittlung oder Übertragung.
Kurze Beschreibung der Zeichnungen
1 ist ein Ablaufdiagramm, das ein Verfahren zum Kodieren und Multiplexen im HS-DSCH nach dem Stand der Technik darstellt;
2 ist eine schematische, grafische Darstellung, die den Aufbau eines HARQ Moduls des HD-DSCH nach dem Stand der Technik veranschaulicht;
3 ist eine schematische, grafische Darstellung, die den Aufbau eines Interleavers des HS-DSCH nach dem Stand der Technik veranschaulicht;
4 ist ein Diagramm, das das Simulationsergebnis nach einer Ausführungsform der vorliegenden Erfindung darstellt;
5 ist eine schematische, grafische Darstellung der Struktur eines HS-PDSCH Subframes;
6 ist eine schematische, grafische Darstellung, die das erste HS-DSCH Verschachtelungsverfahren nach einer Ausführungsform der vorliegenden Erfindung veranschaulicht; und
7 ist eine schematische, grafische Darstellung, die das zweite HS-DSCH Verschachtelungsverfahren nach einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
Ausführliche Beschreibung der Ausführungsformen
Die vorliegende Erfindung wird mit Bezug auf die begleitenden Zeichnungen ausführlich beschrieben, um Aufgabe, technische Lösung und Vorteile der Ausführungsformen der vorliegenden Erfindung deutlicher zu machen.
Die Ausführungsformen der vorliegenden Erfindung sind auf der Basis der HS-DSCH Kodier- und Multiplexlösung des Standes der Technik verbessert. Das 2m Übertragungszeitintervall (TTI) des geteilten Hochgeschwindigkeits-Abwärtsverbindungskanals (HS-DSCH) trägt bestenfalls einen Datenblock, und jeder HS-DSCH Datenblock zum Eingeben einer Kodier- und Multiplexierkette wird, nachdem er kodiert und multiplexiert ist, zu einem HS-DSCH Subframe mit 3 Zeitschlitzen abgebildet.
Das HS-DSCH Kodier- und Multiplexierverfahren umfasst die folgenden Schritte: Addition von Informationen der zyklischen Redundanzprüfung (CRC) im Transportblock, Bitscrambling, Segmentierung von Kodierblöcken, Kanalkodierung, hybride ARQ, physikalische Kanalsegmentierung, Verschachtelung, Konstellationsneuanordnung in 64 Quadraturamplitudenmodulation (QAM) und Mapping auf physikalische Kanäle.
Das Kodier- und Multiplexiersystem im HS-DSCH umfasst die folgenden Module: ein CRC Addiermodul, ein Bitscrambling-Modul, ein Modul zur Segmentierung von Kodierblöcken, ein Kanalkodierungsmodul, ein HARQ Funktionsmodul, ein Modul der physikalischen Kanalsegmentierung, ein Verschachtelungsmodul, ein Modul der Konstellationsneuanordnung und ein Modul zum Mapping auf physikalische Kanüle.
In den Ausführungsformen der vorliegenden Erfindung sind die drei Schritte von HARQ, Verschachtelung und Konstellationsneuanordnung in dem HS-DSCH Kodier- und Multiplexverfahren verbessert.
In den Ausführungsformen der vorliegenden Erfindung sind die drei Module HARQ Funktionsmodul, Verschachtelungsmodul und Konstellationsneuanordnungsmodul in dem HS-DSCH Kodier- und Multiplexsystem verbessert.
Die verbesserten Module und Schritte werden nachstehend beschrieben.
Mit Bezug auf 2 umfasst HARQ mehrere Module eines Bittrennungsmoduls, eines ersten Ratenanpassungsmoduls, eines virtuellen IR Zwischenspeichers, eines zweiten Ratenanpassungsmoduls und eines Bitanhäufungsmoduls. In dieser Ausführungsform ist das zweite Ratenanpassungsmodul verbessert.
Im Fall eines Punktierungsmodus, d. h. N_data < N_sys + N_p1 + N_p2, wird der Ratenanpassungsparameter e_ini von jeder Bitfolge durch die RV Parameter r und s bestimmt. e_ini(r) = {(X_i – ⌊r·e_plus/r_max⌋ – 1)mode_plus} + 1
Im Fall von Wiederholungsmodus, d. h. N_data > N_sys + N_p1 + N_p2, ist der Ratenanpassungsparameter e_ini von jeder Bitfolge: e_ini(r) = {(X_i – ⌊(s + 2·r)e_plus/(2·r_max)⌋ – 1)mode_plus} + 1
Da, wo r ∊ {0, 1, ... r_max – 1} ist, ist r_max die Gesamtzahl von durch Änderung von r erreichter Redundanz. Es soll angemerkt werden, dass der Wert von r_max durch das Modulationsverfahren bestimmt wird. 64 QAM r_max = 1, 16 QAM r_max = 2, QPSK r_max = 4.
Im Fall eines 64 QAM Modus werden die Parameter der Redundanzversion (RV) s und r wie folgt bestimmt: 64 QAM r_max= 1

X_rv (Wert) s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 0 1

5 1 0 2

6 1 0 3

7 1 1 0

64 QAM r_max = 2

X_rv (Wert) s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 0 1

5 1 0 2

6 1 0 3

7 1 1 0

64 QAM r_max = 4

X_rv (Wert) s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 2 1

5 0 2 2

6 1 3 3

7 0 3 0
Durch Simulation ist erwiesen, dass durch Nutzung der oben genannten Parameter eine bessere Systemleistung erreicht werden kann. 4 zeigt das Simulationsergebnis in dem Fall eines PA Kanals, wenn R_max = 2 im 64 QAM Modus ist. Aus der Simulationskurve war ersichtlich, dass die maximale Datenrate bei dieser Lösung 21,6 Mbps beträgt und der Datendurchlauf des Systems außerordentlich verbessert ist.
Eine erste Ausführungsform der HARQ Bitkombination
Die HARQ Bitanhäufung wird von einem N_Zeile × N_Spalte interleaver durchgeführt. In dem Fall eines 64 QAM Modus ist N_Zeile = 6, N_Spalte = N_Daten/N_Zeile. Die Daten werden durch Spalte eingeschrieben und ausgelesen. Das Verfahren zum Einschreiben ist das gleiche wie im ersten Stand der Technik. Im Fall eines 64 QAM Modus ist die Reihenfolge von Bits, die aus jeder Spalte ausgelesen werden, wie folgt: die 1. Zeile, die 3. Zeile, die 5. Zeile, die 2. Zeile, die 4. Zeile und die 6. Zeile; oder wie folgt: die 1. Zeile, die 4. Zeile, die 2. Zeile, die 5. Zeile, die 3. Zeile und die 6. Zeile; oder: die 1. Zeile, die 5. Zeile, die 2. Zeile, die 6. Zeile, die 3. Zeile und die 4. Zeile; oder: die 1. Zeile bis 6. Zeile.
Verglichen mit der Lesemethode von Ordnungszahlen im Stand der Technik ist die „springende” Lesemethode imstande, eine bessere Verschachtelungswirkung zu erreichen und die Leistungsfähigkeit von HARQ zu verbessern.
Eine zweite Ausführungsform der HARQ Bitanhäufung:
Die HARQ Bitanhäufung wird von einem N_Zeile × N_Spalte Interleaver durchgeführt. In dem Fall eines 64 QAM Modus ist N_Zeile = 6, N_Spalte = N_Daten/N_Zeile. Die Daten werden durch Spalte eingeschrieben und durch Zeile ausgelesen, d. h., Systembits, erste Prüfbits und zweite Prüfbits werden abwechselnd in Spalten durch Spalte eingeschrieben und anschließend wiederum durch Zeile ausgelesen.
Im Vergleich mit dem Verfahren zum Schreiben durch Spalte und Lesen durch Spalte im Stand der Technik ist das Verfahren zum Schreiben durch Spalte und Lesen durch Zeile imstande, einen besseren Verschachtelungseffekt zu erreichen und die Leistungsfähigkeit der HARQ zu verbessern.
Eine dritte Ausführungsform der HARQ Bitanhäufung:
Die HARQ Bitanhäufung wird von einem N_Zeile × N_Spalte Interleaver durchgeführt. In dem Fall eines 64 QAM Modus ist N_Zeile = 6, N_Spalte = N_Daten/N_Zeile. Die Daten werden durch Zeile eingeschrieben und durch Spalte ausgelesen, d. h., Systembits, erste Prüfbits und zweite Prüfbits werden abwechselnd in Zeilen durch Spalte eingeschrieben und anschließend wiederum durch Spalte ausgelesen.
Im Vergleich mit dem Verfahren zum Schreiben durch Spalte und Lesen durch Spalte im Stand der Technik ist das Verfahren zum Schreiben durch Zeile und Lesen durch Spalte imstande, einen besseren Verschachtelungseffekt zu erreichen und die Leistungsfähigkeit von HARQ zu verbessern.
Eine erste Ausführungsform der Verschachtelung:
Die Subframe-Struktur des HS-PDSCH ist in 5 gezeigt, wobei der Faktor des Ausbreitungsspektrums 16 ist. Deshalb ist im Fall von 64 QAM Modulation die Anzahl von in jedem Zeitschlitz unterstützten Bits 960; und die Anzahl von in einem Subframe unterstützten Bits ist 2880. Die in den Interleaver eingegebene Bitfolge ist u_p,1, u_p,2, u_p,3, ... u_p,U. Im Fall einer 64 QAM Modulation ist U 2880. Wenn der 64 QAM Modus genutzt wird, ist die folgende Verschachtelungslösung gegeben: Drei Interleaver mit der gleichen Größe R2 × C2 = 32 × 30 werden verwendet, und die vom Modul der physikalischen Kanalsegmentierung ausgegebene Bitfolge wird in drei Sequenzen geteilt, wobei u_p,k und u_p,k+1 zum Interleaver 1 übertragen werden, u_p,k+2 und u_p,k+3 zum Interleaver 2 übertragen werden und u_p,k+4 und u_p,k+5 zum Interleaver 3 übertragen werden, wobei die drei Sequenzen jeweils durch den R2 × C2 = 32 × 30 Interleaver verschachtelt werden. Wie in 6 dargestellt ist, sind die Ausgänge von Interleaver 1 v_p,k und _p,k+1, die Ausgänge von Interleaver 2 sind v_p,k+2 und v_p,k+3 und die Ausgänge von Interleaver 3 sind v_p,k+4 und v_p,k+5.
Weil die von dem Modul der physikalischen Kanalsegmentierung ausgegebene Bitfolge in drei Sequenzen geteilt wird, kann die Anforderung der 64 QAM erfüllt werden; und weil der verwendete Interleaver die gleiche Größe aufweist wie der im 16 QAM Modus verwendete Interleaver, kann eine bessere Kompatibilität mit dem bestehenden System implementiert werden.
Eine zweite Ausführungsform von Verschachtelung:
Wie in 7 gezeigt wird, ist diese Ausführungsform für den 64 QAM Modus geeignet. Im Fall einer 64 QAM Modulation werden zwei Interleaver mit Systemgröße R2 × C2 = 48 × 30 genutzt, und die von dem Modul der physikalischen Kanalsegmentierung ausgegebene Bitfolge wird in zwei Sequenzen geteilt, wobei u_p,k, u_p,k+1 und u_p,k+2 zum Interleaver 1 übertragen werden, u_p,k+3, u_p,k+4 und u_p,k+5 zum Interleaver 2 übertragen werden, und die zwei Sequenzen jeweils durch den R2 × C2 = 48 × 30 Interleaver verschachtelt werden. Die Ausgänge von Interleaver 1 sind v_p,k, v_p,k+1 und v_p,k+2, und die Ausgänge von Interleaver 2 sind v_p,k+3, V_p,k+4 und V_p,k+5.
Eine Konstellationsneuanordnung wird im Fall von 64 QAM Modulation benötigt. Die eingegebenen Bits werden in 6 Gruppen geteilt, und V_p,k, v_p,k+1, v_p,k+2, v_p,k+3, v_p,k+4, v_p,k+5 werden zu r_p,k, r_p,k+1, r_p,k+2, r_p,k+3, r_p,k+4, r_p,k+5 abgebildet, wobei k mod 6 = 1 ist.
Eine erste Ausführungsform der Konstellationsneuanordnung:
V_p,k, v_p,k+1, v_p,k+2, v_p,k+3, v_p,k+4, v_p,k+5 werden in zwei Gruppen geteilt: Die ersten drei werthöchsten Bits und die letzten drei wertniedrigsten Bits. Die ersten drei werthöchsten Bits weisen eine höhere Zuverlässigkeit auf, und die letzten drei wertniedrigsten Bits besitzen eine geringere Zuverlässigkeit. Weder die Reihenfolge noch die Zuverlässigkeit dieser Bits wird während der ersten Übermittlung geändert, während die Zuverlässigkeit dieser Bits geändert wird oder die Bits während der Übertragung invers werden wie es in der folgenden Tabelle dargestellt ist, in der
die Inversion von ν_p,i darstellt.
Eine zweite Ausführungsform der Konstellationsneuanordnung:
V_p,k, v_p,k+1, v_p,k+2, v_p,k+3, v_p,k+4, v_p,k+5 werden in zwei Gruppen geteilt: Die ersten zwei werthöchsten Bits, die mittleren zwei werthöheren Bits und die letzten zwei wertniedrigsten Bits. Die ersten zwei werthöchsten Bits besitzen höchste Zuverlässigkeit, die mittleren zwei werthöheren Bits weisen höhere Zuverlässigkeit auf und die letzten zwei wertniedrigsten Bits besitzen geringste Zuverlässigkeit. Weder die Reihenfolge noch die Zuverlässigkeit dieser Bits wird während der ersten Übermittlung geändert, wenn auch die Zuverlässigkeit dieser Bits geändert wird oder die Bits während der Übertragung invers werden wie es in der folgenden Tabelle dargestellt ist:
Eine dritte Ausführungsform der Konstellationsneuanordnung lässt eine Einstellung an der ausgegebenen Bitfolge in der zweiten Ausführungsform wie folgt entstehen:
Eine vierte Ausführungsform der Konstellationsneuanordnung lässt eine Einstellung an der ausgegebenen Bitfolge in der zweiten Ausführungsform wie folgt entstehen:
Eine fünfte Ausführungsform der Konstellationsneuanordnung lässt eine Einstellung an der ausgegebenen Bitfolge in der zweiten Ausführungsform wie folgt entstehen:
Eine sechste Ausführungsform der Konstellationsneuanordnung lässt eine Einstellung an der ausgegebenen Bitfolge in der zweiten Ausführungsform wie folgt entstehen:
Aus den verschiedenen Ausführungsformen der Konstellationsneuanordnung wurde ersichtlich, dass im Fall von 64 QAM die Zuverlässigkeit jedes Bit verhältnismäßig ausgeglichen ist, weil die Zuverlässigkeiten der sechs Bits unterschiedlich sind, und die gesamte Übermittlungsqualität durch Verwendung von ausgegebenen Bitfolgen in HARQ Übertragung, die von den ausgegebenen Bitfolgen in der vorherigen Übermittlung oder Übertragung abweichend sind, verbessert ist.
Es sollte erläutert werden, dass die Verbesserungen an der HARQ, Verschachtelung und Konstellationsneuanordnung zur besseren Wirkung entweder getrennt oder miteinander kombiniert verwendet werden können.
Während die vorliegende Erfindung mit Bezug auf einige bevorzugte Ausführungsformen der vorliegenden Erfindung erläutert und beschrieben wurde, soll der Fachmann erkennen, dass verschiedene Änderungen und Modifizierungen vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Erfindung, wie durch die beleitenden Ansprüche definiert, abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

CN 200610143885 [0001]
CN 200710088882 [0001]

Claims

Ein Kodier- und Multiplexsystem für einen geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal, das ein Modul der physikalischen Kanalsegmentierung umfasst, dadurch gekennzeichnet, dass das Kodier- und Multiplexsystem ferner umfasst: ein Verschachtelungsmodul, das ausgebildet ist, um eine von dem Modul der physikalischen Kanalsegmentierung ausgegebene Bitfolge in drei Sequenzen zu teilen, die durch drei Interleaver mit einer jeweils gleichen Größe in 16 Quadraturamplitudenmodulation (QAM) verschachtelt sind.
System nach Anspruch 1, wobei die Bitfolge u_p,k u_p,k+1 u_p,k+2 u_p,k+3 u_p,k+4 u_p,k+5 umfasst, und das Verschachtelungsmodul insbesondere ausgebildet ist, um die Bitfolge u_p,k u_p,k+1 u_p,k+2 u_p,k+3 u_p,k+4 u_p,k+5 in drei Sequenzen zu teilen und jede Sequenz jeweils durch einen 32 × 30 Interleaver zu verschachteln, wobei u_p,k und u_p,k+1 durch einen ersten Interleaver verschachtelt werden, u_p,k+2 und u_p,k+3 durch einen zweiten Interleaver verschachtelt werden und u_p,k+4 und u_p,k+5 durch einen dritten Interleaver verschachtelt werden, wobei p die Sequenzzahl des physikalischen Kanals ist.
Ein Kodier- und Multiplexsystem für einen geteilten Hochgeschwindigkeits-Abwärtsverbindungskanal, das ein Modul der physikalischen Kanalsegmentierung umfasst, dadurch gekennzeichnet, dass das Kodier- und Multiplexsystem ferner umfasst: ein Verschachtelungsmodul, das ausgebildet ist, um eine von dem Modul der physikalischen Kanalsegmentierung ausgegebenen Bitfolge in zwei Sequenzen zu teilen, die durch zwei Interleaver mit der jeweils gleichen Größe in 64 QAM verschachtelt sind.
System nach Anspruch 3, wobei die Bitfolge u_p,k u_p,k+1 u_p,k+2 u_p,k+3 u_p,k+4 u_p,k+5 umfasst, und das Verschachtelungsmodul insbesondere ausgebildet ist, die Bitfolge u_p,k u_p,k+1 u_p,k+2 u_p,k+3 u_p,k+4 u_p,k+5 in zwei Sequenzen zu teilen und jede Sequenz jeweils durch einen 48 × 30 Interleaver zu verschachteln, wobei u_p,k, u_p,k+1 und u- durch einen ersten Interleaver verschachtelt werden, u_p,k+3 u_p,k+4 und u_p,k+5 durch einen zweiten Interleaver verschachtelt werden, wobei p die Sequenzzahl des physikalischen Kanals ist.
System nach einem der Ansprüche 1 bis 4, wobei das System ferner umfasst: ein Konstellationsneuanordnungsmodul, das ausgebildet ist, um Konstellationsneuanordnung für eingegebene Bits V_p,k v_p,k+1 v_p,k+2 v_p,k+3 V_p,k+4 V_p,k+5 in einer der folgenden Weisen zu implementieren:

wobei
die Inversion von ν_p,i darstellt.