ES2587359T3

ES2587359T3 - Método de multiplexación de código y sistema para canal compartido en enlace descendente de alta velocidad

Info

Publication number: ES2587359T3
Application number: ES10153140.8T
Authority: ES
Inventors: Rongdao Yu; Sheng Liu; Qi Li
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2006-10-31
Filing date: 2007-10-30
Publication date: 2016-10-24
Anticipated expiration: 2027-10-30
Also published as: CN100578998C; EP2056504B1; EP2190140A2; HUE029922T2; DE202007019438U1; DE202007019694U1; EP2190140A3; EP2575275A1; DE202007019693U1; EP2575275B1; EP2056504A4; EP2056504A1; EP2190140B1; WO2008052477A1; CN101174932A

Abstract

Un método para realizar una codificación y una multiplexación en un canal compartido de enlace descendente de alta velocidad, caracterizado por cuanto que comprende: en un caso de una modulación 64QAM, después de que un canal físico haya sido segmentado, dividir una secuencia de bits en tres secuencias, en donde la secuencia de bits se obtiene segmentando el canal físico, en donde la secuencia de bits comprende: up,k, up,k+1, up,k+2, up,k+3, upk+4 y up,k+5, y p es un número de secuencia del canal físico; y entrelazar cada una de las tres secuencias por intermedio de un dispositivo de entrelazado de 32 filas x 30 columnas respectivamente, en donde los up,k y up,k+1 están entrelazados por un primer dispositivo de entrelazado, los up,k+2 y up,k+3 están entrelazados por un segundo dispositivo de entrelazado y los up,k+4 y up,k+5 están entrelazados por un tercer dispositivo de entrelazado.

Description

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DESCRIPCION

Metodo de multiplexacion de codigo y sistema para canal compartido en enlace descendente de alta velocidad

Esta solicitud de patente reivindica las prioridades de la solicitud de patente China n° 200610143885.6 presentada con fecha 31 de octubre de 2006, titulada “Metodo y sistema para codificacion y multiplexacion en un canal compartido de enlace descendente de alta velocidad” y la solicitud de patente China n° 200710088882.1, presentada con fecha 4 de abril de 2007, titulada como: “Metodo y sistema para la codificacion y multiplexacion en canal compartido de enlace descendente de alta velocidad”, cuyos contenidos se incorporan aqu por referencia en su integridad.

CAMPO DE LA INVENCION

La presente invencion se refiere al campo de la comunicacion inalambrica y en particular, a la tecnologfa de codificacion y multiplexacion en un canal compartido de enlace descendente de alta velocidad.

ANTECEDENTES DE LA INVENCION

Como una tecnologfa de transmision inalambrica de enlace descendente mejorada, la tecnologfa de Acceso a Paquetes de Enlace Descendente de Alta Velocidad (HSDPA) tiene ventajas distintas de alta eficiencia espectral, alta velocidad de transmision de enlace descendente y pequeno retardo de transmision, siendo capaz de soportar efectivamente el trafico de datos en paquetes, puesto que la tecnologfa utiliza algunos aspectos tecnologicos claves tales como una tecnologfa de adaptacion de enlaces sobre la base de la modulacion y codificacion adaptativas, con la denominada Demanda de Repeticion Automatica Hforida (HARQ) basada en la retransmision de capa ffsica y combinacion programable, con una planificacion de paquetes rapida multiusuario, con una trama corta de 2 ms.

El denominado Canal Dedicado Mejorado (E-DCH), tambien referido como Acceso a Paquetes de Enlace Ascendente de Alta Velocidad (HSUPA), tiene ventajas de alta eficiencia espectral, alta velocidad de transmision de enlace ascendente y pequeno retardo de transmision y por ello, soporta las aplicaciones de trafico de datos en paquetes tales como los denominados juegos en tiempo real, carga de ficheros, multimedia de banda ancha, etc., debido a la utilizacion de algunas tecnologfas claves, a modo de ejemplo, planificacion de paquetes rapida de enlace ascendente basada en la Estacion Base de Nodo (Nodo B), HARQ rapida y trama corta de 2 ms.

La tecnologfa de HSDPA/HSUPA basada en el Acceso Multiple por Division de Codigo (CDMA) ha sido cada vez mas diffcil que satisfaga las demandas de desarrollo cada vez mayores sobre un mas amplio ancho de banda de transmision (a modo de ejemplo, 20 MHz) y mas alta velocidad de transmision (a modo de ejemplo, 100-200 Mbps) de la comunicacion movil debido a la limitacion de la interferencia de multiples rutas inherente en el sistema de CDMA. Al mismo tiempo, la tecnologfa de Multiplexacion por Division de Frecuencia Ortogonal (OFDM) esta llegando a ser gradualmente un importante metodo de acceso multiple utilizado por el futuro sistema de comunicaciones inalambricas en comparacion con CDMA, teniendo mejor capacidad ante multiples rutas y un receptor relativamente simple y resulta mas facil de combinar con la tecnologfa de antenas multiples.

La Figura 1 ilustra el sistema de codificacion y multiplexacion HS-DSCH. El Intervalo de Temporizacion de Transmision (TTI) de 2 ms del Canal Compartido de Enlace Descendente de Alta Velocidad (HS-DSCH) soporta, como maximo, un bloque de datos y cada bloque de datos HS-DSCH para la introduccion de la cadena de codificacion y multiplexacion es objeto de mapeado de correspondencia en una sub-trama de HS-DSCH de 3 intervalos temporales despues de ser objeto de codificacion y multiplexacion. El procedimiento de codificacion y multiplexacion HS-DSCH incluye principalmente las etapas siguientes: adicion de informacion de Control de Redundancia Cfclica (CRC) en el bloque de transporte, cifrado de bits, segmentacion del bloque de codificacion, codificacion de canal, HARQ, segmentacion de canal ffsico, entrelazado, redisposicion de constelacion de Modulacion de Amplitud en Cuadratura (QAM) 16 y mapeado de correspondencia de canal ffsico. Estas etapas se describiran, una a una, a continuacion.

Adicion de informacion de CRC:

El CRC realiza la comprobacion de error para el bloque de transporte en la trama TTI en curso del canal de transmision. El control de HS-DSCH tiene una longitud de 24 bits. Los calculos de CRC se realizan por el bloque de transporte bit por bit, y los bits de control de CRC son generados en conformidad con el polinomio de generacion dclica gCRC24(D) = D24 + D23 + D6 + D5 + D + 1.

Cifrado de bits:

Suponiendo que los bits de entrada que se aplican a la entrada del modulo de cifrado de bits son bm,1, bm,2 bm,3,..., bm,B, en donde B es el numero de bits introducidos como entrada al modulo de cifrado de bits y los bits cifrados se representan como: dim1, dm,2 dm,3,..., dm,B. Entonces, el cifrado de bits se define como la relacion siguiente:

imagen1

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en donde, yk se calcula como sigue:

y\ = 0 -15 <Y< I

y\ = l 7=1

imagen2

en donde, g = {gi, g2,...,g1a} = {0,0,0,0,0,0,0,0,0,0,1,0,1,1,0,1}, yk = ykk = 1,2,..., B.

Segmentacion de bloques de codificacion:

El metodo de segmentacion de bloques de codificacion para HS-DSCH es el mismo que el de los otros canales de transmision, pero tiene la limitacion siguiente: el numero maximo de los bloques de codificacion i =1, el modulo de entrada del modulo de segmentacion de bloques de codificacion dmi, dm2, dim3,...dimB es directamente puesto en correspondencia con Xii, Xi2, Xi3,...XiXi, y X1 = B, en donde x solamente representa el modulo interno de la cadena de codificacion y multiplexacion.

Codificacion de canal:

El metodo de codificacion de canal para HS-DSCH es el mismo que el de los otros canales de transmision pero tiene las limitaciones siguientes: el numero maximo de los bloques de transporte i = 1 y se utiliza el codigo Turbo de tasa 1/3.

HARQ del HS-DSCH

El HARQ hace que el numero de bits a la salida del modulo de codificacion de canal sea igual al numero total de bits distribuidos por el canal ffsico al HS-DSCH, cuya funcion es similar al modulo de adaptacion de tasas en la cadena de codificacion y multiplexacion de los otros canales de transmision. La Version de Redundancia (VR) controla las operaciones de HARq. El numero de bits de salida del modulo de HARQ se determina por el numero de bits de entrada, el numero de bits de salida y los parametros de VR.

Segun se ilustra en la Figura 2, HARQ se constituye por dos niveles de adaptacion de tasas de transmision y una memoria intermedia. El primer submodulo de adaptacion de tasa de transmision adapta la entrada al numero de bits de la memoria intermedia de IR virtual, y los parametros de este submodulo de adaptacion de tasa de transmision se proporcionan por la capa superior. La primera adaptacion de tasa de transmision es transparente si el numero de bits de entrada no supera la capacidad de la memoria intermedia de IR virtual. La segunda unidad de adaptacion de tasa realiza la adaptacion del numero de bits TTI de HS-DSCH procedentes de la primera adaptacion de tasa al numero de bits de HS-PDSCH en una trama de canal ffsico.

El modulo de separacion de bits de HARQ tiene la funcion de separar una secuencia de bits del sistema, una primera secuencia de bits de control y una segunda secuencia de bits de control desde la secuencia de bits de entrada.

La funcion del primer modulo de adaptacion de tasas de transmision de HARQ es como sigue: la capa superior configura el numero maximo de bits programables Nir de la memoria intermedia IR virtual para cadaprocesamiento de HARQ, y el numero de bits de entrada del primer modulo de adaptacion de tasas de transmision es NtTi. Si Nir es mayor que, o igual a NTTi, esto es, la totalidad de los bits de informacion de codificacion de la trama TTI pueden memorizarse, el primer submodulo de adaptacion de tasas de transmision es transparente. Si Nir es menor que NTTI, se pone en practica una

perforacion, “'¥<r ;v •

La funcion del segundo submodulo de adaptacion de tasas de transmision de HARQ es como sigue: parametros RV de los parametros de control s y r del segundo algoritmo de adaptacion de tasas de transmision. El valor del parametro s es 0 o 1, que corresponde a un bit de prioridad (s=1) y un bit de no prioridad (s=0), respectivamente. El parametro r (que vana desde 0 a rmax) controla el parametro de error inicial e™ cuando se pone en practica la operacion de perforacion. En el caso de repeticion de bits, ambos parametros r y s pueden controlar el parametro de error inicial e^. Los calculos de los parametros X, eplus y eminus se ilustran en la Tabla 2. El numero de bits del sistema de la segunda adaptacion de tasas de transmision es Nsys. El primer bits de control es Np1, el segundo bits de control es Np2, el numero de canales ffsicos que soportan CCTrCH es P y el numero de bits de datos de CCTrCH en la trama del canal ffsico es Ndata, y Ndata = P x 3 x Ndata1.

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Tabla 2 El segundo parametro s de adaptacion de tasas de transmision de HARQ.

: Xi eplus eminus

Secuencia del sistema RMS: Nsys Nsys |Nsys - ^sys1

Primera secuencia de control RM P1_2: Np1 2Np1 2 |Np1 - Nt.p11

Segunda secuencia de control RM P2_2: Np2 Np2 |Np2 - N,p2|

Si se tiene Ndata<=Nsys+Np1+Np2, el segundo submodulo de adaptacion de tasas pone en practica la operacion de perforacion. El numero de bits del sistema de prioridad transmitidos es Nt,sys= min(NNsys, Ndata) y el numero de bits del sistema de no prioridad transmitidos es Nt,sys = max{Ndata - (Npi+ Np2), 0}.

Si se tiene Ndata>Nsys+Npi+Np2, el segundo submodulo de adaptacion de tasas pone en practica la operacion de repeticion. El numero de bits del sistema transmitidos despues de la repeticion de bits es

N =

1T i,sys

N

N.

data

*** N + 2 N

pl -1 y los numeros de bits transmitidos de las dos secuencias de bits de control son

N fata

imagen3

respectivamente.

y

En el caso del modo de perforacion, esto es, Ndata<Nsys+Npi+Np2, el parametro de adaptacion de tasas de transmision eini de cada secuencia de bits se determina por los parametros RV de r y s.

imagen4

En el caso del modo de repeticion, esto es, Ndata>Nsys+Npi+Np2, el parametro de adaptacion de tasas de transmision eini de cada secuencia de bits es:

imagen5

En donde e {0,1,...rmax-1}, rmax es el numero total de redundancia obtenida cambiando el parametro r. Conviene senalar que el valor de rmax se determina por el metodo de modulacion. 16QAM rmax = 2; QPSK rmax = 4.

Combinacion de bits de HARQ: la combinacion de bits de HARQ se realiza por un dispositivo entrelazado de Nrow x Ncol. En el caso de modulacion 16QAM, Nrow = 4 y en el caso de modulacion QPSK, Nrow = 2. Ncol = Ndata/Nrow- Los datos son objeto de escritura y de lectura por columna. Nt,sys es el numero de datos de bits del sistema transmitidos. Los parametros intermedios de Nr y Nc respectivamente son:

imagen6

Sf Nc=0, los bits del sistema son objeto de escritura en las filas 1...Nr. De no ser asf, los bits del sistema son objeto de escritura en las filas 1...Nr+1 de las primeras Nc columnas; si Nr>0, los bits del sistema son tambien objeto de escritura en las filas 1...Nr de las restantes NCol-Nc columnas y los primeros bits de control y los segundos bits de control son objeto de escritura, de forma alternada, en filas del espacio restante por columna. El primer bit objeto de escritura en la columna es el bit con el subrndice mmimo entre los segundos bits de control de paridad.

En el caso del modo de modulacion 16QAM, el orden de los bits objeto de lectura desde cada columna esta dispuesto como sigue: la 1a fila, la 2a fila, la 3a fila y la 4a fila. En el caso del modo de modulacion QPSK el orden de los bits objeto de lectura desde cada columna esta dispuesto como sigue: la 1a fila y la 2a fila.

Segmentacion de canal ffsico de HS-DSCH:

Si el numero de canales HS-PDSCH utilizados es P (P>1), el modulo de segmentacion de canal ffsico distribuye bits para multiples canales ffsicos. La entrada de bits a la unidad de distribucion del canal ffsico se representa como W1, W2, W3,..., wr, y el subrndice R representa el numero de bits a la entrada del modulo de segmentacion de canal ffsico. La secuencia

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procedente del modulo de segmentacion de canal ffsico es Upi, Up2, Up3,...,Upu, en donde p es el numero de secuencia del canal ffsico y u es el numero de bits en la subtrama de HS-PDSCH, esto es, u=R/p. La relacion entre Wk y upk es:

Cualquiera que sea el modo operativo, el numero de bits que se rellenan en cada trama es requerido para alcanzar a u. Los bits del primer canal ffsico despues de la distribucion del canal ffsico son:

uiit=wk

Los bits del segundo canal ffsico despues de la distribucion del canal ffsico son:

«i,tc=Wk*u k=l,2,...,U

Los bits del P-esimo canal ffsico despues de la distribucion del canal ffsico son:

upjt=Wk*(p-i)»u k=l,2,...,U

Entrelazado de HS-DSCH:

La Figura 3 ilustra el dispositivo de entrelazado de HS-DSCH con un proceso de entrelazado independiente en cada canal ffsico. La entrada de secuencia de bits en el dispositivo de entrelazado de bloque es uA1,uA2>uA3,...,uAu; para la modulacion QPSK, U=960 y para la modulacion 16QAM, U=1920. El dispositivo de entrelazado para la modulacion QPSK es el mismo que el segundo dispositivo de entrelazado del otro canal ffsico, cuya magnitud es R2*C2=32 x30.

En el caso de modulacion 16QAM, se utilizan dos dispositivos de entrelazado con la misma manipulacion (R2*C2=32 *30), y la secuencia de bits procedente del modulo de segmentacion de canal ffsico se divide en dos secuencias, en donde up,k y upk+1 se transmiten al dispositivo de entrelazado 1 y upk+2 y upk+3 se transmiten al dispositivo de entrelazado 2.

Redisposicion de constelacion de modulacion 16QAM:

Para la modulacion 16QAM, la secuencia de bits necesita procesarse con un modulo de redisposicion de constelacion de modulacion 16QAM, mientras que en la modulacion QPSK, la secuencia de bits no necesita el procesamiento de este modulo.

Algunas tecnologfas inalambricas, que soportan una alta eficiencia espectral tal como la tecnologfa MIMO (Multiple entrada-Multiple salida) y una modulacion de alto orden (64QAM o superior) deben utilizarse para mejorar la eficiencia espectral y la tasa de transmision maxima en el ancho de banda de 5 MHz.

Sin embargo, el efecto de la modulacion 64QAM no se considera para la solucion de codificacion y multiplexacion de HS- DSCH existente. La solucion existente no puede satisfacer las demandas de la modulacion 64QAm y 64QAM no puede utilizarse directamente sobre la base de la solucion existente.

El documento EP1324527 A1 da a conocer un aparato de entrelazado y un metodo para el mapeado de correspondencia de sfmbolos en un sistema de comunicaciones moviles de HSDPA.

El documento EP1189380 da a conocer un sistema y un metodo para la proteccion selectiva de los bits de informacion codificados en transmisiones de modulacion de amplitud en cuadratura (QAM) M-aria.

El documento XP002178306 da a conocer un metodo de HARQ mejorado con redisposicion de constelacion de senales. SUMARIO DE LA INVENCION

Una forma de realizacion de la presente invencion da a conocer un metodo y un sistema para la codificacion y multiplexacion en un canal compartido de enlace descendente de alta velocidad, en donde se puede utilizar la modulacion 64QAM sobre la base de la tecnologfa de codificacion y multiplexacion en un canal compartido de enlace descendente de alta velocidad, con lo que se mejora el rendimiento de transmision del canal compartido de enlace descendente de alta velocidad.

Una forma de realizacion de la presente invencion da a conocer un metodo para realizar la codificacion y multiplexacion en un canal compartido de enlace descendente de alta velocidad, que comprende:

en un caso de modulacion 64QAM, despues de que se segmente un canal ffsico, la division de una secuencia de bits obtenida mediante la segmentacion del canal ffsico en tres secuencias, en donde la secuencia de bits comprende: upk, upk+1, upk+2, upk+3, up,k+4 y up,k+5, y p es un numero de secuencia del canal ffsico; y

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el entrelazado de cada una de las tres secuencias por intermedio de un dispositivo de entrelazado de 32*30 respectivamente, en donde los upk y up,k+-i se entrelazan por un primer dispositivo de entrelazado, los up,k+2 y up,k+3 se entrelazan por un segundo dispositivo de entrelazado y los up,k+4 y up,k+5 se entrelazan por un tercer dispositivo de entrelazado.

Una forma de realizacion de la presente invencion da a conocer, ademas, un metodo para la codificacion y multiplexacion en un canal compartido de enlace descendente de alta velocidad, en donde el primer dispositivo de entrelazado se aplica a Vp,k y Vpk-i, el segundo dispositivo de entrelazado entrelaza Vp,k+2 y Vpk+3 y el tercer dispositivo de entrelazado se aplica a Vp,k+4 y Vp,k+5, y el metodo comprende, ademas: la puesta en practica de la redisposicion de constelacion para los bits de entrada vp,k, vp,k+i, vp,k+2, vp,k+3, vp,k+4, vp,k+5 en una de las maneras siguientes, cuando se pone en practica la redisposicion de constelacion:

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp, kvp, k+1 vp, k+2Vp, k+3Vp, k+4Vp, k+5

1: Vp,k+3 Vp,k+4 Vp,k+5 vp,kvp,k+1 Vp,k+2

2: V p,i Vp k +1 Vp.k*2 VP.Hi Vp,Jr+4Vp,k +5

3: Vp,A+3 ^p,k+<Pp,k+5 ^ p,k ^p,k+lVp,k+2

o,

Parametro de version de constelacion b: Secuencia de bits de salida

0: Vp,kVp,k+1 Vp,k+2Vp,k+3Vp,k+4Vp,k+5

1: Vp,k+4Vp,k+5 Vp,k+2 Vp,k+3Vp,kVp,k+1

2: ^ p,kV p,k+lV pJt+2 Vp,k+2 V p,k+\V p,k±$

3: Vp,M VpMSVP,k+2Vk+3Vp,kVp,k+l

o,

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k Vp,k+1 Vp,k+2 Vp,k+3 Vp,k+4 Vp,k+5

1: Vp,k+2 Vp,k+3 Vp,k+4 Vp,k+5 vp,k Vp,k+1

2: ^p,k ^p,fe+l ^pjc+7yp.kk'b

3: Vp,k+1VMV pM4VpM$V P,kVP,k+l

o,

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k Vp,k+1 Vp,k+2 Vp,k+3 Vp,k+4 Vp,k+5

1: Vp,k+2 Vp,k+3 vp,k Vp,k+1 vp,k+4 Vp,k+5

2: vP,k vpM\VRM'-vPMi vpM* vpMS

3: v p,MvMV p,kV p,k+\V p,MV pMS

o,

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k Vp,k+1 Vp,k+2 Vp,k+3 Vp,k+4 Vp,k+5

1: Vp,kVp,k+1 Vp,k+4Vp,k+5Vp,k+2Vp,k+3

2: ^p,k Vp,k+l^p,k+2^p,k+i ^p,k+4^p,k+ 5

3: Vp,k Vp.kplVp,k +4 Vp,k +5 Vp ,fc+2Vi+3

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Parametro de version de constelacion b: Secuencia de bits de salida

0: Vp,kVp,k+1 Vp,k+2Vp,k+3Vp,k+4Vp,k+5

1: Vp,k+4Vp,k+5Vp,kVp,k+1 Vp,k+2Vp,k+3

2: ^p,k ^p,k+l^p,k+1 ^p,k*3

3: V p,k+4Vp,k+SVp,kVpMl Vp,k+2Vk+3

En donde vn representa la inversion de vpj.

Una forma de realizacion de la presente invencion da a conocer un metodo para realizar operaciones de codificacion y multiplexacion en un canal compartido de enlace descendente de alta velocidad, que comprende:

en un caso de modulacion 64QAM, despues de que se segmente el canal ffsico, la division de una secuencia de bits obtenida segmentando el canal ffsico en dos secuencias, en donde la secuencia de bits comprende: up,k, up,k+1, up,k+2, up,k+3, up,k+4 y up,k+5, y p es un numero de secuencia del canal ffsico; y

el entrelazando de cada una de las dos secuencias por un intermedio de un dispositivo de entrelazado de tipo 48x30 respectivamente, en donde los up,k, up,k+i y up,k+2 estan entrelazados por un primer dispositivo de entrelazado, los up,k+3, up,k+4 y up,k+5 estan entrelazados por un segundo dispositivo de entrelazado.

Una forma de realizacion de la presente invencion da a conocer, ademas, un metodo para realizar las operaciones de codificacion y multiplexacion en un canal compartido de enlace descendente de alta velocidad, en donde el primer dispositivo de entrelazado se aplica a VPk, Vp,k+i y Vp^+2, el segundo dispositivo de entrelazado se aplica a Vp,k+3,Vp, k+4 y Vp,k+5, y el metodo comprende, ademas:

la puesta en practica de una redisposicion de constelacion para los bits de entrada Vp,k, Vp,k+i, Vp,k+2, Vp,k+3, Vp,k+4,, Vp,k+5 en una de las maneras siguientes, cuando se pone en practica la redisposicion de constelacion:

Parametro de version de constelacion b: Secuencia de bits de salida

0: Vp,k Vp,k+1 Vp,k+2 Vp,k+3 Vp,k+4 Vp,k+5

1: Vp,k+3 Vp,k+4 Vp,k+5 Vp,k Vp,k+1 Vp,k+2

2: Vp,k Vp,k+lVp.k+2 V/>,Jt+3 Vp,kA-AVp,k*S

3: Vp,k*3Vp,k+4Vp,k+5V p,kVp,k+lVp,k+2

o,

Parametro de version de constelacion b: Secuencia de bits de salida

0: Vp,k Vp,k+1 Vp,k+2 Vp,k+3 Vp,k+4 Vp,k+5

1: Vp,k+4 Vp,k+5 Vp,k+2 Vp,k+3 Vp,k Vp,k+1

2: ^ptk ^p,k+ 1 ^ p,k+2 ^ p,k+2 ^p,k+ 4 ^ p,k+5

3: Vp,M Vp,k+SVp,k+ 2 VM Vp,k Vp,k+1

o,

Parametro de version de constelacion b: Secuencia de bits de salida

0: Vp,k Vp,k+1 Vp,k+2 Vp,k+3 Vp,k+4 Vp,k+5

1: Vp,k+2 Vp,k+3 Vp,k+4 Vp,k+5 Vp,k Vp,k+1

2: Vp,k ^p,k+i Vp,k+2 Vp,k+3 Vp,k+* ^P,k+S

3: Vp,k+2 Vk+3Vp,k+4 Vp,k+5 Vptk ^ p,k+1

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o,

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp, k vp, k+1 vp, k+2 vp, k+3 vp, k+4 vp, k+5

1: Vp,k+2 Vp,k+3 vp,k vp,k+1 Vp,k+4 vp,k+5

2

3: ^p,k+2^ k+3^ p,k^* ptk+l ^ p,k+4^ p,k+5

o,

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k Vp,k+1 Vp,k+2 Vp,k+3 Vp,k+4 Vp,k+5

1: vp,k Vp,k+1 Vp,k+4 Vp,k+5 Vp,k+2 Vp,k+3

2: Vp,k 1 ^p,k*2^p,k+ 3 Vpjc+aVptk*s

3: ^p,k^p,k+l^ p,k+4^ p,k+5^p,k-t-2^k+3-

o,

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k Vp,k+1 Vp,k+2 Vp,k+3 Vp,k+4 Vp,k+5

1: Vp,k+4 Vp,k+5 vp,k Vp,k+1 Vp,k+2 Vp,k+3

2: Vp,k Vp,t*l Vp,*+2 Vp,k<i Vp,kkiV p,k*5

3: ^ p,k+4^pJc+5^>ptk^p,k+l^p,k+2^k+$

En donde vrepresenta la inversion de vpj.

Una forma de realizacion de la presente invencion da a conocer un sistema de codificacion y multiplexacion en un canal compartido de enlace descendente de alta velocidad, que comprende un modulo de segmentacion de canal ffsico, en donde el sistema de codificacion y multiplexacion comprende, ademas:

un modulo de entrelazado, configurado para, en un caso de modulacion 64QAM, dividir una secuencia de bits procedente del modulo de segmentacion de canal ffsico en tres secuencias y entrelazar cada una de las tres secuencias por intermedio de un dispositivo de entrelazado de tipo 32x30, respectivamente;

en donde la secuencia de bits comprende: up,k, up,k+i, up,k+2, up,k+3, up,k+4 y up,k+5, y p es un numero de secuencia del canal ffsico;

en donde los up,k y up,k+i, estan entrelazados por un primer dispositivo de entrelazado, los up,k+2 y up,k+3 estan entrelazados por un segundo dispositivo de entrelazado y up,k+4 y up,k+5 estan entrelazados por un tercer dispositivo de entrelazado.

Una forma de realizacion de la presente invencion da a conocer, ademas, un sistema de codificacion y multiplexacion en un canal compartido de enlace descendente de alta velocidad, en donde el primer dispositivo de entrelazado se aplica en Vp,k y Vpk+i, el segundo dispositivo de entrelazado se aplica en Vp,k+2 y Vp,k+3 y el tercer dispositivo de entrelazado se aplica en Vp, k+4 y vp, k+5 y el sistema comprende:

un modulo de redisposicion de constelacion, configurado para poner en practica la redisposicion de constelacion para bits de entrada vp,k, vp,k+i, vp,k+2, vp,k+3, vp,k+4, vp,k+5 en una de las maneras siguientes:

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k Vp,k+1 Vp,k+2 Vp,k+3 Vp,k+4 Vp,k+5

1: Vp,k+3 Vp,k+4 Vp,k+5 vp,k Vp,k+1 Vp,k+2

2: v P,kVpJiUVp,k+kV P*+SVP,k*tV p,k*S

Parametro de version de constelacion b: Secuencia de bits de salida

3: ^p,k+3yp,k+4yp,k+5^ p,k ^p,k+l^p,k+2

o,

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k vp,k+1 vp,k+2 vp,k+3 vp,k+4 vp,k+5

1: vp,k+4 vp,k+5 vp,k+2 vp,k+3 vp,k vp,k+1

2: v p,k V p,k*\V p,kHV p,M Vp,k*HVp,k*S

3: VpMi VpM5Vp,k+2Vk+3 vp,kvp,k* 1

5 o,

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k vp,k+1 vp,k+2 vp,k+3 vp,k+4 vp,k+5

1: vp,k+2 vp,k+3 vp,k+4 vp,k+5 vp,k vp,k+1

2: V P,kV P,k+\V p,k*lV pJt*3V p,k+iV p,k+S

3: Vp,k*2Vk*3V p,k+kVpM5Vp,kVpMl

o,

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k vp,k+1 vp,k+2 vp,k+3 vp,k+4 vp,k+5

1: vp,k+2vp,k+3vp,kvp,k+1 vp,k+4vp,k+5

2: ^p,k ^ p.kt^ p,k+2^ p,k+2^ p,k+4 ^ptk+5

3: ^p,k+2^k+3yp,k^p,k+l ^p,k+4 ^p,k+5

10

o,

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k vp,k+1 vp,k+2 vp,k+3 vp,k+4 vp,k+5

1: vp,k vp,k+1 vp,k+4 vp,k+5 vp,k+2 vp,k+3

2: Vp,k 1 ^p,k+2 Vp,k+2 ^pfi+4 ^p,k+S

3: ^p,k^ptk+l^p,k+4 ^ptk+S ^p,k+2^k+3

o,

15

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k vp,k+1 vp,k+2 vp,k+3 vp,k+4 vp,k+5

1: vp,k+4 vp,k+5 vp,k vp,k+1 vp,k+2 vp,k+3

2: V p,k ^P,k+1 ^P,k+ 2 ^p,k+3 ^p ,k+4 ^p,k+5

3: Vp,i+4 Vp,k+5Vp,kVp.k+l Vp,k+2Vk+3

En donde vrepresenta la inversion de vpj.

Una forma de realizacion de la presente invencion da a conocer un sistema de codificacion y multiplexacion en un canal

5

10

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25

30

compartido de codificacion y multiplexacion, que comprende un modulo de segmentacion de canal ffsico, en donde el sistema de codificacion y multiplexacion comprende, ademas:

un modulo de entrelazado configurado para, en un caso de modulacion 64QAM, dividir una secuencia de bits procedente del modulo de segmentacion de canal ffsico en dos secuencias y entrelazar cada una de las dos secuencias por intermedio de un dispositivo de entrelazado 48x30, respectivamente;

en donde la secuencia de bit comprende: up,k, up,k+1, up,k+2, up,k+3, up,k+4 y up,k+5, y p es el numero de secuencia del canal ffsico;

en donde los up,k, up,k+i y up,k+2 estan entrelazados por un primer dispositivo de entrelazado, los up,k+3, up,k+4 y up,k+5 estan entrelazados por un segundo dispositivo de entrelazado.

Una forma de realizacion de la presente invencion da a conocer, ademas, un sistema para la codificacion y multiplexacion en un canal compartido de enlace descendente de alta velocidad, en donde el primer dispositivo de entrelazado se aplica en vp, k, Vp,k+i y Vp,k+2, el segundo dispositivo de entrelazado se aplica en Vp,k+3,Vp,k+4 y Vp,k+5, y el

sistema comprende, ademas:

un modulo de redisposicion de constelacion, configurado para poner en practica una redisposicion de constelacion para los bits de entrada VPik, Vp,k+i, Vpi+z Vp,k+3, Vpk+4, Vpk+5 en una de las maneras siguientes:

Parametro de version de constelacion b: Secuencia de bits de salida

0: Vp,k Vp,k+1 Vp,k+2 Vp,k+3 Vp,k+4 Vp,k+5

1: Vp,k+3 Vp,k+4 Vp,k+5 vp,kVp,k+1 Vp,k+2

2: ^ p,k^pjc4-l^p,k42 ^ pjc ±5 pJt+S

3: V p.k+3Vp,k+*V pMSV p.kVP,k+\V/>,4+2

o,

Parametro de version de constelacion b: Secuencia de bits de salida

0: Vp,k Vp,k+1 Vp,k+2 Vp,k+3 Vp,k+4 Vp,k+5

1: Vp,k+4 Vp,k+5 vp,k+2 Vp,k+3 Vp,k Vp,k+1

2: V p,kVp,k*\V p,k+7 V p,k~iV P,k-itV P.k*5

3: VpJt+4Vp,k*SVpM2Vk+3 V p,kV p,k+1

o,

Parametro de version de constelacion b: Secuencia de bits de salida

0: Vp,k Vp,k+1 Vp,k+2 Vp,k+3 Vp,k+4 Vp,k+5

1: Vp,k+2 Vp,k+3 Vp,k+4 Vp,k+5 Vp,k Vp,k+1

2: V pjc VpJc*\V p,k*kV pjcki Vp,kt4 Vp,kt5

3: ^ p,k+2 ^p,k+5 ^p,k ^ p,k+\

o,

Parametro de version de constelacion b: Secuencia de bits de salida

0: Vp,k Vp,k+1 Vp,k+2 Vp,k+3 Vp,k+4 Vp,k+5

1: Vp,k+2 Vp,k+3 Vp,k Vp,k+1 Vp,k+4 Vp,k+5

2

3: Vp,k+2Vk+lVp,kVp,k+l V p,k+4 V p.kki

o,

5

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40

45

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k vp,k+1 vp,k+2 vp,k+3 vp,k+4 vp,k+5

1: vp,k vp,k+1 vp,k+4 vp,k+5 vp,k+2 vp,k+3

2: V PM V/>.*<■! Vp,i*2 VpM3 Vp,k*tVp,k*S

3: Vp,kVp,k+lVp,k+4VP,k+5Vp,k+2Vk*3

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k vp,k+1 vp,k+2 vp,k+3 vp,k+4 vp,k+5

1: vp,k+4 vp,k+5 vp,k vp,k+1 vp,k+2 vp,k+3

2: ^ p,k ^p,k+l ^p,t+2 ^p,k+y ^p,k+4

3: Vp,k+4 vp,i+5 Vp,kVp ,k*l Vp,k+2 V*+3

En donde vrepresenta la inversion de vpj.

La funcion de entrelazado en el caso de la modulacion 64QAM puede ponerse en practica dividiendo la secuencia de bits obtenida a partir de la segmentacion de canal ffsico en dos o tres secuencias que luego se entrelazan por intermedios de dispositivos de entrelazado con la misma magnitud, respectivamente, en el caso de modulacion 64QAm. Las formas de realizacion de la presente invencion dan a conocer tambien varias soluciones de redisposicion de constelacion en las que la fiabilidad de cada bit esta relativamente equilibrada y se mejora la calidad de la transmision global utilizando secuencias de bits de salida, en una retransmision de HARQ, que son diferentes de las secuencias de bits de salida en la transmision o retransmision anterior.

BREVE DESCRIPCION DE LOS DIBUJOS

La Figura 1 es un diagrama de flujo que ilustra un metodo para la codificacion y multiplexacion en HS-DSCH en conformidad con la tecnica anterior;

La Figura 2 es un diagrama esquematico que ilustra la estructura del modulo de HARQ del HS-DSCH en conformidad con la tecnica anterior;

La Figura 3 es un diagrama esquematico que ilustra la estructura de un dispositivo de entrelazado del HS-DSCH en conformidad con la tecnica anterior;

La Figura 4 es un diagrama que ilustra el resultado de simulacion en conformidad con una forma de realizacion de la presente invencion;

La Figura 5 es un diagrama esquematico que ilustra la estructura de una subtrama de HS-PDSCH;

La Figura 6 es un diagrama esquematico que ilustra el primer metodo de entrelazado de HS-DSCH en conformidad con una forma de realizacion de la presente invencion; y

La Figura 7 es un diagrama esquematico que ilustra el segundo metodo de entrelazado de HS-DSCH en conformidad con una forma de realizacion de la presente invencion.

DESCRIPCION DETALLADA DE LAS FORMAS DE REALIZACION

La presente invencion se describira en detalle haciendo referencia a los dibujos adjuntos con el fin de hacer mas claro el objeto, la solucion tecnica y las ventajas de las formas de realizacion de la presente invencion.

Las formas de realizacion de la presente invencion se mejoran sobre la base de la solucion de codificacion y multiplexacion de HS-DSCH de la tecnica anterior. El Intervalo de Temporizacion de Transmision (TTI) de 2 ms del Canal Compartido de Enlace Descendente de Alta Velocidad (HS-DSCH) soporta, como maximo, un bloque de datos, y cada bloque de datos de HS-DSCH para la introduccion de la cadena de codificacion y multiplexacion es objeto de mapeado de correspondencia en una subtrama de HS-DSCH de 3 intervalos temporales despues de ser objeto de codificacion y multiplexacion.

El metodo de codificacion y multiplexacion de HS-DSCH incluye las etapas siguientes: adicion de informacion de Control de Redundancia Cfclica (CRC) en el bloque de transporte, cifrado de bits, segmentacion de bloque de codificacion,

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40

codificacion de canal, ARQ Hforido, segmentacion de canal ffsico, entrelazado, redisposicion de constelacion de Modulacion en Amplitud por Cuadratura (QAM) 64 y mapeado de correspondencia de canales ffsicos.

El sistema de codificacion y multiplexacion de HS-DSCH incluye los modulos siguientes: un modulo de adicion de CRC, un modulo de cifrado de bits, un modulo de segmentacion de bloque de codificacion, un modulo de codificacion de canal, un modulo de funcion de HARQ, un modulo de segmentacion de canal ffsico, un modulo de entrelazado, un modulo de redisposicion de constelacion un modulo de mapeado de correspondencia de canal ffsico.

En las formas de realizacion de la presente invencion, las tres etapas de HARQ, entrelazado y redisposicion de constelacion en el metodo de codificacion y multiplexacion de HS-DSCH son objeto de mejora.

En las formas de realizacion de la presente invencion, los tres modulos de modulo de funcion de HARQ, modulo de entrelazado y el modulo de redisposicion de constelacion en el sistema de codificacion y multiplexacion de HS-DSCH son objeto de mejora.

Los modulos mejorados y sus etapas se describiran a continuacion.

Haciendo referencia a la Figura 2, HARQ incluye varios modulos de un modulo de separacion de bits, un primer modulo de adaptacion de tasas de transmision, una memoria intermedia IR virtual, un segundo modulo de adaptacion de tasa de transmision y un modulo de recogida de bits. El segundo modulo de adaptacion de tasa de transmision se mejora en este modo de realizacion.

En el caso de modo de perforacion, esto es, Ndata=<Nsys+Npi+Np2, el parametro de adaptacion de tasa de transmision en de cada secuencia de bits se determina por los parametros r y s de RV.

imagen7

En el caso del modo de repeticion, esto es, Ndata>Nsys+Npi+Np2, el parametro de adaptacion de tasa de transmision eini de cada secuencia de bits es:

imagen8

En donde r e {0,1,...rmax -1}, rmax es el numero total de redundancia obtenida cambiando el parametro r. Conviene senalar que el valor de rmax se determina por el metodo de modulacion. 64QAM rmax=1, 16QAM rmax = 2; QPSK rmax = 4.

En el caso del modo de modulacion 64QAM, los parametros de Version de Redundancia (RV) s y r son designados como sigue:

64QAM rmax = 1

Xrv (valor): s r b

0: 1
0
0

1: 0 0 0

2: 1 1 1

3: 0 1 1

4: 1 0 1

5: 1 0 2

6: 1 0 3

7: 1 1 0

64QAM rmax = 2

Xrv (valor): s r b

0: 1
0
0

1: 0 0 0

2: 1 1 1

3: 0 1 1

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Xrv (valor): s r b

4: 1 0 1

5: 1 0 2

6: 1 0 3

7: 1 1 0

64QAM rmax_ 4

Xrv (valor): s r b

0: 1
0
0

1: 0 0 0

2: 1 1 1

3: 0 1 1

4: 1 2 1

5: 0 2 2

6: 1 3 3

7: 0 3 0

Mediante simulaciones, se demuestra que el mejor rendimiento del sistema se puede obtener mediante el uso de los parametros anteriores. La Figura 4 ilustra el resultado de la simulacion en el caso del canal PA cuando Rmax = 2 en el modo de modulacion 64QAM. Podna deducirse de la curva de modulacion que el rendimiento maximo en esta solucion es 21.6 Mbps y el rendimiento del sistema se mejora en gran medida.

Una primera forma de realizacion de la combinacion de bits de HARQ:

La recogida de bits HARQ se realiza por intermedio de un dispositivo de entrelazado del tipo NrowxNcol. En el caso del modo de modulacion 64QAM, Nrow=6, Ncoi = Ndata / Nmw- Los datos son objeto de escritura y lectura por columna. El metodo para la escritura es el mismo que el de la primera tecnica anterior. en el caso del modo de modulacion 64QAM, el orden de bits objeto de lectura desde cada columna se dispone como sigue: la 1a fila, la 3a fila, la 5a fila, la 2a fila, la 4a fila y la 6a fila; o como sigue: la ia fila, la 4a fila, la 2a fila, la 5a fila, la 3a fila y la 6a fila; o bien: la ia fila, la 5a fila, la 2a fila, la 6a fila, la 3a fila y la 4a fila; o bien: desde la ia fila a la 6a fila.

En comparacion con el metodo de lectura ordinal en la tecnica anterior, el metodo de lectura de “saltos” es capaz de obtener un mejor efecto de entrelazado y mejorar el rendimiento de HARQ.

Una segunda forma de realizacion de la recogida de bits de HARQ:

La recogida de bits HARQ se realiza por un dispositivo de entrelazado de tipo NrowxNcol. En el caso del modo de modulacion 64QAM Nrow=6, Ncoi = Ndata l Nmw- Los datos son objeto de escritura por columna y de lectura por fila, esto es, bits del sistema, primeros bits de control y segundos bits de control son objeto de escritura alternada, en columna por columna y luego, objeto de lectura por fila en turno.

En comparacion con el metodo de escritura por columna y de lectura por columna en la tecnica anterior, el metodo de escritura por columna y de lectura por fila es capaz de obtener un mejor efecto de entrelazado y mejorar el rendimiento de HARQ.

Una tercera forma de realizacion de la recogida de bits de HARQ:

La recogida de bits HARQ se realiza por un dispositivo de entrelazado de tipo NrowxNcol. En el caso del modo de modulacion 64QAM, Nrow=6, Ncoi = Ndata / Nmw- Los datos son objeto de escritura por fila y de lectura por columna, esto es, bits del sistema, primeros bits de control y segundos bits de control son objeto de lectura alternada en filas por columna y luego, son objeto de lectura por columna por turno.

En comparacion con el metodo de escritura por columna y de lectura por columna en la tecnica anterior, el metodo de escritura por fila y de lectura por columna es capaz de obtener un mejor efecto de entrelazado y mejorar el rendimiento de HARQ.

Una primera forma de realizacion del entrelazado:

5

10

15

20

25

30

35

40

45

50

La estructura de subtramas del HS-PDSCH es segun se ilustra en la Figura 5 y el factor de espectro de dispersion es 16. Por lo tanto, en el caso de modulacion 64QAM, el numero de bits soportados en cada intervalo temporal es 960 y el numero de bits soportados en una subtrama es 2880. La secuencia de bits a la entrada del dispositivo de entrelazado es Up,i,Up,2,Up3,...,Up,u. En el caso de modulacion 64QAM, U es 2880. Por ello, cuando se utiliza el modo de modulacion 64QAm, se proporciona la solucion de entrelazado siguiente: tres dispositivos de entrelazado con la misma magnitud R2*C2=32*30 se utilizan a este respecto y la secuencia de bits procedente del modulo de segmentacion de canal ffsico se divide en tres secuencias, en donde up,k y up,k+1 se transmiten al dispositivo de entrelazado 1, up,k+2 y up,k+3 se transmiten al dispositivo de entrelazado 2, up,k+4 y up,k+5 se transmiten al dispositivo de entrelazado 3 y las tres secuencias se entrelazan por el dispositivo de entrelazado R2*C2=32*30, respectivamente. Segun se ilustra en la Figura 6, las salidas del dispositivo de entrelazado 1 son vp,k y vp,k+i, las salidas del dispositivo de entrelazado 2 son vp,k+2 y vpk+3, y las salidas del dispositivo de entrelazado 3 son vp,k+4 y vp,k+5.

Puesto que la secuencia de bits procedente del modulo de segmentacion de canal ffsico se divide en tres secuencias, puede satisfacerse el requisito de la modulacion 64QAM; y puesto que el dispositivo de intercalado utilizado tiene la misma magnitud que el dispositivo de entrelazado utilizado en el modo de modulacion 16QAM, puede obtenerse una mejor compatibilidad con el sistema ya existente.

Una segunda forma de realizacion de entrelazado:

Segun se ilustra en la Figura 7, esta forma de realizacion es adecuada para el modo de modulacion 64QAM. En el caso de modulacion 64QAM, se utilizan dos dispositivos de entrelazado con una magnitud del sistema de R2*C2= 48*30 y la secuencia de bits procedente del modulo de segmentacion de canal ffsico se divide en dos secuencias, en donde upk, up,k+i y up,k+2 se transmiten al dispositivo de entrelazado 1, up,k+3, up,k+4 y up,k+5 se transmiten al dispositivo de entrelazado 2 y las dos secuencias son entrelazados por el dispositivo de entrelazado de tipo R2*C2= 48x30, respectivamente. Las salidas del dispositivo de entrelazado 1 son vp,k, vp,k+1 y vp,k+2 y las salidas del dispositivo de entrelazado 2 son vp,k+3, vp,k+4 y vp,k+5.

La redisposicion de constelacion se necesita en el caso de modulacion 64QAM. Los bits de entrada se dividen en 6 grupos y vp,k, vp,k+1, vp,k+2, vp,k+3, vp,k+4, vp,k+5 son objeto de mapeado de correspondencia con rp,k, rp,k+1, rp,k+2, rp,k+3, 1, rp,k+4, rp,k+5, en donde k mod 6 =1.

Una primera forma de realizacion de la redisposicion de constelacion:

vp,k, vpk+1, vp,k+2, vpk+3, vp,k+4, vp,k+5 se dividen en dos grupos: los tres primeros bits mas significativos y los tres ultimos bits menos significativos. Los primeros tres bits mas significativos tienen una mas alta fiabilidad y los tres ultimos bits menos significativos tienen una mas baja fiabilidad. Ni el orden ni la fiabilidad de estos bits se cambia durante la primera transmision, mientras que la fiabilidad de estos bits se cambia 0 los bits se invierten durante la retransmision. Segun se

ilustra en la tabla siguiente, en donde vpj representa la inversion de vpj.

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k vp,k+1 vp,k+2 vp,k+3 vp,k+4 vp,k+5

1: vp,k+3 vp,k+4 vp,k+5 vp,k vp,k+1 vp,k+2

2: V p,k^ptk+\^p,k+2

3: V p,k+3^p ,k-*-4^p,k+5 ^ p,k ^ p,k+l^p,k+2

Una segunda forma de realizacion de la redisposicion de constelacion:

vp,k, vp k+1, vp,k+2, vp k+3, vp,k+4, vp,k+5 se dividen en tres grupos: los primeros dos bits mas significativos, los dos intermedios bits mas significativos y los dos ultimos bits menos significativos. Los primeros dos bits mas significativos tienen la mas alta fiabilidad, los dos intermedios bits mas significativos tienen mas alta fiabilidad y los dos ultimos bits menos significativos tienen la mas baja fiabilidad. Ni el orden ni la fiabilidad de estos bits se cambia durante la primera transmision, mientras que la fiabilidad de estos bits se cambia o los bits se invierten durante la retransmision, segun se ilustra en la tabla siguiente

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k vp,k+1 vp,k+2 vp,k+3 vp,k+4 vp,k+5

1: vp,k+4 vp,k+5 vp,k+2 vp,k+3 vp,k vp,k+1

2

5

10

15

20

25

Parametro de version de constelacion b: Secuencia de bits de salida

3: V p,k+ 4 Vp,k +5Vp,k+2V*+3 Vp,kVp,k+1

Una tercera forma de realizacion de la redisposicion de constelacion realiza un ajuste en la secuencia de bits de salida en la segunda forma de realizacion como sigue:

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k vp,k+1 vp,k+2 vp,k+3 vp,k+4 vp,k+5

1: vp,k+2 vp,k+3 vp,k+4 vp,k+5 vp,k vp,k+1

2: vp,k vPM\vp.MVP.IM vpM*VpMS

3: Vp,k*2VMVp,k*A Vp,k-fl Vp,kVp,k+1

Una cuarta forma de realizacion de la redisposicion de constelacion realiza un ajuste en la secuencia de bits de salida en la segunda forma de realizacion como sigue:

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k vp,k+1 vp,k+2 vp,k+3 vp,k+4 vp,k+5

1: vp,k+2 vp,k+3 vp,k vp,k+1 vp,k+4 vp,k+5

2: V p.k VpMlVp.k+l Vp.k+AVPMS

3: ^ptk^pJc+\ Vp,k+4 Yp,k+S

Una quinta forma de realizacion de la redisposicion de constelacion realiza un ajuste en la secuencia de bits de salida en la segunda forma de realizacion como sigue:

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k vp,k+1 vp,k+2 vp,k+3 vp,k+4 vp,k+5

1: vp,k vp,k+1 vp,k+4 vp,k+5 vp,k+2 vp,k+3

2: Vp.k Vp,*+I Vp,k*2Vp.k+3 V/>,*+4Vp,*+5

3: Vp,kV PM\VpM*VP.k+SvpM2vk+s

Una sexta forma de realizacion de la redisposicion de constelacion realiza un ajuste en la secuencia de bits de salida en la segunda forma de realizacion como sigue:

Parametro de version de constelacion b: Secuencia de bits de salida

0: vp,k vp,k+1 vp,k+2 vp,k+3 vp,k+4 vp,k+5

1: vp,k+4vp,k+5vp,kvp,k+1 vp,k+2 vp,k+3

2: Vp,k VpM\VpM2Vp,k+3 Vp,i+ 4Vp,ft-f5

3: ^ p,k+4^p,k+5^p£^p,k+l^p,k+2^A*3

Podrfa deducirse de las diversas formas de realizacion de la redisposicion de constelacion que en el caso de la modulacion 64QAM, puesto que las fiabilidades de los seis bits son diferentes, la fiabilidad de cada bit esta relativamente equilibrada y se mejora la calidad de transmision global utilizando secuencias de bits de salida, en la retransmision de HARQ, que sean diferentes de las secuencias de bits de salida en la transmision o retransmision anterior.

Conviene senalar que las mejoras en HARQ, entrelazado y redisposicion de constelacion pueden utilizarse por separado o combinadas juntas para obtener un mejor efecto.

Claims

5

10

15

20

25

30

REIVINDICACIONES

1. Un metodo para realizar una codificacion y una multiplexacion en un canal compartido de enlace descendente de alta velocidad, caracterizado por cuanto que comprende:

en un caso de una modulacion 64QAM, despues de que un canal ffsico haya sido segmentado, dividir una secuencia de bits en tres secuencias, en donde la secuencia de bits se obtiene segmentando el canal ffsico, en donde la secuencia de bits comprende: up,k, up,k+i, up,k+2, up,k+3, upk+4 y up,k+5, y p es un numero de secuencia del canal ffsico; y

entrelazar cada una de las tres secuencias por intermedio de un dispositivo de entrelazado de 32 filas x 30 columnas respectivamente, en donde los up,k y up,k+i estan entrelazados por un primer dispositivo de entrelazado, los up,k+2 y up,k+3 estan entrelazados por un segundo dispositivo de entrelazado y los up,k+4 y up,k+5 estan entrelazados por un tercer dispositivo de entrelazado.
2. El metodo segun la reivindicacion 1, en donde el primer dispositivo de entrelazado proporciona, a la salida, Vp,k y Vp,k+i, el segundo dispositivo de entrelazado proporciona, a la salida, Vp,k+2 y Vp,k+3 y el tercer dispositivo de entrelazado proporciona, a la salida, Vp,k+4 y Vpk+5, y el metodo comprende, ademas:

poner en practica una redisposicion de constelacion para los bits de entrada Vp,k, Vp,k+i, Vp,k+2 Vp,k+3, Vp,k+4,, Vp,k+5 en una de las maneras siguientes, cuando se realiza la redisposicion de constelacion:

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+1 Vp,k+2Vp,k+3Vp,k+4Vp,k+5

1

Vp,k+3Vp,k+4Vp,k+5Vp,kVp,k+1 Vp,k+2

2

VPM* Vp,*+3 VV,/t+4VpJ*+5

3

^p,k+3^p,k+4^p,k+S^p,k ^p,k+\^p,fc+2

o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+1 Vp,k+2Vp,k+3Vp,k+4Vp,k+5

1

Vp,k+4Vp,k+5Vp,k+2Vp,k+3Vp,kVp,k+1

2

^ p,k ^p.k+2^p,k+i ^p,ki-4^p,k+S

3

Vp,k+4 Vp,k+SVp,k+2 Vk+1 Vp,kVp,k+1

o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+1 Vp,k+2Vp,k+3Vp,k+4Vp,k+5

1

Vp,k+2Vp,k+3Vp,k+4Vp,k+5Vp,kVp,k+1

2

V P,k VpM 1 Vp,k±2Vp,lc+i vp,k+4 vp,k+5

3

Vp ,A+2 +3 ^ p ,k+4 Vp ,k+5 ^p ,k ^p ,£+l

o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+1 Vp,k+2Vp,k+3Vp,k+4Vp,k+5

1

Vp,k+2Vp,k+3Vp,kVp,k+1 Vp,k+4Vp,k+5

2

Vp,k Vp,k* 1 Vp,k*2Vp,k+2 Vp,kHVp,kt-5

3

Vp}k+2^k+iyp,k^p,k+\ ^ p,k+4 ^pfk+5

5

10

15

20

25

30

o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp, kVp, k+1 Vp, k+2Vp , k+3Vp, k+4Vp, k+5

1

Vp, kVp, k+1 Vp, k+4 Vp, k+5 Vp, k+2 Vp, k+3

2

^p,k^p,k+l^ p,k+2^p,k+3 ^ p,k+4^* p,k+5

3

Vp,kVp,k+lV p,k*iVp,kt-SVp,kt-2VM

o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp, kVp, k+1 Vp, k+2Vp, k+3Vp, k+4Vp, k+5

1

Vp, k+4Vp, k+5Vp, kVp, k+1 Vp, k+2Vp, k+3

2

vp.k vP,kHVpM2VpM'i Vp.k*iVpM5

3

^p,k+4 ^p,k+5^p,k^p,k+l ^ p,k+2^ k+3

en donde represents la inversion de vpJ.
3. Un metodo para realizar una codificacion y una multiplexacion en un canal compartido de enlace descendente de alta velocidad, caracterizado por cuanto que comprende:

en un caso de una modulacion 64QAM, despues de que un canal ffsico haya sido segmentado, dividir una secuencia de bits en dos secuencias, en donde la secuencia de bits se obtiene segmentado el canal ffsico, en donde la secuencia de bits comprende: upk, up,k+1, up,k+2, up,k+3, up,k+4 y up,k+5, y p es un numero de secuencia del canal ffsico; y

entrelazar cada una de las dos secuencias por intermedio de un dispositivo de entrelazado de 48 filas x 30 columnas respectivamente, en donde up,k, up,k+i y up,k+2 estan entrelazados por un primer dispositivo de entrelazado, estando up,k+3, uP,k+4 y up,k+5 entrelazados por un segundo dispositivo de entrelazado.
4. El metodo segun la reivindicacion 3, en donde el primer dispositivo de entrelazado proporciona, a la salida, Vp,k, vp,k+i y vp,k+2, el segundo dispositivo de entrelazado proporciona, a la salida, vp,k+3, vp, + y vp, +, y el metodo comprende, ademas:

poner en practica la redisposicion de constelacion para los bits de entrada Vp,k Vpk+i, Vp,k+2, Vp,k+3, Vp,k+4,, Vp,k+5 en una de las maneras siguientes, cuando se realiza la redisposicion de constelacion:

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+1Vp,k+2 Vp,k+3 Vp,k+4Vp,k+5

1

Vp, k+3 Vp, k+4 Vp, k+5Vp, kVp, k+1 Vp, k+2

2

^p,k ^prk+\^p,k+2 ^ ptk+ 3 ^ p,k+* ^ pyk+5

3

^p,k+3^p,k+4^p,k+5^p,k Yp,k+\^p,k+2

o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp.kVp.k+1Vp,k+2Vp,k+3Vp,k+4Vpk+5

1

Vp,k+4Vp,k+5Vp,k+2Vp,k+3Vp,kVp,k+1

2

^P.k ^P,k+1 Yp,k+2^p,k+3 ^ p,k+4 ^ p,k+5

3

V p,k+iV p,k+5V p,k*2Vk+3 Vp,kVpMl

o,

5

10

15

20

25

30

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+1 Vp,k+2Vp,k+3Vp,k+4Vp,k+5

1

Vp,k+2Vp,k+3 Vp,k+4Vp,k+5Vp,kVp,k+1

2

Vp,k Vp,k±\ V prk±2V p,k+S Vp.k+4^P,k+$

3

Vp}k+2^k+iy p,k+4 Vpjc4-S Vp,k^ptk+l

o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+1 Vp,k+2Vp,k+3Vp,k+4Vp,k+5

1

Vp,k+2Vp,k+3Vp,kVp,k+1 Vp,k+4Vp,k+5

2

V p,k Vp,*+1Vpf+lVVp,k±4 ^p,k+5

3

^ptk+2^k+3yp,k^p,k+l ^p,k+4 ^p,k+5

o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+1 Vp,k+2Vp,k+3Vp,k+4Vp,k+5

1

Vp,kVp,k+1 Vp,k+4Vp,k+5Vp,k+2Vp,k+3

2

^p,k ^p,k+] ^p,k+2 ^p,k+2 ^ p,k+4^ p,k+5

3

^p,k^p,k+l^ p,k+4^p,k+5 ^ p,k+

o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+1 Vp,k+2Vp,k+3Vp,k+4Vp,k+5

1

Vp,k+4Vp,k+5Vp,kVp,k+1 Vp,k+2Vp,k+3

2

Vp,k V/>,*+lVp,k+2Vp,k+l Vp,*+4 V/»,*+5

3

^ p,k+4^ p,k+S^ p,k^ p,k+l ^p,k+2^k+3

en donde v/>-‘ representa la inversion de vpj.
5. Un sistema de codificacion y multiplexacion en un canal compartido de enlace descendente de alta velocidad, que comprende un modulo de segmentacion de canal ffsico, caracterizado por cuanto que el sistema de codificacion y multiplexacion comprende, ademas:

un modulo de entrelazado, configurado para, en un caso de modulacion 64QAM, dividir una secuencia de bits procedente del modulo de segmentacion de canal ffsico en tres secuencias y entrelazar cada una de las tres secuencias de aprendizaje por intermedio de un dispositivo de entrelazado de 32 filas * 30 columnas, respectivamente;

y por cuanto que el sistema esta configurado de modo que la secuencia de bits comprende: up,k, up,k+i, up,k+2, up,k+3, up,k+4 y up,k+5, y p es un numero de secuencia del canal ffsico;

estando up,k y up,k+i entrelazados por un primer dispositivo de entrelazado, los up,k+2 y up,k+3 estan entrelazados por un segundo dispositivo de entrelazado y los up,k+4 y up,k+5 estan entrelazados por un tercer dispositivo de entrelazado.
6. El sistema segun la reivindicacion 5, caracterizado por cuanto que el sistema esta configurado, ademas, de modo que el primer dispositivo de entrelazado proporciona, a la salida, Vp,k y Vp^+i, el segundo dispositivo de entrelazado proporciona, a la salida, Vp,k+2 y Vp,k+3 y el tercer dispositivo de entrelazado proporciona, a la salida, Vp,k+4 y Vp,k+5, y el sistema comprende:

un modulo de redisposicion de constelacion, configurado para poner en practica una redisposicion de constelacion para los bits de entrada Vp,k, Vp,k+i, Vp,k+2, Vp,k+3, Vp,k+4, Vp,k+5 en una de las maneras siguientes:

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+1 Vp,k+2Vp,k+3Vp,k+4Vp,k+5

1

Vp,k+3Vp,k+4Vp,k+5Vp,kVp,k+1 Vp,k+2

2

^ p,k ^ p,k+]^ p,k+2 ^ p,k+3 ^p,k+4^p,k+S

3

^ p,k+3^p,k+4^p,k+5 ^p,k ^p,k+\^p,k+2

5

o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+1 Vp,k+2Vp,k+3Vp,k+4Vp,k+5

1

Vp,k+4Vp,k+5Vp,k+2Vp,k+3 Vp,kVp,k+1

2

^p,k ^ p,k±\ ^p,kA-2^prk+3 ^ p,k+4^ p,k+5

3

^p,k+4^p,k+5^p,k+2^k+3 ^p,k^p,k+1

o,

10

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+1 Vp,k+2Vp,k+3Vp,k+4Vp,k+5

1

Vp,k+2Vp,k+3Vp,k+4Vp,k+5Vp,kVp,k+1

2

^ p,k^ p,k+\^p,k+2^ptk+3^ p,k+4 ^ p,k-1-5

3

^ p,k+2^k&-3^ p>k+4 ^ p,k+5 ^p,k^p,k+1

o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+1 Vp,k+2Vp,k+3Vp,k+4Vp,k+5

1

Vp,k+2Vp,k+3Vp,kVp,k+1 Vp,k+4Vp,k+5

2

Vp,k Vp,k+lVpM2VP,k+l Vp,k+4Vp,k+S

3

V p,k+2Vk+3V p,kV p,k+l V p,MVP,k+1

15 o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp, kVp, k+1 Vp, k+2Vp , k+3Vp, k+4 V k+5

1

Vp,kVp,k+1 V p}k+4 V ,k+5Vp,k+2Vp,k+3

2

^ p,k^ p,k+l^ p,k+2 ^p,k+3 ^ p,k+4^ p,k±5

3

^p,k^p,k+l^ p,k+4^ptk+5^p>k+2^k+3

o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp, kVp, k+1 Vp, k+2Vp, k+3Vp, k+4Vp, k+5

1

Vp,k+4Vp,k+5Vp,kVp,k+1 Vp,k+Vp,k+3

5

10

15

20

25

30

Parametro de version de constelacion b

Secuencia de bits de salida

2

Vp,k Vp,k+lVp,k+2Vp,ttl Vp,k±tVp,ktS

3

p,fc+4^ftk+5^Ptk^ptk+l ^ptk+2^k+3

v

en donde p>‘ represents la inversion de vpi
7. Un sistema de codificacion y multiplexacion en un canal compartido de enlace descendente de alta velocidad, que comprende un modulo de segmentacion de canal ffsico, caracterizado por cuanto que el sistema de codificacion y multiplexacion comprende, ademas:

un modulo de entrelazado, configurado para, en un caso de modulacion 64QAM, dividir una secuencia de bits procedente del modulo de segmentacion de canal ffsico en dos secuencias y entrelazar cada una de las dos secuencias por intermedio de un dispositivo de entrelazado de 48 filas * 30 columnas, respectivamente;

y por cuanto que el sistema esta configurado de tal manera que la secuencia de bits comprende: up,k, up,k+i, up,k+2, up,k+3, up,k+4 y up,k+5, y p es un numero de secuencia del canal ffsico;

y por cuanto que los up,k, up,k+i y up,k+2 estan entrelazados por un primer dispositivo de entrelazado, los up,k+3, up,k+4 y up,k+5 estan entrelazados por un segundo dispositivo de entrelazado.
8. El sistema segun la reivindicacion 7, configurado, ademas, de tal manera que el primer dispositivo de entrelazado proporciona, a la salida, Vp,k Vp,k+i y Vp,k+2, el segundo dispositivo de entrelazado proporciona, a la salida, Vp,k+3, vpk+4 y vp,k+5, y el sistema comprende, ademas:

un modulo de redisposicion de constelacion, configurado para poner en practica la redisposicion de constelacion para los bits de entrada VPk, VPk+i, VPk+z VPk+3, VPk+4,,VPk+5 en una de las maneras siguientes:

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+1 Vp,k+2Vp,k+3 Vp,k+4Vp,k+5

1

Vp,k+3 Vp,k+4 Vp,k+ 5 Vp,kVp.k+l Vp,k+2

2

Vp,k Vp,k+1 Vp'k+2 Vp,k+3 V/?,*+4Vp,k+$

3

^p,k+3^ pJc+4^p,k+5^ p,k ^p,k+[^p,k+2

o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+1 'Vp,k+2Vp,k+'3 Vp,k+4Vp,k+5

1

Vp,k+4 Vp,k+5Vp,k+2Vp,k+3 Vp,kVp,k+1

2

vp,k vpM>vpM2vpM> vpM*vpMS

3

V p,kUVp,k*SVp,k+2Vk+iVpJcVpJtM

o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+ 1Vp,k+2V p,k+3Vp,k+4Vp,k+5

1

Vp,k+2Vp,k+3 Vp,k+4 Vp,k+5 p V,kVp,k+1

2

vp,k Vp,k+1 Vprk+* Vp,*+5 VP,k+4 VpM5

3

^p,k+2^k+3^p,k+4 ^p,k+5 ^p,k^p,k+1

o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp,kVp,k+1Vp,k+2Vp,k+3Vp.k+4Vp,k+5

1

Vp,k+2Vp,k+3Vp,kVp,k+1Vp,k+4Vp,k+5

2

V p.kVp,k+\VpM2Vp,k+}Vp,k*4Vp,k*5

3

Vp,k+2Vk+lVp,kVp,k+lVp,k+‘lVp,ln-5

o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp, kVp, k+1 Vp, k+2Vp, k+3Vp, k+4 Vp, k+5

1

Vp, kVp, k+1 Vp, k+4Vp, k+5 Vp,k+2 Vp, k+3

2

Vp,k Vp.k+1 Vp,k 4 2 Vp,k+3 Vp,*+4 V p,k+5

3

VptkV p,k+[V p,k+<\Vp,k+S Vp,k+2Vk+3

5 o,

Parametro de version de constelacion b

Secuencia de bits de salida

0

Vp, kVp, k+1 Vp, k+2Vp, k+3Vp, k+4Vp, k+5

1

Vp,k+4Vp,k+5Vp,kVp,k+1Vp,k+2Vp,k+3

2

Vp,k Vp,k4-1 Vp,k+2Vp,k+3 Vp.k+A Vp,*+S.

3

^ p,k+A^ p,k+S^p,k^ p,k+Y ^/?ffc+2^,fc+3

en donde vp-‘ represents la inversion de vpi.

10