ES2426450T3 - Dispositivo y método para entrelazamiento de bits - Google Patents

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Abstract

Un método para entrelazamiento de bits, usado para el entrelazamiento de bits del canal compartido de enlacedescendente de alta velocidad en el sistema de comunicación móvil de acceso múltiple por división de código debanda ancha, donde el método comprende, en primer lugar, la lectura de la información de control de la capa altaque contiene el esquema de modulación y el número de códigos, y un procedimiento de entrelazamiento de bits paracada código, que comprende los siguientes pasos: (a) determinar el número de entrelazadores rectangulares NInt requeridos para ser usados de acuerdo con elesquema de modulación; (110) (b) determinar el número de bits U de un código único de acuerdo con los parámetros del sistema; (120) (c) escribir los datos de los bits U en filas en los entrelazadores NInt Nrow x NcoI después de la segmentación del canalfísico; (140) (d) entrelazar los datos en los entrelazadores NInt Nrow x NcoI a modo de entrelazamiento en bloque; (180) (e) leer los bits del código único, en turnos, de los entrelazadores NInt, donde los datos de cada entrelazador se leenpor columna; (190), y (f) combinar ordenadamente los datos de los bits U que se leen en los entrelazadores NInt en cada turno; (200);estando el método caracterizado por: en el paso (c), escribir ordenadamente los bits U en los entrelazadores rectangulares NInt Nrow x NcoI de una de lastres maneras siguientes si el esquema de modulación es de modulación de la amplitud en cuadratura de 64, demodulación de la amplitud en cuadratura de 256, de modulación de la amplitud en cuadratura de 1024 o demodulación de la amplitud en cuadratura de 4096.

Description

Dispositivo y método para entrelazamiento de bits
5 Campo técnico
La presente invención se refiere a un método para el entrelazamiento de bits en un sistema de comunicación móvil de acceso múltiple por división de código de banda ancha (WCDMA), y, más particularmente, a un dispositivo y a un método para entrelazamiento de bits del canal compartido de enlace descendente de alta velocidad (HS-DSCH) en
10 la evolución de acceso de paquetes a alta velocidad (HSPA+).
Antecedentes técnicos
De acuerdo con la propuesta de RP-060846 (que es una WID propuesta para 64QAM para acceso de paquetes de
15 enlace descendente a alta velocidad (HSDPA)) del proyecto de asociación de tercera generación (3GPP), se añadirá un nuevo esquema de modulación de orden superior, tal como la modulación de la amplitud en cuadratura de 64 (64QAM), al enlace descendente HSPA+. Sin embargo, las especificaciones 3GPP actuales no han definido cómo añadir 64QAM dentro de las nuevas especificaciones.
20 De acuerdo con la sección 4.5.6 en 3GPP TS 25.212 V7.3.0, un módulo de codificación de canal de capa física de una estación base (denominado en adelante Nodo B) necesita entrelazar los datos provenientes de la parte del segmento del canal físico. Sin embargo, el módulo actual de entrelazamiento de bits sólo soporta la modulación por desplazamiento de fase en cuadratura (QPSK) y la modulación de la amplitud en cuadratura de 16 (16QAM). En la figura 1, se proporciona un método para el entrelazamiento de bits para QPSK y 16QAM para la técnica anterior.
25 El documento "64QAM for HSDPA", ERICSSON, de 2 de noviembre de 2006, contiene un breve resumen de algunas de las simulaciones realizadas en RAN1, mostrando ganancias significativas con 64QAM para HSDPA.
El documento "Proposal of interleave structure of HSDPA", MITSUBISHI ELECTRIC, de 25 de noviembre de 2001,
30 analiza varios posibles candidatos de estructura de entrelazamiento para HSDPA junto con los resultados de la simulación.
Con el fin de que el sistema HSPA+ soporte completamente la tecnología 64QAM y de que sea compatible con la tecnología HSDPA existente, surge la necesidad de un nuevo método de entrelazamiento de bits. El sistema HSPA+
35 puede soportar bien una tecnología de modulación de orden superior, tal como la 64QAM, y ser totalmente compatible con el sistema existente mediante el método.
Sumario de la invención
40 Un problema técnico que se va a resolver mediante la presente invención es el de proporcionar un dispositivo y un método para el entrelazamiento de bits, tal que un sistema de evolución de acceso de paquetes a alta velocidad pueda soportar bien una tecnología de modulación de orden superior, tal como la modulación de la amplitud en cuadratura de 64, y pueda ser totalmente compatible con el sistema existente.
45 Con el fin de resolver el problema de tecnología que se describió anteriormente, esta invención describe un método como el que se define en la reivindicación 1.
Además, el método descrito anteriormente también puede tener las siguientes características. En el paso (b), el número de bits del código único es:
donde Velocidad de chip es la velocidad de chip del sistema dúplex por división de frecuencia de acceso múltiple por división de código de banda ancha, SF es un factor de espectro esparcido de acceso de paquetes de enlace 55 descendente de alta velocidad, y TTI es un intervalo de tiempo de transmisión del acceso de paquetes de enlace descendente de alta velocidad.
Además, el método descrito anteriormente también puede tener las siguientes características: cuando el esquema de modulación es de modulación de la amplitud en cuadratura de 64, el número de los entrelazadores rectangulares 60 es NInt = 3, siendo cada entrelazador un entrelazador de 32 x 30, y el número de bits del código único es U = 2880.
Además, cuando el esquema de modulación es la modulación de la amplitud en cuadratura de 64, el número de entrelazadores rectangulares NInt requerido es 3, y el número de bits U de código único es 2880,
donde el paso (c) comprende: (c1) después de la segmentación del canal físico, escribir, respectivamente, 2880 mediante bits en fila dentro de 3 entrelazadores idénticos de 32 x 30 de acuerdo con la modulación de la amplitud en cuadratura de 64, donde los bits se escriben de la manera siguiente:
5 escribir el (k + (m-1) •2)-ésimo bit y el (k+1+ (m-1) •2)-ésimo bit de los 2880 bits dentro del m-ésimo entrelazador, donde el valor para m es 1, 2 o 3 como viene a continuación:
cuando m es 1, para el primer entrelazador, los bits escritos son el k-ésimo bit y el (k+1)-ésimo bit;
10 cuando m es 2, para el segundo entrelazador, los bits escritos son el (k+2)-ésimo bit y el (k+3)-ésimo bit y;
cuando m es 3, para el tercer entrelazador, los bits escritos son el (k+4)-ésimo bit y el (k+5)-ésimo bit;
donde el paso (d) comprende: (d1) Los bits se entrelazan en tres entrelazadores idénticos de 32 x 30 a modo de 15 entrelazamiento en bloque;
donde el paso (e) comprende: (e1) leer de los bits de un código de tres entrelazadores idénticos en turnos múltiples, donde se leen 2 bits ordenadamente de cada entrelazador a partir del primer entrelazador, después a partir del segundo entrelazador, y todavía después a partir del tercer entrelazador en cada turno, hasta que se lean todos los
20 bits; los bits de cada entrelazador se leen fila por fila desde la primera fila hasta la última fila de cada columna y desde la primera columna hasta la última columna.
Un dispositivo para el entrelazamiento de bits proporcionado por la presente invención en la reivindicación 4 se usa para procesar el entrelazamiento de bits del canal compartido de enlace descendente de alta velocidad en la 25 evolución de acceso de paquetes a alta velocidad de un sistema de comunicación móvil de acceso múltiple por división de código de banda ancha.
Además, el dispositivo descrito anteriormente puede tener también las siguientes características. El módulo para calcular el número de bits de un código calcula el número de bits U del código único de la siguiente manera: 30
donde Velocidad de chip es la velocidad de chip del sistema dúplex por división de frecuencia de acceso múltiple por división de código de banda ancha, SF es un factor de espectro esparcido de acceso de paquetes de enlace
35 descendente de alta velocidad, y TTI es un intervalo de tiempo de transmisión del acceso de paquetes de enlace descendente de alta velocidad.
Además, el dispositivo descrito anteriormente puede tener también las siguientes características:
40 cuando el esquema de modulación es una modulación de la amplitud en cuadratura de 64, el número de los entrelazadores rectangulares calculado mediante el módulo para calcular el número de entrelazadores es NInt = 3, el número de bits del código único calculado mediante el módulo para calcular el número de bits en un código es U = 2880, un módulo para asignar bits y un módulo para escribir bits para entrelazamiento que usa 3 entrelazadores de 32 x 30 para procesar los datos.
45 Además, el dispositivo descrito anteriormente también puede tener las siguientes características:
un módulo para asignar bits y un módulo para escribir bits, para llevar a cabo la asignación y la escritura de entrelazamiento de las siguientes maneras:
50 escribir ordenadamente los U bits en los entrelazadores NInt rectangulares Nrow x Ncol, si el esquema de modulación es de modulación por desplazamiento de fase en cuadratura;
escribir el (k + (m - 1) • 2)-ésimo bit y el (k + 1 + (m - 1) • 2)-ésimo bit de los U bits en el entrelazador m-ésimo si el 55 esquema de modulación es de modulación de la amplitud en cuadratura de 16.
De este modo, se puede observar que el sistema de evolución de acceso de paquetes a alta velocidad puede soportar la tecnología de modulación de alto orden, tal como la modulación de la amplitud en cuadratura de 64, y ser totalmente compatible con los sistemas existentes, usando el método y el dispositivo de acuerdo con la presente
60 invención tal que el sistema de evolución de acceso de paquetes a alta velocidad pueda obtener un mayor rendimiento del sistema que el sistema de acceso de paquetes de enlace descendente a alta velocidad y actualizar el sistema existente. Un Nodo B puede proporcionar una alta realización del sistema sobre la base de ser totalmente compatible con el sistema existente.
Breve descripción de los dibujos
La figura 1 es un diagrama de entrelazamiento de bits para QPSK y 16QAM en la técnica anterior;
5 la figura 2 es un diagrama esquemático de posiciones en codificación de canal HSPA+ en el dispositivo y de un método de acuerdo con una realización de la presente invención;
la figura 3 es un diagrama de bloques del dispositivo de acuerdo con la realización de la presente invención;
10 la figura 4 es un diagrama de flujo del método de acuerdo con la realización de la presente invención;
la figura 5 es un diagrama esquemático de un método para implementar el entrelazamiento de bits para diversos esquemas de modulación de acuerdo con la realización de la presente invención;
15 la figura 6 es un diagrama esquemático de un método para implementar el entrelazamiento de bits para 64QAM de acuerdo con la realización de la presente invención;
la figura 7 es un diagrama esquemático para escritura de bits en 3 entrelazadores para 64QAM de acuerdo con la realización de la presente invención;
20 la figura 8 es un diagrama esquemático de un método para implementar el entrelazamiento de bits usando el entrelazador de 32 x 30;
la figura 9 es un diagrama esquemático para lectura de bits de 3 entrelazadores y que constituyen 2880 bits para 25 64QAM de acuerdo con la realización de la presente invención;
la figura 10 es un diagrama esquemático para implementar el entrelazamiento de bits de otra manera para 64QAM de acuerdo con la realización de la presente invención; y
30 la figura 11 es un diagrama esquemático para escritura de bits en 3 entrelazadores de otra manera para 64QAM de acuerdo con la realización de la presente invención.
Realizaciones preferidas de la invención
35 La realización preferida de acuerdo con el esquema de la tecnología de la presente invención se describirá adicionalmente en detalle posteriormente en conjunción con los dibujos adjuntos.
Una capa física basada en la versión 7 de 3GPP (y versión posterior) usará una modulación de orden superior, tal como la 64QAM (puede incluso usar 256QAM, 1024QAM, 4096QAM, etc.) Sin embargo, en la actualidad, el 3GPP
40 aún no ha determinado cómo usar la tecnología de modulación de orden superior para 64QAM. Su especificación de la capa física aún no ha sido finalmente formada. La realización proporciona un dispositivo y un método para el entrelazamiento de bits en un sistema HSPA+, como se muestra en las figuras 3, 4 y 5. El dispositivo y el método para el entrelazamiento de bits proporcionados por esta invención se muestra en el "entrelazamiento de bits" de la figura 2.
45 En el método de acuerdo con la realización, la información de control de la capa superior, que contiene el esquema de modulación y el número de códigos, es leída primero. Debido a que el entrelazamiento de bits para cada código es el mismo para cada uno de los otros, se describe el procedimiento de entrelazamiento de bits para un solo código, que es aplicable también a otros códigos.
50 Paso 110: determinar el número NInt de entrelazadores rectangulares de acuerdo con el esquema de modulación con la siguiente fórmula:
donde Bits por símbolo es el número de bits en cada símbolo, y Orden de modulación es el orden de la modulación, como se muestra en la tabla 1.
Tabla 1: Número de bits de cada símbolo y la relación entre el orden de la modulación y la modulación En el primer ejemplo de aplicación, cuando se usa 64QAM, NInt = 3 se obtiene de acuerdo con la fórmula (1).
Esquema de modulación
Bits por símbolo Orden de modulación
QPSK
2 4
16QAM
4 16
64QAM
6 64
256QAM
8 256
1024QAM
10 1024
4096QAM
12 4096
En el segundo ejemplo de aplicación, cuando se usa 64QAM, NInt = 3 se obtiene también de acuerdo con la fórmula 5 (1).
Paso 120: determinar el número de bits U de un solo código con la siguiente fórmula:
10 donde Velocidad de chip es la velocidad de chip de un sistema dúplex (FDD) por división de frecuencia WCDMA (que ahora es de manera fija 3,84 Mcps, donde Mcps representa megachips por segundo), SF es un factor de espectro de esparcido de acceso de paquetes de enlace descendente de alta velocidad (que ahora está fijado a 16), y TTI es un intervalo de tiempo de transmisión del acceso de paquetes de enlace descendente de alta velocidad
15 (que ahora es de manera fija 3 intervalos de tiempo, es decir, 2 ms). Además, el significado de Bits por símbolo es el mismo que el de la fórmula (1).
En el primer y el segundo ejemplos de aplicación, U = 2880 se puede obtener de acuerdo con la fórmula (2).
20 Paso 130: primero determinar si se trata de datos de QPSK, y ejecutar el paso 140 si es así, de lo contrario, ejecutar el paso 150;
Paso 140: para los datos de QPSK, escribir ordenadamente U bits en los entrelazadores rectangulares NInt Nrow x NcoI y volver al paso 180;
25 Paso 150: determinar si se trata de datos de 16QAM, y ejecutar el paso 160 si es así, de lo contrario, ejecutar el paso 170;
Paso 160: para los datos de 16QAM, escribir ordenadamente U bits en los entrelazadores rectangulares NInt Nrow x 30 NcoI y volver al paso 180, en el que el (k + (m-1) • 2)-ésimo bit y el (k + 1 + (m-1) • 2)-ésimo bit se escriben en el mésimo entrelazador; y
Paso 170: para los datos de 64QAM o modulación de orden superior, escribir ordenadamente U bits en los entrelazadores rectangulares NInt Nrow x NcoI de una de las siguientes cuatro maneras.
35 La primera manera es escribir el (k + (m-1) • 2)-ésimo bit y el (k + 1 + (m-1) • 2)-ésimo bit de los bits U en el m-ésimo entrelazador.
Los parámetros usados en el paso 160 y 170 se explicarán primero de la siguiente manera:
40 el significado de U es el mismo que el de la fórmula (2); el significado de NInt es el mismo que el de la fórmula (1); para el HSDPA, NInt Nrow x NcoI es actualmente de manera fija de 32 filas por 30 columnas (esto es, usando un entrelazador de 32 x 30), y el valor de k es como sigue:
donde el significado de Bits por símbolo es el mismo que el de la fórmula (1), y n es un número entero positivo entre
, m es un número para el entrelazador y es un número entero positivo entre 1 y NInt, incluyendo 1 y NInt, y el significado de NInt es el mismo que el de la fórmula (1).
50 En el primer ejemplo de aplicación, si se selecciona la primera manera para ser empleada, los 1º, 2º, 7º, 8º, 13º, 14º,..., 2863º, 2864º, 2869º, 2870º, 2875º y 2876º bits de los 2880 bits se escriben ordenadamente en el primer entrelazador, los 3º, 4º, 9º, 10º, 15º, 16º,..., 2865º, 2866º, 2871º, 2872º, 2877º y 2878º bits de los 2880 bits se escriben ordenadamente en el segundo entrelazador y los 5º, 6º, 11º, 12º, 17º, 18º,..., 2867º, 2868º, 2873º, 2874º,
55 2879º y 2880º bits de los 2880 bits se escriben ordenadamente en el tercer entrelazador, como se muestra en la figura 6 y en la figura 7.
La segunda manera consiste en escribir el (k + (m-1) • 2)-ésimo bit y el (k + 1 + (m-1) • 2)-ésimo bit de los bits U en el (NInt -m + 1)-ésimo entrelazador.
5 La tercera manera es escribir la (k + m-1)-ésimo bit y el (k + m-1 + NInt)-ésimo bit de los bits U en el m-ésimo entrelazador.
La cuarta manera consiste en escribir el (k + m - 1)-ésimo bit y el (k + m-1 + NInt)-ésimo bit de los bits U en el (NInt -m + 1)-ésimo entrelazador.
En las diversas maneras descritas anteriormente, cuando los bits se escriben en los entrelazadores, los bits se escriben columna por columna desde la primera columna hasta la última columna en cada fila en los entrelazadores y desde la primera fila hasta la última fila.
15 En el segundo ejemplo de aplicación, si se selecciona la cuarta manera para ser empleada, entonces los 3º, 6º, 9º, 12º, 15º, 18º,..., 2865º, 2868º, 2871º, 2874º, 2877º, y 2880º bits de los 2880 bits se escriben ordenadamente en el primer entrelazador, los 2º, 5º, 8º, 11º, 14º, 17º,..., 2864º, 2867º, 2870º, 2873º, 2876º y 2879º bits de los 2880 bits se escriben ordenadamente en el segundo entrelazador, y los 1º, 4º, 7º, 10º, 13º, 16º,..., 2863º, 2866º, 2869º, 2872º, 2875º y 2878º bits de los 2880 bits se escriben ordenadamente en el tercer entrelazador, como se muestra en la figura 11 y la figura 11.
Paso 180: los bits entrelazan los datos en los entrelazadores NInt Nrow x NcoI a modo de entrelazamiento en bloque.
25 En el primer ejemplo de aplicación, los bits entrelazan los datos en los 3 entrelazadores idénticos de 32 x 30 a modo de entrelazamiento en bloque, que consiste en que, dado que los números originales de la columna son 1, 2, 3, 4, 5,......, 28, 29 y 30, entonces los números entrelazados de la columna son 1, 21,11, 6,16, 26, 4,14, 24, 9,19, 29, 2,12, 22, 7,17, 27, 5,15, 25, 20,10, 30, 13, 3, 8, 23, 28 y 18, como se muestra en la figura. 8.
El método de entrelazamiento empleado en el segundo ejemplo de aplicación es el mismo.
Paso 190: leer los bits del código único, en turnos, de los entrelazadores NInt, donde los datos de cada entrelazador son leídos por columna.
35 En concreto, los datos se leen en múltiples turnos, así, se leen 2 bits de cada entrelazador ordenadamente desde el primer entrelazador hasta el entrelazador NInt-ésimo en cada turno, hasta que se han leído todos los datos, y los datos para cada entrelazador se leen columna por columna, desde la primera columna hasta la última columna y desde la primera fila hasta la última fila para cada columna.
En el primer ejemplo de aplicación, cuando se leen los bits del código único de los 3 entrelazadores, se leen 2 bits del primer entrelazador ordenadamente, columna por columna, desde la primera fila y la primera columna, después, se leen 2 bits del segundo entrelazador, y, después, se leen 2 bits del tercer entrelazador. Las operaciones descritas anteriormente se repiten 480 veces, como se muestra en las figuras 6 y 9.
45 En el segundo ejemplo de aplicación, cuando se leen los bits del código único de los 3 entrelazadores, se leen 2 bits del primer entrelazador ordenadamente, columna por columna, desde la primera fila y la primera columna, después, se leen 2 bits del segundo entrelazador, y, después, se leen 2 bits del tercer entrelazador. Las operaciones descritas anteriormente se repiten 480 veces, como se muestra en las figuras 9 y 10.
Paso 200: combinar ordenadamente 2 • NInt bits leídos desde los entrelazadores NInt en cada turno en los bits U.
En el primer ejemplo de aplicación, cada 6 bits leídos de 3 entrelazadores se combinan ordenadamente en 2880 bits, como se muestra en la figura 9.
55 En el segundo ejemplo de aplicación, cada 6 bits leídos de 3 entrelazadores se combinan ordenadamente en 2880 bits, como se muestra en la figura 9.
La figura 5 es un diagrama esquemático de un método para implementar entrelazamiento de bits para diversos esquemas de modulación de acuerdo con la realización de esta invención. El método es aplicable a 6 clases de esquemas de modulación que incluyen QPSK, 16QAM, 64QAM, 256QAM, 1024QAM y 4096QAM. Se puede observar en la figura que cuando se emplea el esquema de modulación QPSK, sólo se necesita usar un entrelazador. Cuando los esquemas de modulación son 16QAM, 64QAM, 256QAM, 1024QAM y 4096QAM, se usan, respectivamente, 2, 3, 4, 5 y 6 entrelazadores. Cuando se escriben los datos, se procesan, de la primera manera, en el paso 170, y ciertamente se pueden procesar de otras maneras varias.
65 En la figura 3, se muestra un dispositivo usado para implementar el método de acuerdo con la realización. El dispositivo comprende un módulo para leer información de la capa alta, un módulo para calcular el número de entrelazadores, un módulo para calcular el número de bits en un código, un módulo para leer datos, un módulo para asignar bits, un módulo para escribir bits para entrelazar, un módulo para entrelazar bits, un módulo para leer bits entrelazados, un módulo para combinar bits, y en el que:
5 el módulo para calcular el número de entrelazadores se usa para calcular el número NInt de entrelazadores rectangulares requerido por un código único de acuerdo con el esquema de modulación y para emitir el número NInt a los módulos que necesitan el número NInt,
10 el módulo para calcular el número de bits de un código se usa para calcular el número U de bits de un código único de acuerdo con los parámetros del sistema y para emitir el número U de bits a aquellos módulos que necesitan el número U de bits,
el módulo para leer datos se usa para leer datos después de la segmentación del canal físico y para emitir datos al 15 módulo para asignar bits,
el módulo para asignar bits se usa para asignar los bits U introducidos en los entrelazadores NInt Nrow x NcoI de acuerdo con el esquema de modulación,
20 el módulo para escribir bits para entrelazar se usa para escribir, respectivamente, en la fila, los datos obtenidos a partir del módulo para leer datos en los entrelazadores correspondientes,
el módulo para entrelazar bits se usa para entrelazar los bits escritos en los entrelazadores a modo de entrelazamiento en bloque,
25 el módulo para leer bits entrelazados se usa para leer en turnos los bits de un código único de los entrelazadores rectangulares NInt Nrow x NcoI, donde los datos en cada entrelazador se leen en columna, y
el módulo para combinar bits se usa para combinar ordenadamente los datos leídos de los entrelazadores NInt de los 30 bits U.
Los módulos descritos anteriormente completan el procesamiento de un código por vez. El método específico de cálculo o método de funcionamiento de cada módulo se ha descrito con detalle en el proceso anterior, y los detalles innecesarios no se darán aquí ya.
35 Después de emplear el dispositivo y el método descritos anteriormente, un Nodo B puede proporcionar alto rendimiento del sistema sobre la base de ser totalmente compatible con el sistema existente.
El principio de funcionamiento de la presente invención se describió aquí con detalle anteriormente, pero es sólo un
40 ejemplo visualizado a fin de proporcionar una fácil comprensión y no debe considerarse como una limitación del alcance de la presente invención. Además, se pueden hacer diversas variaciones y sustituciones posibles y equivalentes de acuerdo con el esquema de tecnología de la presente invención y la descripción de sus realizaciones preferidas. Todas estas modificaciones y alternativas deben caer dentro del alcance de protección de las reivindicaciones adjuntas.
Aplicabilidad industrial
El sistema de evolución de acceso de paquetes de alta velocidad puede soportar bien tecnología de modulación de orden superior, tal como la modulación de la amplitud en cuadratura de 64, y ser totalmente compatible con el
50 sistema existente, usando el método y el dispositivo de entrelazamiento de bits de acuerdo con la presente invención, tal que el sistema de evolución de acceso de paquetes de alta velocidad pueda obtener un mayor rendimiento del sistema que el sistema de acceso de paquetes de enlace descendente de alta velocidad, y actualizar el sistema existente, proporcionando, por ello, un alto rendimiento del sistema sobre la base de ser totalmente compatible con el sistema existente. El método y el dispositivo son aplicables para el entrelazamiento de bits en un
55 sistema de comunicación móvil de acceso múltiple por división de código de banda ancha, y, más particularmente, para el entrelazamiento de bits del canal compartido de enlace descendente de alta velocidad en la evolución de acceso de paquetes de alta velocidad.

Claims (4)

  1. REIVINDICACIONES
    1. Un método para entrelazamiento de bits, usado para el entrelazamiento de bits del canal compartido de enlace descendente de alta velocidad en el sistema de comunicación móvil de acceso múltiple por división de código de
    5 banda ancha, donde el método comprende, en primer lugar, la lectura de la información de control de la capa alta que contiene el esquema de modulación y el número de códigos, y un procedimiento de entrelazamiento de bits para cada código, que comprende los siguientes pasos:
    (a)
    determinar el número de entrelazadores rectangulares NInt requeridos para ser usados de acuerdo con el esquema de modulación; (110)
    (b)
    determinar el número de bits U de un código único de acuerdo con los parámetros del sistema; (120)
    (c) escribir los datos de los bits U en filas en los entrelazadores NInt Nrow x NcoI después de la segmentación del canal 15 físico; (140)
    (d)
    entrelazar los datos en los entrelazadores NInt Nrow x NcoI a modo de entrelazamiento en bloque; (180)
    (e)
    leer los bits del código único, en turnos, de los entrelazadores NInt, donde los datos de cada entrelazador se leen por columna; (190), y
    (f)
    combinar ordenadamente los datos de los bits U que se leen en los entrelazadores NInt en cada turno; (200);
    estando el método caracterizado por:
    25 en el paso (c), escribir ordenadamente los bits U en los entrelazadores rectangulares NInt Nrow x NcoI de una de las tres maneras siguientes si el esquema de modulación es de modulación de la amplitud en cuadratura de 64, de modulación de la amplitud en cuadratura de 256, de modulación de la amplitud en cuadratura de 1024 o de modulación de la amplitud en cuadratura de 4096:
    1) escribir el (k + (m - 1) • 2)-ésimo bit y el (k + 1 + (m - 1) • 2)-ésimo bit de los bits U en el (NInt - m + 1)-ésimo entrelazador;
    2) escribir el (k + m - 1)-ésimo bit y (k + m - 1 + NInt)-ésimo bit de los bits U en el m-ésimo entrelazador, y 35 3) escribir el (k + m - 1)-ésimo bit y el (k + m - 1 + NInt)-ésimo bit de los bits U en el (NInt - m + 1)-ésimo entrelazador;
    donde el valor de k es el siguiente: k = 1 + (n -1) • Bits por símbolo, Nrow es el número de fila y NcoI es el número de columna de los entrelazadores especificados en el acceso de paquetes de enlace descendente a alta velocidad, n es
    un número entero positivo entre 1 y entrelazador, y es un número entero positivo entre 1 y NInt, incluyendo 1 y NInt; y
    en el que en los diversos casos descritos anteriormente, para cada entrelazador, los bits se escriben columna por columna desde la primera columna hasta la última columna en cada fila y desde la primera fila hasta la última fila,
    en el que en el paso (a), el número de entrelazadores rectangulares es
    donde Bits por símbolo es el número de bits en cada símbolo, y Orden de modulación es el orden de la modulación, y cuando el esquema de modulación es modulación por desplazamiento de fase en cuadratura, el orden de modulación es 4; cuando el esquema de modulación es el de modulación de la amplitud en cuadratura de 16, el orden de modulación es 16; cuando el esquema de modulación es el de modulación de la amplitud en cuadratura de 64, el orden de modulación es 64; cuando el esquema de modulación es el de modulación de la amplitud en
    55 cuadratura de 256, el orden de modulación es 256, cuando el esquema de modulación es el de modulación de la amplitud en cuadratura de 1024, el orden de modulación es 1024, y cuando el esquema de modulación es el de modulación de la amplitud en cuadratura de 4096, el orden de modulación es 4096,
    en el que, cuando el esquema de modulación es el de modulación de la amplitud en cuadratura de 64, el número de NInt es 3; cuando el esquema de modulación es el de modulación de la amplitud en cuadratura de 256, el número de NInt es 4; cuando el esquema de modulación es el de modulación de la amplitud en cuadratura de 1024, el número de NInt es 5, y cuando el esquema de modulación es el de modulación de la amplitud en cuadratura de 4069, el número de NInt es 6,
    en el que, en el paso (e), la lectura de los bits del código único de los NInt entrelazadores se realiza en múltiples turnos, y se leen 2 bits de cada entrelazador ordenadamente, desde el primer entrelazador hasta el NInt-ésimo en 5 cada turno, hasta que todos los bits se hayan leído, y los bits de cada entrelazador se leen fila por fila, desde la primera fila hasta la última fila de cada columna, y desde la primera columna hasta la última columna, y
    en el que, en el paso (f), se combinan ordenadamente 2 • NInt bits leídos en cada turno en los bits U.
    10 2. El método de acuerdo con la reivindicación 1, en el que, en el paso (b), el número de bits del código único es
    donde Velocidad de chip es la velocidad de chip de un sistema de acceso múltiple por división de código de banda 15 ancha, SF es el factor de esparcido del acceso de paquetes de enlace descendente a alta velocidad, y TTI es un intervalo de tiempo de transmisión del acceso de paquetes de enlace descendente a alta velocidad, y
    en el que, cuando el esquema de modulación es el de modulación de la amplitud en cuadratura de 64, U es 2880, cuando el esquema de modulación es el de modulación de la amplitud en cuadratura de 256, U es 3840, cuando el 20 esquema de modulación es el de modulación de la amplitud en cuadratura de 1024, U es 4800, y, cuando el esquema de modulación es el de modulación de la amplitud en cuadratura de 4096, U es 5760.
  2. 3. Un método de acuerdo con la reivindicación 1, en el que el esquema de modulación es el de modulación de la amplitud en cuadratura de 64, el número de entrelazadores rectangulares NInt requerido es 3 y el número de bits U
    25 de un código único es 2880, en el que el paso (c) comprende: (c1) después de la segmentación del canal físico, escribir, respectivamente, 2880 bits por fila en 3 en entrelazadores idénticos de 32 x 30 de acuerdo con la modulación de la amplitud en cuadratura de 64, en el que los bits se escriben de la manera siguiente:
    escribir el (k + (m-1) • 2)-ésimo bit y el (k + 1 + (m-1) • 2)-ésimo bit de los 2880 bits en el (4 - m)-ésimo entrelazador, 30 donde un valor para m es 1, 2 o 3 como viene a continuación:
    cuando m es 1, para el tercer entrelazador, los bits escritos son el k-ésimo bit y el (k +1)-ésimo bit,
    cuando m es 2, para el segundo entrelazador, los bits escritos son el (k + 2)-ésimo bit y el (k + 3)-ésimo bit, y 35 cuando m es 3, para el primer entrelazador, los bits escritos son el (k + 4)-ésimo bit y el (k + 5)-ésimo bit;
    en el que el paso (d) comprende: (d1) los bits se entrelazan en tres entrelazadores idénticos de 32 x 30 a modo de entrelazamiento en bloque;
    40 en el que el paso (e) comprende: (e1) leer los bits de un código de tres entrelazadores idénticos en múltiples turnos, en el que se leen 2 bits de cada entrelazador ordenadamente del primer entrelazador, después del segundo entrelazador, y aún después del tercer entrelazador en cada turno, hasta que se hayan leído todos los bits, los bits de cada entrelazador se leen fila por fila desde la primera fila hasta la última fila en cada columna y desde la primera
    45 columna hasta la última columna.
  3. 4. Un dispositivo para entrelazamiento de bits, usado para entrelazamiento de bits del canal compartido de enlace descendente de alta velocidad de la evolución de acceso de paquetes a alta velocidad del sistema de comunicación móvil de acceso múltiple por división de código de banda ancha, en el que el dispositivo comprende un módulo para
    50 leer información de la capa alta, un módulo para calcular el número de entrelazadores, un módulo para calcular el número de bits en un código, un módulo para leer datos, un módulo para asignar bits, un módulo para escribir bits para entrelazar, un módulo para entrelazar bits, un módulo para leer bits entrelazados y un módulo para combinar bits, y en el que:
    55 se usa el módulo para leer información de la capa alta para leer información de control que contiene el esquema de modulación y el número de código de la capa alta y emitir la información de control a un módulo que usa el esquema de modulación y el número de código, en el que el esquema de modulación comprende una modulación de la amplitud en cuadratura de 64, o una modulación de la amplitud en cuadratura de 256, o una modulación de la amplitud en cuadratura de 1024 o una modulación de la amplitud en cuadratura de 4096;
    60 el módulo para calcular el número de entrelazadores se usa para calcular el número NInt de entrelazadores rectangulares requerido por un único código de acuerdo con el esquema de modulación y para emitir el número NInt a los módulos que necesitan el número NInt; el módulo para calcular el número de bits en un código se usa para calcular el número U de bits de un código único de acuerdo con los parámetros del sistema y para emitir el número U de bits a los módulos que necesitan el número U de bits;
    5 el módulo para leer datos se usa para leer datos después de la segmentación del canal físico y para emitir datos al módulo para asignar bits;
    el módulo para asignar bits se usa para asignar los bits U introducidos en los entrelazadores NInt Nrow x NcoI de acuerdo con el esquema de modulación;
    el módulo para escribir bits para entrelazar se usa para escribir, respectivamente, en la fila, los datos obtenidos a partir del módulo para asignar bits en los entrelazadores correspondientes;
    el módulo para entrelazar bits se usa para entrelazar los bits escritos en los entrelazadores a modo de 15 entrelazamiento en bloque;
    el módulo para leer bits entrelazados se usa para leer en turnos los bits de un código único de los entrelazadores rectangulares NInt Nrow x NcoI, donde los datos en cada entrelazador se leen en columna;
    el módulo para combinar bits se usa para combinar ordenadamente los datos leídos de los entrelazadores NInt de los bits U;
    en el que los módulos descritos anteriormente completa el procesamiento de un código por vez;
    25 estando el dispositivo caracterizado porque:
    el módulo para asignar bits lleva a cabo la asignación y el módulo para escribir bits para entrelazar lleva a cabo la escritura de los bits de las siguientes maneras:
    escribiendo ordenadamente los bits U en los entrelazadores rectangulares NInt Nrow x NcoI de una de las tres maneras siguientes si el esquema de modulación es de modulación de la amplitud en cuadratura de 64, de modulación de la amplitud en cuadratura de 256, de modulación de la amplitud en cuadratura de 1024 o de modulación de la amplitud en cuadratura de 4096:
    35 1) escribir el (k + (m - 1) • 2)-ésimo bit y el (k + 1 + (m - 1) • 2)-ésimo bit de los bits U en el (NInt - m + 1)-ésimo entrelazador;
    2) escribir el (k + m - 1)-ésimo bit y (k + m - 1 + NInt)-ésimo bit de los bits U en el m-ésimo entrelazador, y;
    3) escribir el (k + m - 1)-ésimo bit y el (k + m - 1 + NInt)-ésimo bit de los bits U en el (NInt - m + 1)-ésimo entrelazador;
    donde el valor de k es el siguiente: k = 1 + (n -1) • Bits por símbolo, Nrow es el número de fila y NcoI es el número de columna de los entrelazadores especificados en el acceso de paquetes de enlace descendente a alta velocidad, n es
    un número entero positivo entre 1 y 45 entrelazador, y es un número entero positivo entre 1 y NInt, incluyendo 1 y NInt, y
    en el que en los diversos casos descritos anteriormente, para cada entrelazador, los bits se escriben columna por columna desde la primera columna hasta la última columna en cada fila y desde la primera fila hasta la última fila;
    en el que el módulo para calcular el número de entrelazadores calcula el número NInt de entrelazadores rectangulares de la siguiente manera:
    55 donde Bits por símbolo es el número de bits en cada símbolo, y Orden de modulación es el orden de la modulación, y cuando el esquema de modulación es modulación por desplazamiento de fase en cuadratura, el orden de modulación es 4; cuando el esquema de modulación es el de modulación de la amplitud en cuadratura de 16, el orden de modulación es 16; cuando el esquema de modulación es el de modulación de la amplitud en cuadratura de 64, el orden de modulación es 64; cuando el esquema de modulación es el de modulación de la amplitud en cuadratura de 256, el orden de modulación es 256, cuando el esquema de modulación es el de modulación de la amplitud en cuadratura de 1024, el orden de modulación es 1024, y cuando el esquema de modulación es el de modulación de la amplitud en cuadratura de 4096, el orden de modulación es 4096;
    en el que el módulo para leer bits entrelazados lee bits de un código único de entrelazadores NInt en múltiples turnos, se leen 2 bits de cada entrelazador ordenadamente, desde el primer entrelazador hasta el NInt-ésimo entrelazador en cada turno, hasta que se hayan leído todos los bits, y los bits de cada entrelazador se leen fila por fila, desde la
    5 primera fila hasta la última fila en cada columna, y desde la primera columna hasta la última columna, y
    en el que el módulo para combinar bits combina ordenadamente 2 • NInt bits leídos en cada turno en los bits U.
  4. 5. Un dispositivo de acuerdo con la reivindicación 4, en el que el módulo para calcular el número de bits en un 10 código calcula el número de bits U del código único de la siguiente manera:
    donde Velocidad de chip es la velocidad de chip de un sistema de acceso múltiple por división de código de banda 15 ancha, SF es el factor de esparcido del acceso de paquetes de enlace descendente a alta velocidad, y TTI es un intervalo de tiempo de transmisión del acceso de paquetes de enlace descendente a alta velocidad.
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