DE202007019693U1

DE202007019693U1 - Codemultiplexsystem für Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal

Info

Publication number: DE202007019693U1
Application number: DE202007019693.8U
Authority: DE
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2006-10-31
Filing date: 2007-10-30
Publication date: 2015-08-03
Anticipated expiration: 2017-10-31
Also published as: HUE029922T2; EP2575275B1; WO2008052477A1; EP2190140B1; EP2190140A2; EP2056504A1; EP2056504B1; EP2575275A1; ES2587359T3; CN101174932A; EP2056504A4; DE202007019438U1; CN100578998C; EP2190140A3; DE202007019694U1

Abstract

Kodier- und Multiplexiersystem in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal, aufweisend ein Segmentierungsmodul für einen physischen Kanal, dadurch gekennzeichnet, dass das Kodier- und Multiplexiersystem weiterhin aufweist:
ein Verschachtelungsmodul, das konfiguriert ist zum Teilen, in einem Fall von 64QAM, einer von dem Segmentierungsmodul für einen physischen Kanal ausgegebenen Bitfolge in drei Folgen und zum Verschachteln jeder der drei Folgen jeweils durch einen 32-Reihen-×-30-Spalten-Verschachteler;
und dadurch, dass das System weiterhin derart konfiguriert ist, dass die Bitfolge aufweist: u_p,k, u_p,k+1, u_p,k+2, u_p,k+3, u_p,k+4 und u_p,k+5, und p eine Folgenummer des physischen Kanals ist; und
das System weiterhin derart konfiguriert ist, dass u_p,k und u_p,k+1 durch einen ersten Verschachteler verschachtelt werden, u_p,k+2 und u_p,k+3 durch einen zweiten Verschachteler verschachtelt werden und u_p,k+4 und u_p,k+5 durch einen dritten Verschachteler verschachtelt werden.

Description

Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf das Gebiet der Funkkommunikation, und insbesondere auf die Technologie des Kodierens und Multiplexierens in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal.
Hintergrund der Erfindung
Als eine verbesserte Abwärtsstrecken-Funkübertragungstechnologie hat High Speed Downlink Packet Access (HSDPA) deutliche Vorteile von hoher spektraler Effizienz, hoher Abwärtsstrecken-Übertragungsgeschwindigkeit und kurzer Übertragungsverzögerung, ist in der Lage, Paketdatenverkehr effektiv zu unterstützen, da die Technologie einige Schlüsseltechnologien, wie Verbindungsanpassungstechnologie, basierend auf adaptiver Modulation und Kodierung, Hybrid Automatic Repeat Request (HARQ), basierend auf der physischen Schichtwiederübertragung, und weichen Kombination, schnelle Mehrbenutzer-Paketablaufsteuerung, kurzer 2-ms-Frame, verwendet.
Enhanced Dedicated Channel (E-DCH), auch als High Speed Uplink Packet Access (HSUPA) bezeichnet, hat Vorteile hinsichtlich hoher spektraler Effizienz, hoher Aufwärtsstrecken-Übertragungsgeschwindigkeit und kurzer Übertragungsverzögerung und stützt hierdurch Paketdaten-Verkehrsanwendungen, wie Echtzeitspiele, Hinaufladen von Dateien, Breitband-Multimedia und so weiter aufgrund der Verwendung einiger Schlüsseltechnologien, beispielsweise schnelle Aufwärtsstrecken-Paketablaufsteuerung auf der Grundlage von Knotenbasisstation (Knoten B), schneller HARQ und kurzem 2-ms-Frame.
Die HSDPA/HSUPA-Technologie auf der Grundlage von Codemultiplex-Vielfachzugriff (CDMA) hatte aufgrund der Beschränkung durch die inhärente Mehrpfad-Interferenz in dem CDMA-System immer größere Schwierigkeiten, den sich zunehmend entwickelnden Anforderungen an breitere Übertragungsbandbreiten (beispielsweise 20 MHz) und höhere Übertragungsgeschwindigkeiten (beispielsweise 100~200 Mbps) der mobilen Kommunikation zu genügen. Gleichzeitig wird die Orthogonal-Frequency-Division-Multiplexing-(OFDM-)Technologie allmählich eine Hauptmaßnahme für Mehrfachzugriff, die von dem künftigen Funkkommunikationssystem verwendet wird, da sie im Vergleich mit CDMA eine bessere Anti-Mehrpfad-Fähigkeit und einen relativ einfachen Empfänger hat und leichter mit der Mehrantennen-Technologie zu kombinieren ist.
1 zeigt das HS-DSCH-Kodieren und -Multiplexieren. Das 2-m-Übertragungszeitintervall (TTI) des High Speed Downlink Shared Channel (HS-DSCH) trägt höchstens einen Datenblock, und jeder HS-DSCH-Datenblock für die Eingabe einer Kodier- und Multiplexierkette ist nach dem Kodieren und Multiplexieren umgesetzt in einen 3-Slot-HS-DSCH-Subblocker HS-DSCH-Kodier- und -Multiplexiervorgang enthält hauptsächlich die folgenden Schritte: Hinzufügen von zyklischen Redundanzprüfungs-(CRC-)Informationen im Transportblock, Bitverwürfelung, Kodierblock-Segmentierung, Kanalkodierung, HARQ, physische Kanalsegmentierung, Verschachtelung, 16-Quadrature-Amplitude-Modulation-(QAM-)Konstellationsneuanordnung und physische Kanalumsetzung. Diese Schritte werden nachfolgend nacheinander beschrieben.
Hinzufügen von CRC-Informationen:
Die CRC führt eine Fehlerprüfung für den Transportblock in dem gegenwärtigen TTI-Frame des Übertragungskanals durch. Die HS-DSCH-Prüfung hat eine Länge von 24 Bits. CRC-Berechnungen werden Bit für Bit für den Transportblock durchgeführt, und CRC-Prüfbits werden gemäß dem zyklischen Erzeugungspolynom gCRC24(D) = D24 + D23 + D6 + D5 + D + 1 erzeugt.
Bitverwürfelung:
Unter der Annahme, dass die in das Bitverwürfelungsmodul eingegebenen Eingangsbits gleich b_im,1, b_im,2, b_im,3, ..., b_im,B sind, wobei B die Anzahl von in das Bitverwürfelungsmodul eingegebenen Bits ist und die verwürfelten Bits dargestellt sind als: d_im,1, d_im,2, d_im,3, ..., d_im,B, ist die Bitverwürfelung als die folgende Beziehung definiert: d_im,k = (b_im,k + y_k)mod 2, k = 1, 2, ..., B worin y_k wie folgt berechnet wird:
Kodierblocksegmentierung:
Das Kodierblock-Segmentierungsverfahren für den HS-DSCH ist dasselbe wie das für die anderen Übertragungskanäle, aber hat die folgende Beschränkung: Die maximale Anzahl der Kodierblöcke i = 1, das Eingangsmodul des Kodierblock-Segmentierungsmoduls d_im1, d_im2, d_im3, ... d_imB ist direkt in x_i1, x_i2, x_i3, ... x_iXi umgesetzt, und X1 = B, wobei x nur das interne Modul der Kodier- und Multiplexierkette darstellt.
Kanalkodierung:
Das Kanalkodierungsverfahren für den HS-DSCH ist dasselbe wie das für die anderen Übertragungskanäle, aber hat die folgenden Beschränkungen: Die maximale Anzahl der Transportblöcke i = 1 und 1/3-Raten-Turbocode wird verwendet.
HARQ des HS-DSCH
Die HARQ bewirkt, dass die Anzahl von Bits, die von dem Kanalkodiermodul ausgegeben werden, gleich der Gesamtzahl von Bits ist, die durch den physischen Kanal zu dem HS-DSCH verteilt werden, dessen Funktion ähnlich dem Ratenanpassungsmodul in der Kodier- und Multiplexierkette der anderen Übertragungskanäle ist. Redundancy Version (VR) steuert die Operationen der HARQ. Die Anzahl von Ausgangsbits des HARQ-Moduls wird durch die Anzahl von Eingangsbits, Anzahl von Ausgangsbits oder RV Parametern bestimmt.
Wie in 2 gezeigt ist, ist die HARQ aus zwei Pegeln von Ratenanpassung und einem Puffer zusammengesetzt. Das erste Ratenanpassungs-Submodul passt die Angabe an die Anzahl von Bits des virtuellen IR-Puffers an, und Parameter dieses Ratenanpassungs-Submoduls sind durch die obere Schicht gegeben. Die erste Ratenanpassung ist transparent, wenn die Anzahl von Eingangsbits die Kapazität des virtuellen IR-Puffers nicht überschreitet. Die zweite Ratenanpassungseinheit passt die Anzahl von HS-DSCH-TTI-Bits, die von der ersten Ratenanpassung ausgegeben wurden, an die Anzahl von HS-PDSCH-Bits in einem physischen Kanalframe an.
Das HARQ-Bit-Separierungsmodul hat die Funktion des Separieren einer Systembitfolge, einer ersten Prüfbitfolge und einer zweiten Prüfbitfolge von der Eingangsbitfolge.
Die Funktion des ersten Ratenanpassungsmoduls der HARQ ist wie folgt: Die obere Schicht konfiguriert die maximale Anzahl der weichen Bits N_IR des virtuellen IR-Puffers für jede HARQ-Verarbeitung, und die Anzahl von Eingangsbits des ersten Ratenanpassungsmoduls ist N^TTI. Wenn N_IR größer als oder gleich N^TTI ist, d. h. alle Kodierinformationsbits des TTI-Frames gespeichert werden können, ist das erste Ratenanpassungs-Submodul transparent. Wenn N_IR kleiner als N^TTI ist, wird ein Durchbruch implementiert, ΔN TTI / il = N_IR – N^TTI .
Die Funktion des zweiten Ratenanpassungs-Submoduls der HARQ ist wie folgt:
RV-Parameter von s und r Steuerparametern des zweiten Ratenanpassungsalgorithmus. Der Wert des Parameters s ist 0 oder 1, was einem Prioritätsbit (s = 1) bzw. einem Nichtprioritätsbit (s = 0) entspricht. Der Parameter r (der im Bereich von 0 bis r_max liegt) steuert den anfänglichen Fehlerparameter e_ini, wenn der Durchbruch implementiert wird. In dem Fall der Bitwiederholung können beide Parameter r und s den anfänglichen Fehlerparameter e_ini steuern. Die Berechnungen der Parameter X, e_plus und e_minus sind in Tabelle 2 gezeigt. Die Anzahl von Systembits der zweiten Ratenanpassung ist N_sys. Das erste Prüfbit ist N_p1, das zweite Prüfbit ist N_p2, die Anzahl von physischen Kanälen, die CCTrCH tragen, ist P, und die Anzahl von CCTrCH-Datenbits in dem Frame des physischen Kanals ist N_data, und Ndata = P × 3 × N_data1. Table 2 Der zweite Ratenanpassungsparameter s von HARQ

^Xi e_plus e_minus

Systemfolge RMS N_sys N_sys |N_sys – N_t,sys|

Erste Prüffolge RM P1_2 N_p1 2·N_p1 2·|N_p1 – N_t,p1|

Zweite Prüffolge RM P2_2 N_p2 N_p2 |N_p2 – N_t,p2|
Wenn N_data<= N_sys + N_p1 + N_p2, dann implementiert das zweite Ratenanpassungs-Submodul eine Lochungsoperation. Die Anzahl von übertragenen Prioritätssystembits ist N_t,sys = min(N_Nsys, N_data), und die Anzahl von übertragenen Nichtprioritäts-Systembits ist N_t,sys = max{N_data – (Np₁ + N_p2), 0}.
Wenn N_data > N_sys + N_p1 + N_p2, dann implementiert das zweite Ratenanpassungs-Submodul eine Wiederholungsoperation. Die Anzahl von übertragenen Systembits nach der Bitwiederholung ist
und die Anzahl von übertragenen Bits der beiden Prüfbitfolgen ist
In dem Fall des Lochungsmodus, d. h. N_data < N_sys + N_p1 + N_p2, wird der Ratenanpassungsparameter e_ini jeder Bitfolge durch die RV-Parameter r und s bestimmt. e_ini(r) = {(X_i – ⌊r·e_plus/r_max⌋ – 1)mode_plus} + 1
In dem Fall des Wiederholungsmodus, d. h. N_data > N_sys + N_p1 + N_p2, ist der Ratenanpassungsparameter e_ini jeder Bitfolge: e_ini(r) = {(X_i – ⌊(s + 2·r)·e_plus/(2·r_max)⌋ – 1)mode_plus} + 1
Wo r ∊ {0, 1, ... r_max – 1}, ist r_max die Gesamtzahl der Redundanz, die durch Ändern von r erhalten wird. Es ist festzustellen, dass der Wert von r_max durch das Modulationsverfahren bestimmt wird. 16QAM r_max = 2; QPSK r_max = 4.
HARQ-Bitkombination: Die HARQ-Bitkombination wird durch einen N_row × N_col-Verschachteler durchgeführt. In dem Fall 16QAM ist N_row = 4, und in dem Fall von QPSK ist N_row = 2. N_col = N_data/N_row. Die Daten werden spaltenweise geschrieben und gelesen. N_t,sys ist die Anzahl von übertragenen Systembitdaten. Die Zwischenparameter N_r und N_c sind jeweils:
Wenn N_c = 0 ist, werden die Systembits in Reihen 1 ... N_r geschrieben. Andernfalls werden die Systembits in Reihen 1 ... N_r+1 der ersten N_c Spalten geschrieben; wenn N_r > 0 ist, werden die Systembits auch in Reihen 1 ... N_r der verbleibenden N_col-N_c Spalten geschrieben, und erste Prüfbits und zweite Prüfbits werden abwechselnd in Reihen des verbleibenden Raums spaltenweise geschrieben. Das erste in die Spalte geschriebene Bit ist das Bit mit dem minimalen Index unter zweiten Paritätsprüfbits.
In dem Fall des 16QAM-Modus ist die Reihenfolge von aus jeder Spalte ausgelesenen Bits wie folgt: die 1. Reihe, die 2. Reihe, die 3. Reihe und die 4. Reihe. In dem Fall des QPSK-Modus ist die Reihenfolge von aus jeder Spalte ausgelesenen Bits wie folgt: die 1. Reihe und die 2. Reihe.
Physische Kanalsegmentierung des HS-DSCH:
Wenn die Anzahl von verwendeten HS-PDSCH-Kanälen P ist (P > 1), verteilt das Segmentierungsmodul für physische Kanäle Bits an mehrere physische Kanäle. Die in die Verteilungseinheit für physische Kanäle eingegebenen Bits werden als w₁, w₂, w₃, ..., w_R dargestellt, und der Index R stellt die Anzahl von in das Segmentierungsmodul für physische Kanäle eingegebenen Bits dar. Die von dem Segmentierungsmodul für physische Kanäle ausgegebene Folge ist u_p1, u_p2, u_p3, ..., u_pU, wobei p die Folgenummer des physischen Kanals ist und u die Anzahl von Bits in dem HS-PDSCH-Subframe ist, d. h., u = R/p. Die Beziehung zwischen w_k und u_pk ist:
Was immer der Modus ist, die Anzahl von Bits, die in jeden Frame gefüllt sind, ist erforderlich, um u zu erreichen. Die Bits des ersten physischen Kanals nach der Verteilung auf physische Kanäle sind: u_1,k = w_k k = 1, 2, ..., U
Die Bits des zweiten physischen Kanals nach der Verteilung auf physische Kanäle sind: u_2,k = w_k+U k = 1, 2, ..., U
Die Bits des P-ten physischen Kanals nach der Verteilung auf physische Kanäle sind: u_P,k = w_k+(P-1)×U k = 1, 2, ..., U
HS-DSCH-Verschachtelung:
3 zeigt den HS-DSCH-Verschachteler mit unabhängigem Verschachtelungsprozess in jedem physischen Kanal. Die in den Blockverschachteler eingegebene Bitfolge ist u_p,1, u_p,2, u_p,3, ..., u_p,U; für QPSK-Modulation ist U = 960, und für 16QAM-Modulation ist U = 1920. Der Verschachteler für die QPSK-Modulation ist derselbe wie der zweite Verschachteler des anderen physischen Kanals, dessen Größe R2 × C2 = 32 × 30 ist.
In dem Fall der 16QAM-Modulation werden zwei Verschachteler mit der gleichen Größe (R2 × C2 = 32 × 30) verwendet, und die von dem Segmentierungsmodul für physische Kanäle ausgegebene Bitfolge wird in zwei Folgen unterteilt, wobei u_p,k und u_p,k+1 zum Verschachteler 1 übertragen werden und u_p,k+2 und u_p,k+3 zum Verschachteler 2 übertragen werden.
16QAM-Konstellationsneuanordnung:
Für die 16QAM-Modulation muss die Bitfolge durch ein 16QAM-Konstellationsneuanordnungsmodul verarbeitet werden, während bei der QPSK-Modulation die Bitfolge die Verarbeitung dieses Moduls nicht benötigt.
Einige Funktechnologien, die eine hohe spektrale Effizienz stützen, wie MIMO (Mehrfacheingang/Mehrfachausgang) und Modulation hoher Ordnung (64QAM oder höher), sollten zur Verbesserung der spektralen Effizienz und der Spitzenrate bei 5-MHz-Bandbreite verwendet werden.
Jedoch wird die Wirkung von 64QAM nicht für die existierende HS-DSCH-Kodierungs- und Multiplexierungslösung in Betracht gezogen. Die existierende Lösung kann nicht den Anforderungen von 64QAM genügen, und 64QAM kann auf der Grundlage der existierenden Lösung nicht direkt verwendet werden.
Kurzbeschreibung der Erfindung
Ein Ausführungsbeispiel der vorliegenden Erfindung sieht ein Verfahren und ein System zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, durch die 64QAM auf der Grundlage der Technologie des Kodieren und Multiplexierens in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal verwendet werden kann, wodurch das Übertragungsvermögen des Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanals verbessert wird.
Ein Ausführungsbeispiel der vorliegenden Erfindung sieht ein Verfahren zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend das Schreiben der zu kombinierenden Daten in einen Speicherraum, der als 6 Reihen angeordnet ist, und dann das Auslesen der Daten aus dem Speicherraum, wenn die 64-Quadrature-Amplitude-Modulation-(QAM-)Hybrid-Automatic-Repeat-Request-(HARQ-)Bitkombination implementiert wird.
Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein Verfahren zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend das Durchführen jeder HARQ-Übertragung gemäß den folgenden Parameter, wenn der 64QAM-Modus verwendet wird und r_max = 1 ist, wenn eine zweite Ratenanpassung implementiert wird.

Redundanzversion Nr. s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 0 1

5 1 0 2

6 1 0 3

7 1 1 0
Hierin sind s und r Parameter, die ausgebildet sind zum Steuern des zweiten Ratenanpassungsalgorithmus, und b ist ein Parameter der Konstellationsversion in dem Fall von 64QAM.
Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein Verfahren zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend das Durchführen jeder HARQ-Übertragung gemäß den folgenden Parametern, wenn der 64QAM-Modus verwendet wird und r_max = 2 ist, wenn die zweite Ratenanpassung implementiert wird.

Redundanzversion Nr. s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 0 1

5 1 0 2

6 1 0 3

7 1 1 0
Hierin sind s und r Parameter, die zur Steuerung des zweiten Ratenanpassungsalgorithmus ausgebildet sind, und b ist ein Parameter der Konstellationsversion in dem Fall von 64QAM.
Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein Verfahren zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend das Durchführen jeder HARQ-Übertragung gemäß den folgenden Parametern, wenn der 64QAM-Modus verwendet wird und r_max = 4 ist, wenn die zweite Ratenanpassung implementiert wird.

Redundanzversion Nr. s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 2 1

5 0 2 2

6 1 3 3

7 0 3 0
Hierin sind s und r Parameter, die zur Steuerung des zweiten Ratenanpassungsalgorithmus ausgebildet sind, und b ist ein Parameter der Konstellationsversion in dem Fall von 64QAM.
Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein Verfahren zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinsschaftskanal vor, enthaltend, in dem Fall von 64QAM, wenn nach der Segmentierung des physischen Kanals verschachtelt wird, das Teilen der von der Segmentierung des physischen Kanals erhaltenen Bitfolge in zumindest zwei Folgen, die jeweils durch Verschachteler mit derselben Größe verschachtelt werden.
Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein Verfahren zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend das Implementieren einer Konstellationsneuanordnung für Eingangsbits v_p,k, v_p,k+1, v_p,k+2, v_p,k+3, v_p,k+4, v_p,k+5 in einer der folgenden Weisen, wenn die Konstellationsneuanordnung implementiert wird:
oder
oder
oder
oder
oder
Hierin stellt
die Umkehrung von ν_p,i dar.
Ein Ausführungsbeispiel der vorliegenden Erfindung sieht ein System zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend ein Hybrid-Automatic-Repeat-Request-(HARQ-)Bitkombinierungsmodul, das ausgebildet ist, zu kombinierende Daten in einen Speicherraum zu schreiben, der als 6 Reihen angeordnet ist, und dann die Daten aus dem Speicherraum auszulesen, wenn eine 64-Quadrature-Amplitude-Modulation-(QAM-)HARQ-Bitkombination implementiert wird.
Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein System zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend ein zweites Ratenanpassungsmodul, das ausgebildet ist zum Durchführen jeder HARQ-Übertragung gemäß den folgenden Parametern, wenn der 64QAM-Modus verwendet wird und r_max = 1 ist:

Redundanzversion Nr. s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 0 1

5 1 0 2

6 1 0 3

7 1 1 0
Hierin sind s und r Parameter, die zur Steuerung des zweiten Ratenanpassungsalgorithmus ausgebildet sind, und b ist ein Parameter der Konstellationsversion in dem Fall von 64QAM.
Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein System zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend ein zweites Ratenanpassungsmodul, das ausgebildet ist zum Durchführen jeder HARQ-Übertragung gemäß den folgenden Parametern, wenn der 64QAM-Modus verwendet wird und r_max = 2 ist:

Redundanzversion Nr. s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 0 1

5 1 0 2

6 1 0 3

7 1 1 0
Hierin sind s und r Parameter, die ausgebildet sind zur Steuerung des zweiten Ratenanpassungsalgorithmus, und b ist ein Parameter der Konstellationsversion in dem Fall von 64QAM.
Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein System zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend ein zweites Ratenanpassungsmodul, das ausgebildet ist zum Durchführen jeder HARQ-Übertragung gemäß den folgenden Parametern, wenn der 64QAM-Modus verwendet wird und r_max = 4 ist:

Redundanzversion Nr. s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 2 1

5 0 2 2

6 1 3 3

7 0 3 0
Hierin sind s und r Parameter, die ausgebildet sind zur Steuerung des zweiten Ratenanpassungsalgorithmus, und b ist ein Parameter der Konstellationsversion in dem Fall von 64QAM.
Ein Ausführungsbeispiel der vorliegenden Erfindung sieht weiterhin ein System zum Kodieren und Multiplexieren in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, enthaltend ein Verschachtelungsmodul, das ausgebildet ist zum Teilen der von dem physischen Kanalsegmentierungsmodul ausgegebenen Bitfolge in zumindest zwei Folgen, die durch Verschachteler mit der jeweils selben Größe in dem Fall von 64QAM verschachtelt sind.
Ein weiteres Ausführungsbeispiel der vorliegenden Erfindung sieht ein Kodier- und Multiplexiersystem in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, aufweisend ein physisches Kanalsegmentierungsmodul, welches Kodier- und Multiplexiersystem weiterhin aufweist: ein Verschachtelungsmodul, das in einem Fall von 64QAM konfiguriert ist zum Teilen einer von dem physischen Kanalsegmentierungsmodul ausgegebenen Bitfolge in drei Folgen und zum Verschachteln jeder der drei Folgen durch einen 32-Reihen-×-30-Spalten-Verschachteler; wobei die Bitfolge aufweist: u_p,k, u_p,k+1, u_p,k+2, u_p,k+3, u_p,k+4 und u_p,k+5, und p eine Folgennummer des physischen Kanals ist; und u_p,k und u_p,k+1 durch einen ersten Verschachteler verschachtelt sind, u_p,k+2 and u_p,k+3 durch einen zweiten Verschachteler verschachtelt werden und u_p,k+4 and u_p,k+5 durch einen dritten Verschachteler verschachtelt werden.
Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung gibt der erste Verschachteler ν_p,k und ν_p,k+1 aus, der zweite Verschachteler gibt ν_p,k ₊₂ und ν_p,k+3 aus, und der dritte Verschachteler gibt ν_p,k+4 und ν_p,k+5 aus, und das System weist weiterhin auf: ein Konstellationsneuanordnungsmodul, das konfiguriert ist zum Implementieren einer Konstellationsneuanordnung für Eingangsbits v_p,k, v_p,k+1, v_p,k+2, v_p,k+3, v_p,k+4, v_p,k+5 in einer der folgenden Weisen:
oder
oder
oder
oder
oder
worin
die Umkehrung von ν_p,i darstellt.
Ein weiteres Ausführungsbeispiel der vorliegenden Erfindung sieht ein Kodier- und Multiplexiersystem in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal vor, aufweisend ein physisches Kanalsegmentierungsmodul, wobei das Kodier- und Multiplexiersystem weiterhin aufweist: ein Verschachtelungsmodul, das in einem Fall von 64QAM konfiguriert ist zum Teilen einer von dem physischen Kanalsegmentierungsmodul ausgegebenen Bitfolge in zwei Folgen und zum Verschachteln jeder der beiden Folgen durch einen 48-Reihen-×-30-Spalten-Verschachteler; wobei die Bitfolge aufweist: u_p,k, u_p,k+1, u_p,k+2, u_p,k+3, u_p,k+4 und u_p,k+5, und p eine Folgennummer des physischen Kanals ist; und u_p,k, u_p,k+1 und u_p,k+2 durch einen ersten Verschachteler verschachtelt werden und u_p,k+3, u_p,k+4 und u_p,k+5 durch einen zweiten Verschachteler verschachtelt werden.
Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung gibt der erste Verschachteler ν_p,k, ν_p,k+1 und ν_p,k+2 aus, und der zweite Verschachteler gibt ν_p,k+3, ν_p,k+4 und ν_p,k+5 aus, und das System weist weiterhin auf:
ein Konstellationsneuanordnungsmodul, das konfiguriert ist zum Implementieren einer Konstellationsneuanordnung für Eingangsbits ν_p,k, νp,k+1, ν_p,k+2, ν_p,k+3, ν_p,k+4,, ν_p,k+5 in einer der folgenden Weisen:
oder
oder
oder
oder
oder
worin
die Umkehrung von ν_p,i darstellt.
Es ist anhand der vorstehenden technischen Lösung ersichtlich, dass die Ausführungsbeispiele der vorliegenden Erfindung dem Erfordernis für eine HARQ-Bitkombination in dem Fall der 64QAM-Modulation genügen können, indem die zu kombinierenden Daten in den Speicherraum, der als 6 Reihen angeordnet ist, geschrieben werden und dann die Daten aus dem Speicherraum ausgelesen werden, wenn die HARQ-Bitkombination implementiert wird. Ausführungsbeispiele der vorliegenden Erfindung haben verschiedene vorgeschlagene Gestaltungen für Parameter, durch die eine bessere Übertragungswirkung erhalten werden kann, wenn die zweite Ratenanpassung implementiert wird. Die Verschachtelung in dem Fall der 64QAM-Modulation kann implementiert werden durch Teilen der durch die Segmentierung des physischen Kanals erhaltenen Bitfolge in zumindest zwei Folgen, die dann durch Verschachteler mit jeweils derselben Größe in dem Fall der 64QAM-Modulation verschachtelt werden. Die Ausführungsbeispiele der vorliegenden Erfindung sehen auch mehrere Konstellationsneuanordnungs-Lösungen vor, in denen die Zuverlässigkeit jedes Bits relativ ausgeglichen ist und die gesamte Übertragungsqualität verbessert ist durch Verwendung von Ausgangsbitfolgen bei der HARQ-Wiederübertragung, die von den Ausgangsbitfolgen bei der vorhergehenden Übertragung oder Wiederübertragung verschieden sind.
Kurzbeschreibung der Zeichnungen
1 ist ein Flussdiagramm, das ein Verfahren zum Kodieren und Multiplexieren im HS-DSCH nach dem Stand der Technik illustriert;
2 ist ein schematisches Diagramm, das die Struktur des HARQ-Moduls des HS-DSCH nach dem Stand der Technik illustriert;
3 ist ein schematisches Diagramm, das die Struktur des Verschachtelers des HS-DSCH nach dem Stand der Technik illustriert;
4 ist ein Diagramm, das ein Simulationsergebnis gemäß einem Ausführungsbeispiel der vorliegenden Erfindung illustriert;
5 ist ein schematisches Diagramm, das die Struktur eines HS-PDSCH-Subframes illustriert;
6 ist ein schematisches Diagramm, das das erste HS-DSCH-Verschachtelungsverfahren nach einem Ausführungsbeispiel der vorliegenden Erfindung illustriert; und
7 ist ein schematisches Diagramm, das das zweite HS-DSCH-Verschachtelungsverfahren nach einem Ausführungsbeispiel der vorliegenden Erfindung illustriert.
Detaillierte Beschreibung der Ausführungsbeispiele
Die vorliegende Erfindung wird im Einzelnen mit Bezug auf die begleitenden Zeichnungen beschrieben, damit die Aufgabe, die technische Lösung und die Vorteile der Ausführungsbeispiele der vorliegenden Erfindung deutlicher werden.
Die Ausführungsbeispiele der vorliegenden Erfindung werden verbessert auf der Grundlage der HS-DSCH-Kodier- und -Multiplexierlösung nach dem Stand der Technik. Das 2-m-Übertragungszeitinternvall (TTI) des Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanals (HS-DSCH) trägt höchstens einen Datenblock, und jeder HS-DSCH-Datenblock zum Eingeben einer Kodier- und Multiplexierkette wird nach der Kodierung und Multiplexierung in einen 3-Slot-HS-DSCH-Subframe umgesetzt.
Das HS-DSCH-Kodier- und -Multiplexierverfahren enthält die folgenden Schritte: Hinzufügen von Informationen der zyklischen Redundanzprüfung (CRC) in den Transportblock, Bitverwürfelung, Kodierblocksegmentierung, Kanalkodierung, Hybrid-ARQ, Segmentierung des physischen Kanals, Verschachtelung, 64-Quadrature-Amplitude-Modulation-(QAM-)Konstellationsneuanordnung und physische Kanalumsetzung.
Das HS-DSCH-Kodier- und -Multiplexiersystem enthält die folgenden Module: ein CRC-Hinzufügungsmodul, ein Bitverwürfelungsmodul, ein Kodierblock-Segmentierungsmodul, ein Kanalkodierungsmodul, ein HARQ-Funktionsmodul, ein Segmentierungsmodul für einen physischen Kanal, ein Verschachtelungsmodul, ein Konstellationsneuanordnungs-Modul und ein Umsetzungsmodul für einen physischen Kanal.
In den Ausführungsbeispielen der vorliegenden Erfindung sind die drei Schritte HARQ, Verschachtelung und Konstellationsneuanordnung in dem HS-DSCH-Kodier- und -Multiplexierverfahren verbessert.
In den Ausführungsbeispielen der vorliegenden Erfindung sind die drei Module, das HARQ-Funktionsmodul, das Verschachtelungsmodul und das Konstellationsneuanordnungs-Modul, in dem HS-DSCH-Kodier- und -Multiplexiersystem verbessert.
Die verbesserten Module und Schritte werden nachfolgend beschrieben.
Gemäß 2 enthält die HARQ mehrere Module, und zwar ein Bitseparationsmodul, ein erstes Ratenanpassungsmodul, einen virtuellen IR-Puffer, ein zweites Ratenanpassungsmodul und ein Bitsammlungsmodul. Das zweite Ratenanpassungsmodul ist in diesem Ausführungsbeispiel verbessert.
In dem Fall des Lochungsmodus, d. h. N_data < N_sys + N_p1 + N_p2, wird der Ratenanpassungs-Parameter e_ini jeder Bitfolge durch die RV-Parameter r und s bestimmt. e_ini(r) = {(X_i – ⌊r·e_plus/r_max⌋ – 1)mode_plus} + 1
In dem Fall des Wiederholungsmodus, d. h. N_data > N_sys + N_p1 + N_p2, ist der Ratenanpassungsparameter e_ini jeder Bitfolge: e_ini(r) = {(X_i – ⌊(s + 2·r)·e_plus/(2·r_max)⌋ – 1)mode_plus} + 1
Hierin ist r ∊ {0, 1, ... r_max – 1}, r_max ist die Gesamtzahl der Redundanz, die durch Ändern von r erhalten wird. Es ist festzustellen, dass der Wert von r_max durch das Modulationsverfahren bestimmt wird. 64QAM r_max = 1, 16QAM r_max = 2; QPSK r_max = 4.
In dem Fall des 64QAM-Modus sind die Parameter der Redundanzversion (RV) s und r wie folgt bestimmt:
64QAM r_max = 1

X_rv (Wert) s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 0 1

5 1 0 2

6 1 0 3

7 1 1 0

64QAM r_max = 2

X_rv (Wert) s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 0 1

5 1 0 2

6 1 0 3

7 1 1 0

64QAM r_max = 4

X_rv (Wert) s r b

0 1 0 0

1 0 0 0

2 1 1 1

3 0 1 1

4 1 2 1

5 0 2 2

6 1 3 3

7 0 3 0
Durch Simulationen wurde nachgewiesen, dass ein besseres Leistungsvermögen des Systems durch Verwendung der vorgenannten Parameter erhalten werden kann. 4 zeigt das Simulationsergebnis in dem Fall des PA-Kanals, wenn R_max = 2 in dem 64QAM-Modus ist. Es ist anhand der Simulationskurve ersichtlich, dass der maximale Durchsatz in dieser Lösung = 21,6 Mbps ist und der Systemdurchsatz stark verbessert ist.
Ein erstes Ausführungsbeispiel der HARQ-Bitkombination:
Die HARQ-Bitsammlung wird durch einen N_row × N_col-Verschachteler durchgeführt. In dem Fall des 64QAM-Modus sind N_row = 6 und N_col = N_data/N_row. Die Daten werden spaltenweise geschrieben und ausgelesen. Das Schreibverfahren ist dasselbe wie bei dem ersten Stand der Technik. In dem dem Fall des 64QAM-Modus ist die Reihenfolge von aus jeder Spalte ausgelesenen Bits wie folgt: die 1. Reihe, die 3. Reihe, die 5. Reihe, die 2. Reihe, die 4. Reihe und die 6. Reihe; oder wie folgt: die 1. Reihe, die 4. Reihe, die 2. Reihe, die 5. Reihe, die 3. Reihe und die 6. Reihe; oder: die 1. Reihe, die 5. Reihe, die 2. Reihe, die 6. Reihe, die 3. Reihe und die 4. Reihe; oder: die 1. Reihe bis zur 6. Reihe.
Verglichen mit dem Ordinalleseverfahren nach dem Stand der Technik ist das ”Sprungleseverfahren” in der Lage, eine bessere Verschachtelungswirkung zu erhalten und das Leistungsvermögen der HARQ zu verbessern.
Ein zweites Ausführungsbeispiel der HARQ-Bitsammlung:
Die HARQ-Bitsammlung wird durch einen N_row × N_col-Verschachteler durchgeführt. In dem Fall des 64QAM-Modus sind N_row = 6 und N_col = N_data/N_row. Die Daten werden spaltenweise geschrieben und reihenweise ausgelesen, d. h., Systembits, erste Prüfbits und zweite Prüfbits werden abwechselnd Spalte für Spalte geschrieben und dann der Reihe nach in Reihen ausgelesen.
Verglichen mit dem Verfahren des spaltenweisen Schreibens und des spaltenweisen Lesens nach dem Stand der Technik ist das Verfahren des spaltenweisen Schreibens und des reihenweisen Lesens in der Lage, eine bessere Verschachtelungswirkung zu erhalten und das Leistungsvermögen der HARQ zu verbessern.
Ein drittes Ausführungsbeispiel der HARQ-Bitsammlung:
Die HARQ-Bitsammlung wird durch einen N_row × N_col-Verschachteler durchgeführt. In dem Fall des 64QAM-Modus sind N_row = 6 und N_col = N_data/N_row. Die Daten werden reihenweise geschrieben und spaltenweise gelesen, d. h., Systembits, erste Prüfbits und zweite Prüfbits werden abwechselnd in Reihen quer durch die Spalten geschrieben und dann nacheinander spaltenweise ausgelesen.
Verglichen mit dem Verfahren des spaltenweisen Schreibens und spaltenweisen Lesens nach dem Stand der Technik ist das Verfahren des reihenweisen Schreibens und spaltenweisen Lesens in der Lage, eine bessere Verschachtelungswirkung zu erhalten und das Leistungsvermögen des HARQ zu verbessern.
Ein erstes Ausführungsbeispiel der Verschachtelung:
Die Subframestruktur des HS-PDSCH ist in 5 gezeigt, und der Spreizspektrumfaktor ist 16. Daher ist in dem Fall der 64QAM-Modulation die Anzahl von in jedem Zeitslot getragenen Bits gleich 960, und die Anzahl von in jedem Subframe getragenen Bits ist 2880. Die in den Verschachteler eingegebene Bitfolge ist u_p,1, u_p,2, u_p,3, ..., u_p,U. In dem Fall der 64QAM-Modulation ist U gleich 2880. Somit wird, wenn der 64QAM-Modus verwendet wird, die folgende Verschachtelungslösung gegeben: drei Verschachteler mit derselben Größe R2 × C2 = 32 × 30 werden verwendet, und die von dem Segmentierungsmodul für den physischen Kanal ausgegebene Bitfolge wird in drei Folgen geteilt, wobei u_p,k und u_p,k+1 zu dem Verschachteler 1 übertragen werden, u_p,k+2 und u_p,k+3 zu dem Verschachteler 2 übertragen werden, u_p,k+4 und u_p,k+5 zu dem Verschachteler 3 übertragen werden, und die drei Folgen werden jeweils durch den R2 × C2 = 32 × 30-Verschachteler verschachtelt. Wie in 6 gezeigt ist, sind die Ausgangssignale des Verschachtelers 1 v_p,k und v_p,k+1, die Ausgangssignale des Verschachtelers 2 sind v_p,k+2 und v_p,k+3, und die Ausgangssignale des Verschachtelers 3 sind V_p,k+4 and V_p,k+5.
Da die von dem Segmentierungsmodul für den physischen Kanal ausgegebene Bitfolge in drei Folgen geteilt wird, kann dem Erfordernis des 64QAM genügt werden; und da die verwendeten Verschachteler dieselbe Größe wie der in dem 16QAM-Modus verwendete Verschachteler hat, kann eine bessere Kompatibilität mit dem bestehenden System implementiert werden.
Ein zweites Ausführungsbeispiel der Verschachtelung:
Wie in 7 gezeigt ist, ist dieses Ausführungsbeispiel für den 64QAM-Modus geeignet. In dem Fall der 64QAM-Modulation werden zwei Verschachteler mit der Systemgröße R2 × C2 = 48 × 30 verwendet, und die von dem Segmentierungsmodul für den physischen Kanal ausgegebene Bitfolge wird in zwei Folgen geteilt, wobei u_p,k, u_p,k+1 und u_p,k+2 zu dem Verschachteler 1 übertragen werden, u_p,k+3, u_p,k+4 und u_p,k+5 zu dem Verschachteler 2 übertragen werden und die beiden Folgen jeweils durch den R2 × C2 = 48 × 30-Verschachteler verschachtelt werden. Die Ausgangssignale des Verschachtelers 1 sind v_p,k, v_p,k+1 und v_p,k+2, und die Ausgangssignale des Verschachtelers 2 sind v_p,k+3, v_p,k+4 und v_p,k+5.
Eine Konstellationsneuanordnung ist in dem Fall der 64QAM-Modulation erforderlich.
Die Eingangsbits werden in 6 Gruppen geteilt, und v_p,k, v_p,k+1, v_p,k+2, v_p,k+3, v_p,k+4,, v_p,k+5 werden in r_p,k, r_p,k+1, r_p,k+2, r_p,k+3, 1, r_p,k+4, r_p,k+5 umgesetzt, wobei k mod 6 = 1.
Ein erstes Ausführungsbeispiel der Konstellationsneuanordnung:
v_p,k, v_p,k+1, v_p,k+2, v_p,k+3, v_p,k+4, v_p,k+5 werden in zwei Gruppen geteilt: die ersten drei bedeutendsten Bits und die letzten drei unbedeutendsten Bits. Die ersten drei bedeutendsten Bits haben eine höhere Zuverlässigkeit, und die letzten drei unbedeutendsten Bits haben eine geringere Zuverlässigkeit. Weder die Reihenfolge noch die Zuverlässigkeit dieser Bits wird während der ersten Übertragung geändert, während die Zuverlässigkeit dieser Bits während der Wiederübertragung geändert wird oder die Bits umgekehrt werden, wie in der folgenden Tabelle gezeigt ist, in der
die Umkehrung von ν_p,i darstellt.
Ein zweites Ausführungsbeispiel der Konstellationsneuanordnung:
v_p,k, v_p,k+1, v_p,k+2, v_p,k+3, v_p,k+4, v_p,k+5 sind in drei Gruppen geteilt: die ersten beiden bedeutendsten Bits, die mittleren zwei bedeutenderen Bits und die letzten zwei am wenigsten bedeutenden Bits. Die ersten zwei bedeutendsten Bits haben die höchste Zuverlässigkeit, die mittleren zwei bedeutenderen Bits haben eine höhere Zuverlässigkeit, und die letzten zwei am wenigsten bedeutenden Bits haben die geringste Zuverlässigkeit. Weder die Reihenfolge noch die Zuverlässigkeit dieser Bits wird während der ersten Übertragung geändert, während die Zuverlässigkeit dieser Bits während der Wiederübertragung geändert wird oder die Bits umgekehrt werden, wie in der folgenden Tabelle gezeigt ist:
Ein drittes Ausführungsbeispiel der Konstellationsneuanordnung führt eine Einstellung bei der Ausgangsbitfolge des zweiten Ausführungsbeispiels wie folgt durch:
Ein viertes Ausführungsbeispiel der Konstellationsneuanordnung führt eine Einstellung bei der Ausgangsbitfolge des zweiten Ausführungsbeispiels wie folgt durch:
Ein fünftes Ausführungsbeispiel der Konstellationsneuanordnung führt eine Einstellung der Ausgangsbitfolge des zweiten Ausführungsbeispiels wie folgt durch:
Ein sechstes Ausführungsbeispiel der Konstellationsneuanordnung führt eine Einstellung der Ausgangsbitfolge des zweiten Ausführungsbeispiels wie folgt durch:
Es ist anhand der verschiedenen Ausführungsbeispiele für die Konstellationsneuanordnung ersichtlich, dass in dem Fall von 64QAM, da die Zuverlässigkeiten der sechs Bits unterschiedlich sind, die Zuverlässigkeit jedes Bits relativ ausgeglichen ist und die gesamte Übertragungsqualität verbessert wird durch Verwendung von Ausgangsbitfolgen bei der HARQ-Wiederübertragung, die verschieden von den Ausgangsbitfolgen bei der vorhergehenden Übertragung oder Wiederübertragung sind.
Es sollte erläutert werden, dass die Verbesserungen bei der HARQ, der Verschachtelung und der Konstellationsneuanordnung entweder getrennt oder miteinander kombiniert werden können, um eine bessere Wirkung zu erhalten.
Während die vorliegende Erfindung mit Bezug auf einige bevorzugte Ausführungsbeispiele der vorliegenden Erfindung illustriert und beschrieben wurde, kann der Fachmann erkennen, dass verschiedene Änderungen und Modifikationen vorgenommen werden können, ohne den Geist und den Bereich der vorliegenden Erfindung, wie sie in den begleitenden Ansprüchen definiert ist, zu verlassen.

Claims

Kodier- und Multiplexiersystem in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal, aufweisend ein Segmentierungsmodul für einen physischen Kanal, dadurch gekennzeichnet, dass das Kodier- und Multiplexiersystem weiterhin aufweist: ein Verschachtelungsmodul, das konfiguriert ist zum Teilen, in einem Fall von 64QAM, einer von dem Segmentierungsmodul für einen physischen Kanal ausgegebenen Bitfolge in drei Folgen und zum Verschachteln jeder der drei Folgen jeweils durch einen 32-Reihen-×-30-Spalten-Verschachteler; und dadurch, dass das System weiterhin derart konfiguriert ist, dass die Bitfolge aufweist: u_p,k, u_p,k+1, u_p,k+2, u_p,k+3, u_p,k+4 und u_p,k+5, und p eine Folgenummer des physischen Kanals ist; und das System weiterhin derart konfiguriert ist, dass u_p,k und u_p,k+1 durch einen ersten Verschachteler verschachtelt werden, u_p,k+2 und u_p,k+3 durch einen zweiten Verschachteler verschachtelt werden und u_p,k+4 und u_p,k+5 durch einen dritten Verschachteler verschachtelt werden.
System nach Anspruch 1, bei dem der erste Verschachteler ν_p,k und ν_p,k+1 ausgibt, der zweite Verschachteler ν_p,k+2 und ν_p,k+3 ausgibt und der dritte Verschachteler ν_p,k+4 und ν_p,k+5 ausgibt und das System weiterhin aufweist: ein Konstellationsneuanordnungsmodul, das konfiguriert ist zum Implementieren einer Konstellationsneuanordnung für Eingangsbits v_p,k, v_p,k+1, v_p,k+2, v_p,k+3, v_p,k+4, v_p,k+5 in einer der folgenden Weisen:
oder
oder
oder
oder
oder
worin
die Umkehrung von ν_p,i darstellt.
Kodier- und Multiplexiersystem in einem Hochgeschwindigkeits-Abwärtsstrecken-Gemeinschaftskanal, aufweisend ein Segmentierungsmodul für einen physischen Kanal, dadurch gekennzeichnet, dass das Kodier- und Multiplexiersystem weiterhin aufweist: ein Verschachtelungsmodul, das konfiguriert zum Teilen, in einem Fall von 64QAM, einer Bitfolge, die von dem Segmentierungsmodul für einen physischen Kanal ausgegeben wurde, in zwei Folgen und zum Verschachteln jeder der beiden Folgen jeweils durch 48-Reihen-×-30-Spalten-Verschachteler; und dadurch, dass das System weiterhin derart konfiguriert ist, dass die Bitfolge aufweist: u_p,k, u_p,k+1, u_p,k+2, u_p,k+3, u_p,k+4 und u_p,k+5, und p eine Folgennummer des physischen Kanals ist; und das System weiterhin derart konfiguriert ist, dass u_p,k, u_p,k+1 und u_p,k+2 durch einen ersten Verschachteler verschachtelt werden undu_p,k+3, u_p,k+4 und u_p,k+5 durch einen zweiten Verschachteler verschachtelt werden.
System nach Anspruch 3, bei dem der erste Verschachteler ν_p,k, ν_p,k+1 und ν_p,k+2 ausgibt, der zweite Verschachteler ν_p,k+3, ν_p,k+4 und ν_p,k+5 ausgibt und das System weiterhin aufweist: ein Konstellationsneuanordnungsmodul, das konfiguiert ist zum Implementieren einer Konstellationsneuanordnung für Eingangsbits ν_p,k, ν_p,k+1, ν_p,k+2, ν_p,k+3, ν_p,k+4, ν_p,k+5 in einer der folgenden Weisen:
oder
oder
oder
oder
oder
worin
die Umkehrung von ν_p,i darstellt.