DE2015345B2

DE2015345B2 - Datenübertragungseinrichtung mit Fehlererkennung und Fehlerkorrektur

Info

Publication number: DE2015345B2
Application number: DE2015345A
Authority: DE
Inventors: Norman Honolulu Hawaii Abramson; Lawrence Palo Alto Calif. Lutzker (V.St.A.)
Original assignee: American Computer Communications Co Inc Columbus Ohio (vsta)
Current assignee: American Computer Communications Co Inc Columbus Ohio (vsta)
Priority date: 1966-08-15
Filing date: 1970-03-31
Publication date: 1974-01-10
Also published as: DE2015345A1; US3506961A; DE2015345C3; FR2082297A5; GB1299984A; NL7004200A

Description

Die Erfindung betrifft eine Datenübertragungseinrichtung gemäß dem Oberbegriff des Anspruchs 1.

Die Güte eines digitalen Datenübertragungssystems hängt unmittelbar davon ab, wie genau eine

Nachricht in digitaler Form verarbeitet und übertragen werden kann. Um die Nachricht auch bei verrauschten Kanälen vollständig und unverändert zu erhalten, ist es bekannt, einen Teil der übertragenen oder verarbeiteten Nachricht für redundante Informationseinheiten zu reservieren, mit deren Hilfe die Vollständigkeit der im Abschnitt der Informationsdaten-Bits enthaltenen Nachricht überprüft oder sogar korrigiert werden kann. Ein Beispiel für eine Schaltungsanordnung, mit der beispielsweise auf

einer Empfängerseite die Nachricht aus einem gestörten Kanal auf Fehler überprüft und richtig entschlüsselt werden kann, ist in der deutschen Auslegeschrift 1296 192 beschrieben. Bei dieser Codeschaltung wird bei Feststellung einer erhöhten Fehlerzahl eine

Anpassung, d. h. also eine Erhöhung der den einzelnen Informationsblocks hinzugefügten redundanten Prüfinformation vorgenommen. Mit anderen Worten, es wird der Prozentsatz an mitübertragener Prüfinformation durch Änderung des momentanen Codes den jeweiligen Eigenschaften des Kanals angepaßt. Dieser gegenwärtige Stand der Technik kann zur Ermittlung vorhandener oder auftretender Fehler in einer Nachricht als zufriedenstellend gelten.

Die bekannten Systeme befriedigen jedoch nicht, wenn eine Fehlerkorrektur oder auch nur eine Fehlerlokalisierung innerhalb eines bestimmten Abschnitts einer Nachricht verlangt wird, da hierzu außerordentlich viele Rechen- und Umschaltvorgänge erforderlich sind. Um eine korrekte Übermittlung sicherzustellen, wird daher bei den meisten Systemen bis heute die Mehrfachübertragung der Nachricht angewendet, da Systeme, bei denen eine Korrektur empfangener Nachrichten versucht wird, komplex

und teuer sind. Ein Grund für die bisher unbefriedigende Fehlerkorrekturmöglichkeit beruht vor allem auf der für die meisten Verfahren zui Fehlerkorrektur bisher gemachten Grundhypothese, daß Fehler in Zufallsverteilung auftreten. Der Faktor, der dann — abgesehen vom schaltungstechnischen Aufwand — vermindernd auf die Durchsatzkapazität jedes Systems einwirkt, ist selbstverständlich die Zufügung von redundanten Daten zur Nachricht. Je größer jedoch der erforderliche Anteil redundanter Daten zur Durchführung irgendeines vorgegebenen Betriebsablaufs ist, um so geringer ist die Leistungsfähigkeit oder der Wirkungsgrad des Systems.

Zur Korrektur von Zufallsfehlem ist es auch bekannt, einen Vergleich der empfangenen Nachricht mit einer lokal beim Decodierer in eineui Codebuch gespeicherten Nachricht vorzunehmen. Diese Technik kann selbstverständlich nur begrenzt angewendet werden, da nur im Codebuch gespeicherte Nachrichten verwendet werden können. Der Versuch, ein solches System für alle Nachrichten verwenden zu wollen, würde die Verwendung eines riesigen Codebuchspeichers erfordern. Diese Technik kann daher nur für ganz spezielle Anwendungsgebiete in Frage kommen.

Nun hat es sich jedoch gezeigt, daß in Kommunikationssysteme auftretende Fehler in erster Linie nicht in Zufallsverteilung, sondern in plötzlichen Stoßen, den sogenannten Fehlerstößen oder Stoßfehlern auftreten, die verschieden lange kontinuierliehe Zeitperioden anhalten. So verursachen beispielsweise im Übertragungskanal eingestreute Impulse, Spannungsstöße oder Spannungssprünge in der Stromversorgung, Rauscheigenschaften der Hardware selbst, atmosphärische Fading-Erscheinungen und andere auftretende Rascherscheinungen im allgemeinen Fehler, die als verschieden lange Störungsstöße auf aufeinanderfolgenden Ziffern einwirken.

Speziell zur Erkennung und Korrektur solcher in einer empfangenen Nachricht auftretender Fehlerstoße wurden vor einigen Jahren neue leistungsfähige Codes entdeckt. Die theoretische Kapazität und Leistungsfähigkeit solcher Stoßfehler korrigierender Codes und ihre mathematische Beziehung zu Zufallsfehler korrigierenden Codes ist in W. Wesley Peter- son, »Error Correcting Codes«, M. I. T. Press, 1961, insbesondere in Kapitel 12.4 mit Beispielen erläutert. Im Vergleich insbesondere mit Vorrichtungen zur Ermittlung von Zufallsfehlem lassen sich mit diesen Codss Stoßfehler korrigierende Codierer und Decodierer relativ leicht technisch realisiern. Die Leistungsfähigkeit ist vergleichsweise sehr hoch, insbesondere hinsichtlich des erforderlichen Prozentsatzes an redundanter Information der zur Fehlerkorrektur benötigt wird. Dies sei an einem Beispiel erläutert: Soll beispielsweise ein System entworfen werden, mit dem 100 Fehler in einer Blockinformation von 10* Bits Länge in Zufallsverteilung korrigiert werden sollen, so müßte ein Code mit 10°/o Redundanz, d. h. mit 1000 redundanten Bits, verwendet werden, um 6< > eine ungefähre rechnerische Genauigkeit von 10^e bei der Fehlerkorrektur zu erhalten. Im Gegensatz dazu benötigt ein Stoßfehler korrigierender Code, mit dem ein Stoßfehler von 100 Ziffernstellen in einer Blockinformation von 10* Bits Länge korrigiert werden 6,5 soll, nur 113 redundante Bits, d. h. eine Redundanz von 1,13 °/o.

Die erhöhte Leistungsfähigkeit dieser Stoßfehler korrigierenden Codes beruht darauf, daß die erforderlichen redundanten Bits nicht wie bei den Zufallsfehler korrigierenden Codes vollständig durch die angrenzenden Informationsbits erzeugt werden. Die redundante Information ist über die gesamte Nachricht verteilt und wirkt so. daß eine Zerstörung von Informationsbits und vollständig davon abhängiger redundanter Bits durch Stoßfehler verhindert ist, die die Möglichkeit zur Fehlerkorrektur sonst vereiteln. Mit Stoßfehler korrigierenden Codes lassen sich damit die Fehler korrigieren, die auftreten, wenn eine zeitlich geballte Rauschstörung eine Anzahl aufeinanderfolgender Bits einer Nachricht verstümmelt.

Doch selbst für diese in der erwähnten Publikation von Peterson dargestellten Stoßfehler korrigierenden Codes ist die tatsächlich mögliche Leistungsfähigkeit noch .nicht in vollem Maße gewürdigt worden. Es wird dort nämlich davon ausgegangen, daß es nur möglich sei, die Fehlerkorrekturmöglichkeiten solcher Codes durch Erhöhung des Prozentsatzes an Redundanz zu verbessern, d. h. also durch Änderung des jeweils verwendeten Codes. An Hand der Erfindung läßt sich aber zeigen, wie zusätzliche Möglichkeiten solcher Stoßfehler korrigierender Codes praktisch nutzbar gemacht und die Leistungsfähigkeit erhöht werden können, ohne den Prozentsatz an Redundanz bei Vergrößerung der Fehlerzahl zu erhöhen. Der Erfindung liegt also die technische Aufgabe zugrunde, eine Datenübertragungseinrichtung nach der im Oberbegriff des Patentanspruchs 1 angegebenen Gattung so auszugestalten, daß sich eine Anpassung an wechselnde Stoßfehlerraten auch ohne Änderung der prozentualen Redundanz in den einzelnen Datenblöcken erreichen läßt. Ein solches System müßte im Vergleich zu Systemen mit Änderung der prozentualen Redundanz und damit Änderung des jeweiligen Codes einen vergleichsweise einfachen Aufbau besitzen.

Zur Lösung dieser Aufgabe werden die im Kennzeichen des Patentanspruchs 1 angegebenen Maßnahmen vorgeschlagen, deren vorteilhafte Weiterbildungen in den Unteransprüchen gekennzeichnet sind.

Der technische Fortschritt dieses Erfindungsgedankens liegt in der Lösung der gestellten Aufgabe. Es wird nämlich die als Basis zur Erzeugung der redundanten Bits verwendete Blocklänge der Information adaptiv erhöht, wobei die größere Zuverlässigkeit dadurch erreicht wird, daß die redundanten Bits über zunehmend längere Informationsblocklängen verschachtelt werden.

Zur Verdeutlichung der dabei verwendeten Codes sei ein Beispiel gewählt:

Bei einem durch das Generatorpolynom g(x) = (x³ + a· I- 1) (x³ + 1) definierten Code beispielsweise würde die Grundblocklänge der Nachricht 21 Bits beanspruchen. Von diesen 21 Bits wären 15 Informations-Bits und 6 redundante Bits. Mit diesem Code ließen sich theoretisch Fehlerstöße oder Stoßfehler von 2 Bits Länge oder weniger korrigieren und Fehlerstöße von mehr als 2 Bit Dauer ermitteln.

Ein in Verbindung mit der Erfindung verwendbarer adaptiver Code kann durch das Generatorpolynom g_a(x) = p(.t") (x^ac + 1) = g(x^a) definiert werden, worin »«« ein adaptiver Parameter ist, der je nach den Rauschverhältnissen im Übertragungskanal eingestellt wird. Die Wirkung des Parameters »α« besteht darin, daß Zeichenfolgen von Prüfziffern über längere Informationsblocks überlappend verteilt wer-

den, um jeder »a«-ten Ziffer in einem Block einen Code mit Generator g (x) wirksam einzuprägen. Tritt daher ein Fehlerstoß mit einer Länge auf, die geringer ist als α i—^—} , so verteilt der Code diese Fehler

\—ί—) auf einen Unterblock, der äquivalent ist zum Auftreten einer Anzahl solcher Fehler in separaten Codierblocks.

Bei dem obenerwähnten Code-Beispiel kann ein Fehlerstoß von 2 Bit Dauer durch den Decodierer korrigiert werden. Tritt dagegen ein Stoßfehler von einer über 2 Bit hinausgehenden Dauer auf, so ist das System unter normalen Umständen nicht in der Lage, diesen Fehler zu korrigieren, vielmehr ist eine Wiederholungsübertragung erforderlich, wobei die Annahme gemacht wird, daß ein ähnlicher Stoß nicht wieder auftritt. Bleibt der Kanal weiterhin verrauscht, so bleibt als einzige Möglichkeit, die Anforderung der Wiederholungsübertragung so lange fortzusetzen, bis die Nachricht lediglich mit der Maximalanzahl korrigierbarer Fehler durchgekommen ist.

Sind die Rauschkennwerte eines Kanals jedoch einmal durch ein Stichprobenverfahren bestimmt, so ist es gemäß der Erfindung möglich, vorauszusagen, wann über die Leistungsfähigkeit des Codes hinausgehende Stoßfehler oder Fehlerstöße auftreten, d. h. wenn, um in dem oben gewählten Beispiel zu bleiben, Stoßfehler mit mehr als 2 Bit Länge empfangen werden. In diesem Fall ist es lediglich erforderlich, den adaptiven Parameter α zu verändern, um damit automatisch die Möglichkeiten des Systems zur Fehlerkorrektur zu erweitern. Auf diese Weise ist es leicht möglich, die Leistungsfähigkeit des Systems in dem obigen Beispiel so zu erhöhen, daß Fehlerstöße von einer Dauer von 4 Bit, 6 Bit, 8 Bit und mehr mit Anwachsen des adaptiven Parameters α korrigierbar sind.

Ausführungsbeispiele der Erfindung sind nachfolgend an Hand von Zeichnungen näher erläutert, wobei entsprechende Teile in den verschiedenen Figuren mit gleichen Bezugszeichen versehen sind. Es zeigt

F i g. 1 ein Blockschaltbild eines adaptiven Datenfernmelde- oder -Übertragungssystems mit Datenverarbeitung oder Datenaufbereitung,

F i g. 2 ein Blockschaltbild eines adaptiven Codierers zur Verwendung in Verbindung mit dem in F i g. 1 gezeigten System für a = 1,

F i g. 3 ein Blockschaltbild eines adaptiven Decodierers, der in Verbindung mit dem in Fig. 1 gezeigten System für a = 1 verwendbar ist,

F i g. 4 eine Wertetabelle für drei zu verarbeitende Binärworte,

F i g. 5 die Wert-Tabelle für die drei Worte gemäß Fig.4 einschließlich redundanter Prüfbits, codiert durch den in Fi g. 2 gezeigten Codierer;

Fig.6A, 6B und 6C zeigen einen Wertetabelle, für die die Betriebszustände des Codierer-Registers und der Codierer-Pufferstufe bzw. des Codierer-Zwischenspeichers (im folgenden als » Codier er-Puffer« bezeichnet) gemäß Fi g. 2 zu verschiedenen Zeiten des Codiervorgangs für die drei Worte gemäß Fig. 4;

Fig.7A, 7B und 7C verdeutlichen in tabellarischer Darstellung die Betriebszustände des Decodierer-Registers und Decodierer-Puffers gemäß Fig.3 zu verschiedenen Zeiten während des Decodier-Vorgangs des einzelcodierten Wortes gemäß F i g. 5 bei fehlerfreiem Empfang;

F i g. 8 zeigt tabellarisch die Betriebszustände des Decodierer-Registers und Decodierer-Puffers gemäß F i g. 3 zu verschiedenen Zeiten während des Decodierens des Wortes EINS gemäß Fig.5, das mit einem Stoßfehler von 2 Bit Dauer empfangen wird und in den Bit-Positionen bzw. -Stellen 5 und 6 auftritt;

ίο Fig.9 verdeutlicht in tabellarischer Darstellung die Betriebszustände der Stufen des Decodierer-Registers und Decodierer-Puffers nach F i g. 3 zu verschiedenen Zeiten während der Decodierung des Wortes ZWEI nach F i g. 5, wenn dieses mit einem Stoßfehler von 2 Bit Dauer empfangen wird, der an den Binärstellen oder Bitpositionen 19 und 20 auftritt;

Fig. 10 zeigt ebenfalls tabellarisch die Zustände der Stufen des Decodierer-Registers und Decodierer-

ao Puffers gemäß F i g. 3 zu verschiedenen Zeiten während der Decodierung des Wortes DREI in Fig.5, wenn dieses mit einem Stoßfehler von 2 Bit Dauer empfangen wird, der an den Bitpositionen 1 und 2 auftritt;

as Fig. 11 verdeutlicht tabellarisch die Betriebszustände des Decodierer-Schieberegisters und Decodierer-Puffers nach Fig.3 zu verschiedenen Zeiten während der Decodierung des Wortes ZWEI gemäß Fig.5, wenn dieses mit einem nicht korrigierbaren Stoßfehler von 3 Bit Dauer empfangen wird, die an den Binärstellen 19, 20 und 21 auftreten;

Fig. 12 zeigt tabellarisch die Zustände des Decodierer-Schieberegisters und Decodierer-Puffers gemäß F i g. 3 zu verschiedenen Zeiten während der Decodierung des Wortes DREI aus F i g. 5, wenn dieses mit einem nicht korrigierbaren Stoßfehler von 3 Bit Dauer empfangen wird, die in den Binärpositionen 1, 2 und 3 auftreten;

Fig. 13 zeigt ein Blockschaltbild des adaptiven Codierers aus Fig. 1, bei dem die Leistungsfähigkeit des Codierers gemäß F i g. 2 adaptiv um einen Faktor a = 3 erhöht wurde.

Fig. 14 verdeutlicht in einer Tabelle ein durch das erfindungsgemäße System zu verarbeitendes Binärwort, das aus einer Kombination von drei Einzelwörtern gemäß F i g. 4 zusammengesetzt ist;

Fig. 15 verdeutlicht tabellarisch das Wort aus Fig. 14, wobei zusätzlich redundante Prüfdaten-Bits durch die Schaltungsanordnung nach. F i g. 13 codiert sind;

F i g. 16 zeigt ein Blockschaltbild des adaptiven Decodieren aus F i g. 1, bei dem die in F i g. 3 verdeutlichte Leistungsfähigkeit des Decodierers adaptiv erhöht wurde, um für die Werte a = 3 codierte Worte zu decodieren;

F i g. 17 zeigt tabellarisch die Betriebszustände jeder Stufe und Unterstufe des Decodierer-Registers und Decodierer-Puffers in Fig. 16 zu verschiedenen Zeiten während der Decodierung des nach Fig. 15

codierten Wortes, wenn dieses fehlerfrei empfangen wird;

Fi g. 18 zeigt tabellarisch die Zustände jeder Stuf« und Unterstufe des Decodierer-Registers und Decodierer-Puffers aus Fig. 16 zu verschiedenen Zeiter während der Decodierung des Wortes nach F i g. 15 wenn dieses mit einem Stoßfehler von 6BitDauei empfangen wird, die an den Binärpositionen 39 bii 45 auftreten; und

7 ^Ψ 8

] F i g. 19 zeigt eine alternative Ausführungsform Puffers 30 verbunden, und der Inhalt wird beim Ein-

des Decodierers nach F i g. 16, wobei die erhöhte laufen eines zusätzlichen Bits an Stufe 15 vorgescho-

Leistungsfähigkeit und Möglichkeit zur Fehlerkorrek- ben, so daß nach dem Einlaufen des gesamten Wortes

tür innerhalb eines Unterblocks für Werte α größer dieses in den Stufen 1 bis 15 des Puffers ge-

als 1 gezeigt ist. 5 speichert ist.

Das in F i g. 1 gezeigte System läßt sich in einen Das Register ist mit sechs Stufen dargestellt, die Ubertragungs- oder Senderteil 20 und einen Emp- über exklusive ODER-Glieder oder Modulo-2-Addiefängerteil 22 unterteilen. Der Übertraglingsteil 20 rer 64, 66, 68, 70 und 72, im folgenden als »MOD-weist eine Nachrichtenquelle, etwa eine Eingabe/ 2-Addierer« bezeichnet, miteinander verbunden sind. Ausgabe-Vorrichtung 24 auf, die üblicherweise als io Der Ausgang 73 der sechsten Stufe ist auf den Ein-Magnetband, Magnetscheibe oder Magnettrommel gang der ersten Stufe über ein Sperrglied 74 und einen f vorliegt. Weiterhin ist ein Codierer 26 vorgesehen, MOD-2-Addierer 75 der Stufe 1 rückgekoppelt, desder ein intern verschaltetes Codierer-Register 28 und sen anderer Eingang mit der Eingabe/Ausgabe-Eineinen Codierer-Puffer 30 aufweist, um die Daten heit 24 verbunden ist. Der Ausgang 76 des MOD-2-gemäß der Erfindung adaptiv mit redundanter Infor- 15 Addierers 75 der Stufe 1 ist außer mit dem Eingang maüon zu codieren. Ein Datenumsetzer oder Modem der Stufe 1 mit den Eingängen der Stufen 2 und 5 32 setzt die codierte Nachricht in eine für die Über- über die zweiten Eingänge der diesen Stufen zugetragung geeignete Form um, und ein Sender 34 über- ordneten zwischengeschalteten MOD-2-Addierer 64 trägt die Information zu einer entfernten Station. Das bzw. 70 verbunden. Obgleich die Rückkopplungsver-Empfängerteil 22 weist einen Empfänger 36, ein ao bindungen der Zwischenstufen MOD-2-Addierer 66, Daten-Modem 38 zur Demodulation oder Rückum- 68 und 72 aus Klarheitsgründen weggelassen sind, setzung der empfangenen Nachricht, einen Deco- soll vermerkt werden, daß verschiedene Rückkoppdierer 42 einschließlich eines Decodierer-Puffers 44 lungsverdrahtungen je nach dem speziellen verwende- und ein dem im Codierer 26 ähnliches Decodierer- ten Code vorgesehen sein können. Jede Stufe des ReRegister 46 sowie ein Fehlerprüf- und -korrektur- as gisters ist mit einem Schiebeeingang 78 versehen, um schaltung 48 auf, die alle zur Ermittlung und Korrek- das darin gespeicherte Bit über einen dazwischenlietur von in der empfangenen Nachricht enthaltenen genden MOD-2-Addierer auf die nächstfolgende Fehler dienen. Weiterhin ist ein Zwischen-Puffer 50 Stufe zu übertragen. Der Ausgang 73 der sechsten sowie eine Eingabe/Ausgabe-Vorrichtung 52 zur Stufe ist außerdem mit dem Eingang des Puffers 30 Speicherung der empfangenen und decodierten Nach- 30 über ein UND-Glied 80 verbunden. Ist das ganze richten vorgesehen. 15-Bit-Wort in den Puffer 30 eingeschrieben, so er-Eine Steuereinheit 54 erzeugt die für die Betriebs- scheint auf einer mit dem zweiten Eingang des Sperrsynchronisierung der verschiedenen Einheiten des glieds 74 und des UND-Glieds 80 verbundenen Lei-Systems erforderlichen Impulse und spricht auch auf tung 81 ein Signal, um die Rückkopplungsschaltung die von der Fehlerprüfschaltung 48 ausgehenden 35 auf Stufe 1 zu öffnen und die Schaltung zwischen Signale an, die den Charakter eines Fehlers in der Stufe 6 und dem Puffer 30 zu schließen. Nachfolempfangenen Nachricht wiedergeben, um so die von gende Schiebeimpulse bewirken, daß das codierte der Eingabe/Ausgabe-Einheit 52 empfangene Nach- 21-Bit-Wort aus der Puffer-Register-Kombination rieht zu überwachen. Ein Generator 56 für unkorri- sequentiell ausgelesen wird.

gierbare Nachricht liefert an die Eingabe/Ausgabe- 40 Der Aufbau des Registers 28 einschließlich der Einheit 52 ein Vermerksignal, wenn eine unkorrigier- Zahl der Stufen und die besonderen Rückkopplungsbare Nachricht empfangen wurde. Eine statistische und Zwischenstufenverbindungen werden durch den Prüf- und Überwachungs-Einheit 58, im folgenden verwendeten Code bestimmt. Wird ein durch das Geals »Log« (statistical log) bezeichnet, prüft stichpro- neratorpolynom g(x") = (x^3a + 1) (x™ + x" j-1) bebenweise die Art der empfangenen Fehler, um so eine 45 stimmter Code verwendet, so ist die Blocklänge der Information über die Beschaffenheit des Übertra- gesamten Nachricht η für a = 1 gleich 21 Bit, wobei gungskanals zu erhalten, und eine adaptive Über- die Anzahl der Nachrichten-Bits k gleich 15 und die wachungs-Einheit 60 spricht auf die von dem stati- Anzahl r der zu erzeugenden redundanten Bits gleich stischen Log 58 und der Steuereinheit 54 empfangene 6 ist. Die Anzahl der Stufen des Schieberegisters entInformation an, um die Wiederholungsübertragung 5o spricht der Anzahl der zu erzeugenden redundanten einer fehlerhaften Nachricht anzufordern und um so- Bits.

wohl den Codierer als auch den Decodierer anzu- Es wird darauf hingewiesen, daß die hier verwen·

weisen, den adaptiven Parameter α zu erhöhen oder deten Worte von 21 Bit Grundblocklänge nur als

zu erniedrigen. Beispiele zu verstehen sind und eine erfindungsgemät

Fig.2 zeigt den für a = 1 geschalteten Codierer 55 entworfene Vorrichtung für Worte mit Blocklänger

26, so daß die Grundfunktion des auf der Basis von mindestens einigen Tausend Bits verwendbar ist

binärer Daten arbeitenden Systems verwirklicht ist, Bei einer geeigneten Blocklänge gilt für die Basis

die von der Eingabe/Ausgabe-Einheit 24 geliefert blocklänge η = 1860, und das durch den Codiere

werden, um die richtigen mit den Informationsdaten- zu befriedigende Polynom lautet g(x") = x⁶⁵⁰ + ^2

Bits zu übertragenden redundanten Prüfdaten-Bits 60 + jc«⁰⁰ + *⁵⁰ + *²⁰ +1. Um diese Gleichung zu be

zu erzeugen. Der Ausgang 62 der Eingabe/Ausgabe- friedigen, muß die Anzahl der Informations-Bits k =

Einheit 24 ist mit den Hauptelementen des Codierers, 1795 und die Anzahl redundanter Bits r = 65 betra

dem Schieberegister und dem Codierer-Puffer ver- gen. Das Schieberegister wäre daher mit 65 Stufe:

bunden. ausgestattet und würde Rückkopplungs- und Zwi

Der als 15stufiges Register gezeigte Puffer kann 65 schenstufeneingangsverbindungen in den Stufen 1, ί

auch durch irgendeine andere geegnete Einrichtung 6, 61 und 63 aufweisen. Aus Gründen der übersichi

ersetzt sein. Der Ausgang 62 der Eingabe/Ausgabe- liehen Darstellung wird die Erfindung jedoch nur a

Einheit 24 ist mit dem Eingang der Stufe 15 des Hand eines Codes mit Worten der Blocklänge η — 2

beschrieben, da die Beschreibung des Systems bei Verwendung größerer Wortlängen die Übersichtlichkeit schwieriger macht.

Der Decodier für a = 1 ist in Einzelheiten in F i g. 3 dargestellt und wirkt auf eine einlaufende Nachricht im Sinne einer Fehlerbestimmung, so daß der Fehler entweder korrigiert oder angezeigt wird, wenn ein unkorrigierbarer Fehler empfangen wurde. Als hauptsächliche Einheiten weist der Decodierer einen Decodierer-Puffer 44 und ein Decodierer-Register 46 auf. Das Decodierer-Register46 hat genauso wie das Codierer-Register 28 sechs Stufen, die untereinander durch eine Anzahl als Modulo-2-Addierer 82, 84, 86, 88 und 90 aufgebaute Zwischenstufen verbunden sind. Wie bereits an Hand des Registers 28 erläutert wurde, sind einige Rückkopplungsverbindungen aus Klarheitsgründen ausgelassen.

Der Ausgang 92 der sechsten Stufe ist mit einem Sperrglied 94 verbunden, dessen Sperreingang 96 ein Überwachungs- oder Steuersignal von der Steuereinheit 54 erhält. Der Ausgang 98 des Sperrgliedes 94 (auch als UND-NICHT-Gatter bezeichnet) ist mit dem Eingang der Stufe 1 über den MOD-2-Addierer 100 der Stufe 1 verbunden. Der Ausgang 102 des MOD-2-Addierers 100 der Stufe 1 ist außer mit dem Eingang der Stufe 1 mit den Eingängen der Stufen 2 und 5 über einen dazwischenliegenden MOD-2-Addierer 82 bzw. 88 verbunden, die jeweils diesen Stufen 2 und 5 zugeordnet sind. Die Rückkopplungsund Zwischenstufenverbindungen des Decodierer-Registers 46 sind im einzelnen im wesentlichen die gleichen wie beim Codierer-Register 28, wobei dem Aufbau des Codierer-Registers angepaßte Änderungen vorgenommen sein können.

Der Ausgang 104 des Decodierer-Puffers 44 ist mit dem Eingang des Zwischenpuffers 50 über einen fehlerkorrigierenden MOD-2-Addierer 106 verbunden, dessen anderer Eingang mit dem Ausgang 92 der Stufe 6 über ein UND-Glied 108 mit zwei Eingängen verbunden ist.

Im gewählten Beispiel sind die »0 «-Ausgänge 110, 112, 114 und 116 der Stufen 1, 2, 3 und 4 des Registers 46 mit den Eingängen eines 4-Bit-Komparators oder eines NOR-Glieds 118 mit vier Eingängen verbunden, um zu prüfen, ob eine »0« in jeder einzelnen der vier Stufen vorliegt. Die »0«-Ausgänge 120, ΐ22 der Stufen 5 und 6 sind mit den Eingängen eines 2-Bit-Komparators oder eines NOR-Glieds 124 mit zwei Eingängen verbunden, die eine »0«-Priifung in den Stufen 5 und 6 durchführen. Die 4-Bit- und 2-Bit-Komparatoren 118, 124 liefern Signale an einem Ausgang 126 bzw. 128, wenn die Stufen 1 mit 4 sowie 5 und 6 nicht alle Nullen enthalten, und ebenso erscheinen Signale an einem zweiten Ausgang 130 bzw. 132, wenn diese Stufen nicht alle Nullen enthalten.

Der Gesamt-»0«-Ausgang 130 des 4-Bit-Komparators 118 und der Gesamt-»0«-Ausgang 132 des 2-Bit-Komparators 124 ist jeweils mit den Eingängen eines ersten fehlerbestimmenden UND-Glieds 134, dem »kein Fehler«-UND-Glied, verbunden, das drei Eingänge aufweist. Der Gesamt-»0«-Ausgang 130 des 4-Bit-Komparators 118 und der Nicht-Gesamt-» 0«- Ausgang 128 des 2-Bit-Komparators 124 sind mit den Eingängen eines zweiten fehlerermittelnden UND-Glieds 136, dem UND-Glied für »korrigierbare Fehler«, verbunden, das drei Eingänge aufweist Der Nicht-Gesamt-xOs-Ausgang 126 der 4-Bit-Komparators 118 ist mit einem Eingang eines fehlerermittelnden UND-Glieds 138, dem UND-Glied für »unkorrigierbare Fehler« verbunden, das zwei Eingänge aufweist. Der verbleibende Eingang 140 jedes fehlerermittelnden Glieds 134, 136, 138 wird mit einem Takt- oder Prüfimpuls von der Steuereinheit 54 aus beaufschlagt.

F i g. 4 zeigt eine Tabelle mit drei Worten, dem Wort EINS, dem Wort ZWEI und dem Wort DREI, die durch das in den F i g. 1, 2 und 3 verdeutlichte

ίο System bzw. die Untersysteme codiert, übertragen und decodiert werden sollen. Um jedes Wort für die Übertragung richtig zu codieren, wird dieses auf der Ausgangsleitung 62 der Eingabe/Ausgabe-Einheit 24 seriell, d. h. in sequentieller Folge bereitgestellt, wo-

bei die Eingabe/Ausgabe-Einheit 24, wie in F i g. 2 gezeigt, mit einem Eingang des der Stufe 1 zugeordneten MOD-2-Addierers 75 verbunden ist, dessen Ausgang 76 direkt mit Stufe 1 sowie mit den Stufen 2 und 5 des Codierer-Registers 28 über Zwischenstufen-MOD-2-Addierer 64, 70 verbunden isl Der Ausgang 62 der Eingabe/Ausgabe-Einheit ist auch an den Eingang der Stufe 15 des Codierer-Puffers 30 angeschlossen.

Da der andere Eingang des MOD-2-Addierers 75 der Stufe 1 (Rückkopplung von Stufe 6) zur Zeit 1 »0« ist, entspricht die Eingangsgröße der Stufen 1, 2 und 5 des Registers 28 genau dem Anfangs-Bit der Nachricht, d. h. im Falle des Wortes EINS einer »1«. Nach dem ersten Zeitintervall des Wortes EINS stehen die sechs Schieberegisterstufen, wie in F i g. 6 A gezeigt, im Zustand 110010. Zu jedem nachfolgenden Zeitintervall bewirkt ein Impuls auf die Schiebeleitung 78, daß ein zusätzliches Bit von der Eingabe/ Ausgabe-Einheit 24 zum Ausgangssignal der Stufe 6

Modulo-2 addiert wird, da jeder Schiebeimpuls gleichzeitig bewirkt, daß die Information in jeder Stufe zur nächsten Stufe nach rechts verschoben wird. Das Ergebnis wird in Stufe 1 des Schieberegisters 28 eingeschrieben. Zusätzlich wird der Ausgang 76 des MOD-2-Addierers 75 der Stufe 1 zu den Ausgängen der Stufen 1 und 4 in den Zwischenstufen MOD-2-Addierern 64 bzw. 70 Modulo-2 addiert, und das Ergebnis wird in die Stufen 2 und 5 eingeschrieben. Dieser Vorgang wird so lange wiederholt, bis das gesamte 15-Bit-Wort in den Codierer-Puffer 30 eingeschrieben ist.

Die Tabellen der F i g. 6 A, B und C verdeutlichen die Zustände der sechs Stufen des Schieberegisters 28 für 15 Zeitintervalle, die erforderlich sind, um jedes

gesamte 15-Bit-Wort in den Puffer 30 einzubringen. Am Ende des fünfzehnten Zeitintervalls entspricht der Inhalt des Schieberegisters 28 den geeigneten redundanten Daten-Prüf-Bits, und die Nachricht ist vollständig codiert. Über die Leitung 81 wird dann

ein Signal dem Sperrglied 74 im riickführenden Schaltkreis zugeführt, um das UND-Glied 80 zu aktivieren, über das der Ausgang der Stufe 6 mit dem Eingang des Puffers 30 verbunden ist. Dem Register 28 und dem Puffer 30 werden jeweils wieder Schiebeimpulse zugeführt, um das vollständig codierte Wort sequentiell aus dem Codierer 26 abzurufen, um dieses über das MODEM 32 der Übertragung zuzuführen. Aus Fig. 5 ist ersichtlich, daß jede vollständige 21-Bit-Nachricht 15-Bit-Information gemäß F i g. 4 so-

wie 6 redundante Bits enthält, die im Register am Ende des Zeitintervalls 15 gespeichert sind.

Wird das codierte übertragene Wort durch den Empfänger 36 empfangen, so wird es demoduliert

11 12

oder durch das Daten-MODEM 38 in eine decodier- verbundenen UND-Glieds 138 für »unkorrigierbaren

bare Form umgesetzt. Der Ausgang 142 des ΜΟΠΓΜ Fehler« ein Impuls.

38 ist mit dem Eingang des Decodierer-Puffers 44 Als Antwort auf diesen Impuls wird das Signal und mit dem Eingang des Decodierer-Registers 46 von der Steuereinheit auf Leitung 156 zum Registerüber den MOD-2-Addierer 100 der Stufe 1 verbun- 5 Eingangs-UND-Glied 158 unterbrochen, so daß dieden. Wie bereits erwähnt, ist der Ausgang des MOD- ses Glied öffnet und die Eingangsleitung 142 vom 2-Addierers 100 der Stufe 1 auch mit dem Eingang Register 46 abtrennt. Der Arbeitsumlauf des Reder Stufe 2 über den MOD-2-Addierer 82 als Zwi- gisters 46 bleibt so lange aufrechterhalten, als eine schenstufe verbunden, dessen anderer Eingang mit »1« in einer der Stufen 1, 2, 3 oder 4 verbleibt, wodem Ausgang der Stufe 1 und mit dem Eingang der io bei der Ausgang 92 der Stufe 6 auf den Eingang des Stufe 5 über den MOD-2-Addierer 88 als Zwischen- MOD-2-Addierers der Stufe 1 rückgeführt ist. Gleichstufe verbunden ist, dessen anderer Eingang mit dem zeitig mit der Regenerierung des Registers 46 wird Ausgang der Stufe 4 verbunden ist. die im Decodierer-Puffer 44 gespeicherte Information

Der Decodierer-Puffer 44 und das Decodierer-Re- über den fehlerkorrigierenden MOD-2-Addierer 106 gister 46 sind so ausgelegt, daß das 21-Bit-Wort vom 15 seriell Bit für Bit herausgeschoben. Da das den Aus-MODEM 38 seriell, d. h. Bit für Bit, empfangen wer- gang 92 der Stufe 6 mit dem anderen Eingang des den kann. Jeder Schiebeimpuls auf der Leitung 144 fehlerkorrigierenden MOD-2-Addierers 106 verbinbewirkt, daß ein Bit in die Stufe 1 des Registers über dende UND-Glied 108 zu dieser Zeit nicht aktiviert den MOD-2-Addierer einläuft, und bewirkt gleich- ist, gelangt die Information von dem Decodiererzeitig, daß die in jeder Stufe des Registers gespei- 20 Puffer 44 unverändert in den Zwischenpuffer 50.
cherte Information nach rechts in die nächst nach- F i g. 8 verdeutlicht in tabellarischer Darstellung folgende Stufe geschoben wird. Während jeder an einem Beispiel den Ablauf, wenn Wort EINS mit Schiebe-Operation ist der Ausgang 92 der Stufe 6 einem Stoßfehler von 2-Bit-Dauer empfangen wurde, auf den Eingang des der Stufe 1 zugeordneten MOD- der in den Binärpositionen 5 und 6 auftritt. Am Ende 2-Addierers 100 über das Rückkopplungs-Sperrglied 25 des Zeitintervalls 21 wird dieser Fehler durch Auf-94 rückgeführt, solange kein Signal am INHIBIT- treten einer »1« in den Stufen 1 und 2 erkennbar und Eingang 96 des Gliedes auftritt. Dieses Rückführungs- durch Erscheinen eines Signals auf der Nicht-Gesamtsignal wird dem Ausgang 142 des MODEM 38 »O«-Ausgangsleitung 126 des !Comparators 118 ange-Modulo 2 zuaddiert. Dieser Zyklus wiederholt sich zeigt wird. Wie oben bereits erwähnt, wird der Einfür 21 Zeitintervalle, bis das gesamte 21-Bit-Wort, 3" gang des Registers 46 geöffnet, und der Registerinfordas die 15 Informationsdaten-Bits und die 6 redun- mationsdurchlauf wird fortgesetzt, solange die Infordanten Prüf-Bits umfaßt, in das Register 46 und den mation vom Puffer 44 seriell Bit für Bit ausgelesen Decodierer-Puffer 44 eingelesen ist. wird. Am Ende des Zeitintervalls 25 sind die ersten

Die Fig. 7A, B und C zeigen in tabellarischer 4 Bits, die richtig empfangen wurden, aus dem DeDarstellung die Betriebszustände der Stufen des De- 35 codierer-Puffer 44 ausgelesen, und zu diesem Zeitcodierer-Schieberegisters 46 für jedes der 21 Zeit- punkt enthalten die ersten vier Stufen des Registers Intervalle, wenn die übertragenen Worte EINS, ZWEI 46 sämtlich eine Null.

bzw. DREI korrekt empfangen werden. Nach dem Da ein Signal am Gesamt-»0«-Ausgang 130 des

vollständigen Einlesen des Wortes in das Register 46 4-Bit-Komparators 118 auftritt, während gleichzeitig

und den Puffer 44, d. h. nach 21 Zeitintervallen, wird 4° ein Signal am Nicht-Gesamt-»0«-Ausgang 128 des

der Zustand des Registers 46 überprüft, indem der 2-Bit-Komparators 124 erscheint, kann dies als In-

Prüfeingang 140 der fehlerermittelnden UND-Glieder dikation für eine Fehlerkorrektur verwendet wer-

134,136 und 138 getastet wird. den. Tritt auf der Leitung 140 der fehlerermittelnden

Liegen keine Fehler vor, so tritt auf jeder der Ge- Glieder 136,138 der nächste Impuls auf, so erscheint

samt-»0«-Leitungen 130, 132 der 4-Bit- und 2-Bit- « auf der Ausgangsleitung 160 des UND-Glieds 136 füi

Komparatoren 118 und 124 ein Signal auf, so daß am »korrigierbaren Fehler«, das mit der Steuereinheit 54

Ausgang 146 des »kein Fehler«-UND-Glieds 134, verbunden ist, ein Ausgangsimpuls auf. Als Antwort

das mit der Steuereinheit 54 verbunden ist, ein Impuls auf diesen Impuls führt die Steuereinheit 54 dem in-

auftritt. Als Antwort auf diesen Impuls liefert die hibierenden Eingang 96 des Sperrgliedes 94, das der

Steuereinheit ein Signal an einen Eingang 148 des 5° Ausgang 92 der Stufe auf den Eingang des MOD-2-

Zwischenpuffer-Ausgangsüberwachungs-Gatters 150, Addierers 100 der Stufe 1 zurückkoppelt, ein Signa]

wodurch der Ausgang 152 des Puffers 50 direkt mit zu, wodurch dieser Rückkopplungskreis 98 abgetrenni

der Eingabe/Ausgabe-Einheit 52 verbunden wird. wird. Gleichzeitig wird von der Steuereinheit 54 ein

Liegt in der empfangenen Nachricht ein Fehler Signal dem zweiten Eingang 162 des UND-Glieds 108

vor, so arbeitet der Decodierer 42 nach dem vollstän- 55 zugeführt, das den Ausgang 92 der Stufe 6 mit dem

digen Einlesen des Wortes in das Register 46 etwas fehlerkorrigierenden MOD-2-Addierer 106 verbindet

anders, da eine »1« mindestens in einer Stufe des Wenn daher während des Zeitintervalls 26 dei Registers 46 am Ende der 21 Zeitintervalle gespei- nächste Schiebeimpuls auftritt, so wird die in Stufe ί

chert sein wird. Diese »1« kann in der aus den Stu- stehende »1« aus dieser Stufe herausgeschoben, unc fen 1, 2, 3 und 4 bestehenden Gruppe oder in der 60 gleichzeitig wird auch aus dem Decodierer-Puffer eir

durch die Stufen 5 und 6 gebildeten Gruppe oder in Bit herausgeschoben, und diese beiden Bits werder beiden Gruppen vorliegen. Liegt eine »1« in einer in dem fehlerkorrigierenden MOD-2-Addierer 1Oi

der ersten vier Stufen vor, so tritt auf der Nicht- Modulo-2 addiert. Dadurch wird am Eingang des

Gesamt-»O«-Ausgangsleitung 126 des 4-Bit-Kompa- Zwischenpuffers 50 an Stelle des fehlerhaften Bits

rators 118 ein Signal auf. Wird dann das Register 46 65 das an diesem Punkt im Decodierer-Puffer 44 gespei-

durch Tastung des Eingangs 140 der fehlerermitteln- chert ist, eine richtige Information bereitgestellt. Der-

den UND-Glieder 134, 136, 138 abgefragt, so er- selbe Ablaufschritt wird während des Zeitintervall«

scheint am Ausgang 154 des mit der Steuereinheit 54 27 wiederholt, da der Fehler durch einen Stoß von

2 015

13 14

2-Bit-Dauer ausgelöst wurde. Am Ende des Zeitinter- Wert für α von »1« auf »3«. Die Schaltkreisverbin-

valls 27 tritt an den Gesamt-»O«-Ausgängen 130,132 düngen des Codierers 26 werden dabei automatisch

der beiden Komparatoren 118, 124 ein Signal auf, dadurch geändert, daß die Verzögerung für jede Stufe

das andeutet, daß im Wort keine Fehler mehr enthal- des Registers 28 mit dem Faktor 3 (dem Wert für a) ten sind und daß der Verfahrensablauf des Systems 5 und ebenso die Speicherkapazität jeder Stufe mit dem

weiter so ablaufen kann, als ob keine Fehler aufge- ^r"aktor 3 multipliziert werden, so daß jede Stufe

treten seien. _-> Bits an Informationen zurückhalten kann. Die Wir-

Die Fig. 9 und 10 zeigen tabellarische Darstellun- kung dieser erhöhten Verzögerung besteht in einer gen ähnlich der F ι g. 8, wobei im Wort ZvYEI Fehler Multiplizierung der effektiven Länge des Registers 28 in den Binärstellen 19 und 20 und im Wort DREI ^l0 mit einem Faktor 3, so daß auch die Blocklänge des Fehler in den Binärstellen 1 und 2 vorliegen. In bei- zu codierenden Wortes und die Anzahl der redunden Fällen verbleibt am Ende des Zeitintervalls 21 danten Daten-Bits mit dem Faktor 3 multipliziert eine »1« in mindestens einer der Schieberegisterstu- werden Diese einfache elektrische Änderung des fen. Aus Fig. 9 ist ersichtlich, daß die ersten vier Codierer- und Decodierer-Schaltkreises, die keine Stufen bis nach dem 39. Zeitintervall keine Gesamt- *5 Veränderung des Codes bewirkt und auch den Pro- »O«-Anzeige ergeben. Im Ergebnis werden diese Feh- zentsatz an redundanter Information im Code njcht Ier während der Zeitintervalle 40 und 41, die den verändert, vervielfacht die Stoßfehler-Korrektur-Binärpositionen 19 und 20 des aus dem Decodierer- möglichkeit des Codes um einen Faktor 3, d. h. von Puffer herausgeschobenen Wortes entsprechen, korn- Stoßfehlern mit 2-Bit-Dauer auf Stöße mit 6-Bit-Dauer. giert, wie dies aus Fig. 9 ersichtlich ist. In Fig. 10 ao Die erhöhte Leistungsfähigkeit des Systems wird wird der Fehler am Ende des Zeitintervalls 23 korri- unter Bezug auf Fig. 13 in ihren Einzelheiten ergiert, da die Fehler in den beiden ersten Binärposi- läutert, die einen Codierer 26 zeigt, der so geschaltet tionen auftraten. ist, daß ein Wort mit 45 Informations-Bits und

Enthält die empfangene Nachricht einen die Kor- 18 redundanten Daten-Bits codiert werden kann. Als

rekturmöglichkeit des Systems übersteigenden Stoß- 25 prinzipielle Einheiten weist der Codierer26 in Fig. 13

fehler, so arbeitet das System anfänglich in der oben wiederum ein Codierer-Schieberegister 328 und einen

erläuterten Weise. In diesem Fall jedoch ist nach Codierer-Puffer 330 auf. Das Schieberegister 328 ist

jedem der Zeitintervalle 21 bis 42 mindestens in mit sechs Stufen dargestellt. Jede Stufe ist in der

einer der ersten vier Stufen des Registers stets eine Lage, 3 Bits und ein weiteres Bit zu speichern, das am

»1«, so daß auf der Nicht-Gesamt-sOe-Leitung 126 30 Eingang einer bestimmten Stufe einläuft, darin ge-

des 4-Bit-Komparators 118 stets ein Signal ansteht. speichert oder für drei Zeitintervalle verzögert wird,

Die Fig. 11 und 12 verdeutlichen in tabellarischer bevor es in die nächste Stufe weitergeschoben wird.

Darstellung den Vorgang, wenn Wort ZWEI bzw. Jude Stufe ist mit der nächsten über exklusive ODER-

Wort DREI mit Stoßfehlern von 3-Bit-Dauer auftre- Glieder oder MOD-2-Addierer 364, 366, 368, 370

ten, die in den Binärpositionen 19, 20, 21 für Wort 35 und 372 verbunden.

ZWEI und in den Positionen 1, 2, 3 für Wort DREI Die erhöhte Verzögerungs- oder Speicherkapazität

auftreten. Werden daher die fehlerkorrigierenden jeder Stufe ist in den Zeichnungen dadurch angedeu-

UND-Glieder 134,136, 138 abgefragt, so treten fort- tet, daß für jede Stufe drei Unterstufen vorgesehen

laufend Ausgangsimpulse am Ausgang 154 des UND- sind, d. h. die Stufe 1 etwa weist die Unterstufen 1-1,

Glieds 136 für »unkorrigierbaren Fehler« auf. 40 1-2, 1-3 auf. Ein in die Stufe 1 einlaufendes Signal

Am Ende des 42. Zeitintervalls signalisiert die tritt bei Unterstufe 1-1 ein und wird während der Steuereinheit 54 dem Generator 56 für unkorrigier- darauffolgenden Zeitintervalle in die Unterstufen 1-2 bare Nachricht, daß eine unkorrigierbare Nachricht und 1-3 weitergereicht und wird schließlich über den empfangen wurde, und gibt Anweisung, diese Infor- Zwischenstufen-MOD-2-Addierer 364 der Stufe 2 in mation am geeigneten Punkt in der Eingabe/Ausgabe- 45 die Stufe 2-1 weitergeschoben. Obgleich die erhöhte Einheit 52 zu speichern. Die Steuereinheit 54 liefert Verzögerungs- und Speicherkapazität jeder Stufe des weiterhin an die adaptive Steuereinheit 60 ein Signal, Schieberegisters 328 durch Erhöhung der Anzahl der um die Wiederübertragung der Nachricht anzu- Unterstufen dargestellt wurde, ist die Erfindung keifordern, neswegs auf diesen Aufbau begrenzt. Es können auch

Die Vorteile und die Leistungsfähigkeit des adap- 50 andere geeignete Verzögerungsmöglichkeiten Anwen-

tiven erfindunggemäßen Systems werden nun näher dung finden, so beispielsweise einstellbar abzugrei-

erläutert. Es sei zunächst darauf hingewiesen, daß die fende Verzögerungsleitungen oder Plattenspeicher

Fehlerinformation während dieser Zeit in das stati- oder Speichertrommeln mit einer geeigneten Anzahl

stische Logbuch oder Log 58 eingegeben wurde, das entsprechend verteilter Lese- und Schreibköpfe,

zur Analysierung des Charakters der Fehlerinforma- 55 Der Ausgang 373 der Stufe 6 ist auf den Eingang

tion im Hinblick auf die Wahrscheinlichkeit, daß eine der Stufe 1 über ein Sperrglied 374 und über den

Nachricht fehlerfrei wiederübertragen werden kann, MOD-2-Addierer 375 der Stufe 1 rückgekoppelt,

programmiert ist. Lassen die statistischen Kennwerte dessen anderer Eingang mit der Eingabe/Ausgabe-

des Kanals, wie sie durch die Art und Zahl der Fehler Einheit 24 verbunden ist. Außer mit dem Eingang

angegeben werden, erkennen, daß Stoßfehler aus- 60 der Stufe 1 ist der Ausgang 376 des MOD-2-Addie-

reichend langer Dauer, um die Korrekturmöglich- rers 375 der Stufe 1 mit dem Eingang der Stufen 2

keiten des Decodierers zu übersteigen, bei der Wie- und 5 über diesen Stufen zugeordnete Zwischen-

derholungsübertragung sehr wahrscheinlich wieder stufen-Mod-2-Addierer 364 bzw. 370 verbunden. Der

auftreten können, so erhält die adaptive Steuereinheit Ausgang der Eingabe/Ausgabe-Einheit ist weiterhin

w vom statistischen Log ein Signal, das die Wieder- 65 mit dem Eingang des 45stufigen Puffers 330 ver-

ubertragung des mit einem höheren Wert für α bunden.

comertenWortes anfordert. Fig. 14 ist eine Tabelle des 45-Bit-Worts, das

sei angenommen, die Anweisungen erhöhen den durch das Untersystem gemäß F i g. 13 zu codieren

15 16

ist. Es sei vermerkt, daß dieses 45-Bit-Wort in der mit sind die »O«-Ausgänge der Unterstufen 1-1, 2-1, vorliegenden Form den hintereinander aufgereihten 3-1 und 4-1 (410-1, 414-1, bzw. 416-1) mit dem Worten EINS, ZWEI und DREI gemäß F i g. 4 ent- 4-Bit-Komparator 418-1 der Unterstufe 1 verbunden, spricht. Zur Codierung wird dieses 45-Bit-Wort auf Die »(!«-Ausgänge der Unterstufen 1-2, 2-2, 3-2 und der Ausgangsleitung 62 der Eingabe/Ausgabe-Einheit 5 4-2 (410-2, 412-2, 414-2 bzw. 416-2) sind mit dem 24 über den MOD-2-Addierer 375 der Stufe 1 züge- Eingang der dem 4-Bit-Komparator 418-2 zugeordführt, deren Ausgang 376, wie oben erläutert, mit neten Unterstufen 2 verbunden, und die »O«-Aus-Stufe 1, 2 und 5 des Codierer-Registers verbunden gänge der Unterstufen 1-3, 2-3, 3-3 und 4-3 (410-3, ist. Die Betriebsweise des Codierers ist für a = 3 im 412-3, 414-3 bzw. 416-3) sind mit den Eingängen der wesentlichen dieselbe wie für a = 1, mit dem Unter- io dem 4-Bit-Komparotor 418-3 zugeordneten Unterschied, daß das Wort nicht vollständig codiert ist, stufe 3 verbunden.

bis alle 45 Informations-Daten-Bits in das Register In ähnlicher Weise sind die »O«-Ausgänge der Un-

328 und den Puffer 330 eingebracht sind. terstufen 5-1 und 6-1 (420-1 bzw. 422-2) mit dem

Ist das gesamte Wort in den Puffer 330 und das Eingang eines der Unterstufe 1 zugeordneten 2-Bit-Register 328 eingespeist, d. h. nach 45 Zeitiniervai- 15 !Comparators 424-1 verbunden, und entsprechend len, so gibt der Inhalt des Registers die richtige Art sind die »0«-Ausgänge der Unterstufen 5-2 und 6-2 und Anzahl redundanter Prüf-Bits und die Nachricht (420-2 bzw. 422-2) mit dem Eingang des 2-Bit-Komvollständig codiert wieder. Der Leitung 381 wird zum parators 424-2 der Stufe 2 und die »O«-Ausgänge der INHIBIT-Eingang des Sperrglieds 374 ein Signal zu- Unterstufen 5-3 und 6-3 (420-3 bzw. 422-3) mit dem geführt, wodurch der Rückkopplungskreis geöffnet ao Eingang eines 2-Bit-Komparators 424-3 der Unterwird. Das Signal auf Leitung 381 aktiviert auch das stufe 3 verbunden.

UND-Glied 380, so daß eine weiterlaufende Schiebe- Jeder der 4-Bit-Komparatoren 418-1, 418-2, 418-3

Operation des Puffer 330 und des Registers 328 be- liefert ein Signal an eine Gesamt-»O«-Ausgangslei-

wirkt, daß das gesamte 63-Bit-Wort in den MODEM rung 430-1, 430-2 bzw. 430-3, wenn jede der damit

32 und den Sender 34 eingelesen wird. F i g. 15 zeigt »5 verbundenen Unterstufen eine »0« enthält. Die Ge-

in tabellarischer Darstellung die gesamte 63-Bit- samt-»0«-Ausgänge 430-1, 430-2, 430-3 jeder der

Nachricht, die die 45 Informations-Bits gemäß 4-Bit-Komparatoren 418-1, 418-2 bzw. 418-3 sind

Fig. 14 plus der 18 redundanten Bits aufweist, die im mit dem Eingang eines 4-Bit-Gesamt-»0«-UND-

Register am Ende des Zeitintervalls 45 gespeichert Glieds 464 verbunden, an dessen Ausgang 466 nur

sind. 30 dann ein Signal erscheint, wenn alle Unterstufen der

Der Decodierer für η = 3 ist in Einzelheiten in ersten vier Stufen jeweils »0« enthalten. Die Nicht-

Fig. 16 gezeigt. Der Aufbau dieses Decodierers ist Gesamt-»0«-Ausgänge426-1, 426-2, 426-3 der4-Bit-

für α = 3 im wesentlichen der gleiche wie für a = 1. Komparatoren 418-1, 418-2, 418-3 sind mit den Ein-

Das Register 346 und der Puffer 344 jedoch weisen gangen eines 4-Bit-Nicht-Gesamt-»0«-ODER-Glieds

zusätzliche Unterstufen auf, die in gleicher Anord- 35 468 verbunden, auf dessen Ausgangsleitung 470 ein

nung wie die des Codierers verbunden sind. Signal erscheint, wenn immer eine der Unterstufen

So ist das Decodierer-Register 346 mit sechs Stufen der ersten vier Stufen eine »1« enthält,
versehen, deren jede in der Lage ist, 3 Bits an Infor- Jeder der 2-Bit-Komparatoren 424-1, 424-2, 424-3 mation zu speichern. Die Stufe 1 weist Unterstufen liefert ebenfalls ein Ausgangssignal an eine Gesamt-1-1, 1-2 und 1-3 auf, und jede nachfolgende Stufe 40 »0«-Leitung 432-1, 432-2 bzw. 432-3, wenn die daenthält ähnliche gleichartige Elemente. Wie oben er- mit verbundenen Unterstufen alle eine »0« enthalten, wähnt, sind die Stufen untereinander über MOD-2- und sie liefern ein Ausgangssignal an einer NichtAddierer 382, 384, 286, 388 und 390 als Zwischen- Gesamt-»0«-Leitung 428-1, 428-2 bzw. 428-3, wenn stufen verbunden, und der Ausgang 392 der Stufe 6, irgendeine der damit verbundenen Unterstufen eine d.h. der Unterstufe6-3, ist mit einem Eingang des M »1« enthält. Die »O«-Ausgangsleitungen432-1,432-2, der Stufe 1 zugeordneten MOD-2-Addierers 400 über 432-3 der 2-Bit-Komparatoren 424-1, 424-2, 424-3 ein Sperrglied 394 als Rückkopplung verbunden. Der sind mit dem Eingang eines 2-Bit-Gesamt-»0«-UND-andere Eingang des der Stufe 1 zugeordneten MOD- Glieds 462 verbunden, das an seinem Ausgang 474 2-Addierers 400 ist mit dem Ausgang eines UND- nur dann ein Signal liefert, wenn alle Unterstufen Glieds 458 mit zwei Eingängen verbunden, das einer- 50 der Stufen 5 und 6 jeweils eine »0« enthalten. Die seits die vom MODEM 38 einlaufende Nachricht Nicht-Gesamt-»0«-Ausgänge 428-1, 428-2, 428-3 der empfängt. Der Ausgang des MOD-2-Addierers 400 2-Bit-Komparatoren 424-1, 424-2, 424-3 sind mit der Stufe 1. ist mit dem Eingang der Stufe 1, d. h. den Eingängen eines 2-Bit-Nicht-Gesamt-»0«-ODER-mit der Unterstufe 1-1, verbunden und ist gleich- Glieds 476 verbunden, das an seinem Ausgang 478 zeitig an den Eingang der Stufen 2 und 5 über diesen 55 dann ein Signal liefert, wenn irgendeine Unterstufe Stufen zugeordnete MOD-2-Addierer 382 bzw. 388 der Stufen 5 und 6 eine »1« enthält,
als Zwischenstufen angeschlossen. Der Ausgang 466 des 4-Bit-Gesamt-»0«-UND-

Die Schaltungsteile zur Fehlerprüfung, die die Glieds 464 und der Ausgang 474 des 2-Bit-Gesamt-4-Bit-Komparatoren 418-1, 418-2, 418-3, die 2-Bit- »0«-UND-Glieds 472 sind mit zwei Eingängen eines Komparatoren 424-1, 424-2, 424-3, die fehlerprüfen- 60 ersten fehlerermittelnden UND-Glieds 434 mit drei den UND-Glieder 434, 436, 438 und den fehlerkorri- Eingängen, d. h. mit dem »keine Fehler«-UND-Glied, gierenden MOD-2-Addierer 406 umfassen, sind mit verbunden. Der Ausgang 466 des 4-Bit-Gesamt-»0«- dem Decodierer in ähnlicher Verknüpfung verbunden UND-Glieds 464 und der Ausgang 478 des 2-Bitwie die entsprechenden Schaltungsteile in dem in Nicht-Gesamt-»0«-ODER-Glieds 476 sind mit zwei Fig. 3 gezeigten Decodierer für 0= 1. Auf Grund 65 Eingängen eines zweiten fehlerermittelnden UND-der größeren Anzahl der Unterstufen jedoch sind zu- Glieds 436 mit drei Eingängen, d. h. mit dem UND-sätzliche Komparatorschaltkreise vorgesehen, jeweils Glied für »korrigierbare Fehler« verbunden. Der Auseiner für jeden zusätzlichen Satz an Unterstufen. So- gang 470 des 4-Bit-Nicht-Gesamt-»0«-ODER-Glieds

468 ist mit einem Eingang eines fehlerermittelnden UND-Glieds 438 mit zwei Eingängen, & h. mit dem UND-Glied für »unkorrigierbaren Fehler«, verbunden. Der weitere Eingang 440 eines jeden der fehlerild UNDGlid 44

Es ist ersichtlich, daß einige Unterstufen des Registers am Ende des Zeitintervalls 63 eiiie »1« emhalten. Da in diesem Fall die Unterstufen der Stufen 2, 3 und 4 eine »1« enthalten, so tritt auf den Nicht-

6 d 4Bi

gg j ,

ermiitlenden UND-Glieder 434, 436, 438 ist mit der 5 Gesamt-»O«-Leitungen 426-1, 426-2,426-3 der 4-Bit-Stihit Afh d Püf b Abf K 4181 4182 b 4183 ein Signal

Steuereinheit zur Aufnahme der Prüf- bzw. Abfrageimpulse verbunden. '

Der Betrieb eines Decodierer-Puffers 344 und des Decodierer-Registers 346 erfolgt so, daß das 63-Bitril Bi f

g ,

Komparatoren 418-1, 418-2 bzw. 418-3 ein Signal auf, und ebenso erscheint als Folge davon am Ausgang 470 des 4-Bit-Nicht-Gesamt-sCk-ODER-Glieds

g 468 ein Signal. Werden die fehlerermittelnden Glieder

Wort seriell Bit für Bit aufgenommen wird. Jeder io sodann getastet, so erscheint auf der Ausgangsleitung Schiebeimpuls auf der Leitung 444 bewirkt, daß ein 454 des UND-Glieds 438 für unkorrigierbaren Fehler, Bit an der Unterstufe 1-1 in die Stufe 1 des Registers das mit der Steuereinheit verbunden ist, ein Impuls. 346 über den MOD-2-Addierer 400 eintritt, und be- Als Antwort auf dieses Signal öffnet, wie erwähnt,

wirkt gleichzeitig, daß die in jeder Untersrufe des Re- die Steuereinheit das Eingangsglied 458, sperrt jegisters gespeicherte Informationseinheit in die nächst- 15 doch nicht das in der Rückkopplung liegende Sperrnacbfolgende Unterstufe geschoben wird. Während glied 394. Die Steuereinheit bewirkt, daß der Arbeitsjedes Schiebevorgangs wird der Ausgang 392 von Un- zyklus des Registers 346 weiterläuft, d. h. daß der terstufe 6-3 der Stufe 6 auf den Eingang des MOD-2- Ausgang 392 der Unterstufe 6-3 weiterhin auf den Addierers 400 der Stufe 1 über das Rückkopplungs- Eingang des MOD-2-Addierers 400 der Stufe 1 rück-Sperrglied 394 rückgeführt, solange am INHIBIT- 29 geführt bleibt. Nach jedem Zeitintervall werden die Eingang 396 dieses Gatter kein Signal auftritt. Dieses fehlerermittelnden UND-Glieder getastet. Aus Fig. 18 Rückführungssignal 398 wird der einlaufenden Nach- ist ersichtlich, daß in mindestens einer Unterstufe rieht Modulo-2 zuaddiert. Dieser Zyklus wird wäh- der vier ersten Stufen am Ende jedes Zeitintervalls rend 63 Zeitintervallen durchlaufen, bis das gesamte bis einschließlich des Zeitintervalls 101 eine »1« ver-63-Bit-Wort, das die 45 Informations-Daten-Bits und 85 bleibt. Damit tritt auch durchweg auf der Ausgangs-18 redundante Daten-Bits enthält, in das Register leitung 454 bei jeder Tastung der fehlerermittelnden 346 und den Decodierer-Puffer 344 eingelesen sind. UND-Glieder ein Signal auf.

F i g. 17 zeigt in tabellarischer Darstellung die Zu- Am Ende des Zeitintervalls 102 jedoch enthält

stände jeder Stufe und Unterstufe des Decodierer- jede Unterstufe der vier ersten Stufen eine »0«. Jetzt Schieberegisters 346 und des Decodierer-Puffers 344 30 erscheint am Ausgang 466 des 4-Bit-Gesamt-»0«- für jedes der 63 Zeitintervalle, während der das UND-Glieds 464, das sowohl mit dem UND-Glied richtig empfangene 63-Bit-Wort in den Decodierer 434 für »korrigierbaren Fehler« und mit dem UND-eingelesen wird. Ist das vollständige Wort in Register Glied 436 für »keine Fehler« verbunden ist, ein Si- und Puffer eingelesen, so enthält jede Stufe des Re- gnal. Da die Unterstufen der Stufen 5 und 6 weitergisters eine »0«. Damit erscheinen auf den Gesamt- 35 hin »1« enthalten, tritt am Ausgang 478 des 2-Bit- »O«-Ausgangsleitungen 430-1, 430-2, 430-3 eines Nicht-Gesamt-»O«-UND-Glieds 476 das mit dem jeden der 4-Bit-Komparatoren 418-1, 418-2 bzw. UND-Glied 436 für »Fehlerkorrektur« verbunden 418-3 sowie auf den Gesamt-»O«-Ausgangsleitungen ist, ein Signal auf.

432-1, 432-2, 432-3 eines jeden der 2-Bit-Kompara- Werden die fehlerermittelnden UND-Glieder zu

toren 424-1, 424-2 bzw. 424-3. Dies bewirkt, daß an ₄<a diesem Zeitpunkt getastet, so erscheint auf der Ausden Ausgängen 466 bzw. 474 des 4-Bit-Gesamt-»0«- gangsleitung 460 des UND-Glieds 436 für »korrigier-UND-Glieds 464 und des 2-Bit-Gesamt-»0«-UND- baren Fehler«, das mit der Steuereinheit verbunden Glieds 472 die mit den Eingängen des fehlerermitteln- ist, ein Impuls. Als Antwort auf diesen Impuls wird den UND-Glieds 434 für »keine Fehler« ein Signal dem INHIBIT-Eingang 396 der. im Rückkopplungserscheint. Werden die fehlerermittelnden UND-Glie- 4.5 _zweig Hegenden Sperrgliedes 394 ein Signal zugeführt, der getastet, so erscheint ein Impuls am Ausgang 446 wodurch der Rückkopplungskreis unterbrochen wird, des UND-Glieds 434 für »keine Fehler«, das mit der Weiterhin wird einem Eingang 462 des UND-Glieds Steuereinheit 54 verbunden ist. Als Folge dieses Im- 408 der Stufe 6 ein Signal zugeführt, dessen anderer pulses unterbricht das Signal von der Steuereinheit 54 Eingang mit dem Ausgang 392 der Unterstufe 6-3 verzum Eingang 456 des UND-Glieds 458 die am Re- 5« bunden ist. Sobald der nächste Schiebeimpuls aufgister einlaufenden Signale nicht weiter. Gleichzeitig ' tritt, wird das aus dem Puffer 344 und das aus der wird dem INHIBIT-Eingang 396 des Rückkopplungs- Unterstufe 6-3 herausgeschobene Bit im fehlerkorri-Sperrgliedes 394 ein Signal zugeführt, wodurch der gierenden MOD-2-Addierer 406 Modulo-2-addiert Rückkopplungskreis. 398 unterbrochen wird, und _und in den Zwischenpuffer 50 eingebracht. Diese einem Eingang des Steuergatters 150 wird ein Signal 55 Modulo-2-Addition korrigiert das fehlerhafte Bit der zugeführt, so daß deF Puffer 344 über den fehler- "* empfangenen Nachricht, das an diesem Punkt im Pufkorrigierenden MOD-2-Addierer 406 uad den Zwi- fer 344 gespeichert ist. Der Arbeitszyklus läuft weischenpuffer 50 direkt-in die Eingabe/Ausgabe-Ein- ter, bis die letzte »1« aus dem Register 346 ausgeheit 52 ausgelesen werden kann. ... lesen ist, so daß alle in der empfangenen Nachricht.

Weist die empfangene Nachricht einen Fehler auf, 6,0, vorhandenen Fehler auf diese Weise korrigiert werso erfolgt im Decodi&rer ein anderer Arbeitsablauf, den.

^sob/^ld das 63-BhVWqrt vollständig'in das Register Nachdem alle Fehler korrigiert sind, enthält das

346 und den Puffer 344 eingelesen ist. Register nur noch Werte »0«, und am Ausgang 436

Fig. 18 zeigt tabellarisch die Zustände jeder Stufe des »fehlerfrei« prüfenden UND-Glieds 434 treten und Unterstufe des Decodierer-Registers 346 und des 65 Signale auf. Der Betriebsablauf des Systems kehrt Futters 344, wenn ein mit einem Fehler behaftetes dann, wie bereits erwähnt, zum »fehlerfrek-Betrieb wort in den Decodierer eingelesen und anschließend zurück,
korngiert wird

korngiert wird.

Da, wie erwähnt, bei dem System für Faktoren«

größer als 1 Stoßfehler jeweils in Unterblocks verteilt werden, kann die erhöhte Leistungsfähigkeit eines Systems, das die erfindungsgemäßen adaptiven Eigenschaften aufweist, auch für andere Decodier-Operationen verwendet werden. Als Beispiel dafür 5 wird auf Fig. 19 Bezug genommen, bei der der Decodierer aus F i g. 16 mit einer zusätzlichen Schalrungsanordnung verbunden ist, die eine Korrektur und Ermittlung von in jedem Unterblock auftretenden Fehlern ermöglicht, selbst wenn der Gesamtstoß- ic fehler die Fehlerkorrekturmöglichkeiten des vollständigen Systems übersteigt. In F i g. 19 ist ein Teil der Schaltungsanordnung aus F i g. 16 aus Gründen der Übersichtlichkeit nicht enthalten, und es wird ausdrücklich darauf hingewiesen, daß die erweiterten t₅ Möglichkeiten den Funktionsablauf des Systems bei der Korrektur von Grundfehlem ergänzen und nicht

puls. In der gleichen Weise ^^_n

gangsleitungen 508 ™^ 510 der »tenier ^

toren 500-2 bzw. 500-3 der ^Unt«™}^oc£ _{d Unter}wenn diese getastet werden und α« in _Uq_

stufen 1-2 ... 6-2 oder 1-3 ... 6-3 gespeicnc terblocks keine Fehler enthalten. Tj_nterblocks

Wenn andererseits in ^irg^e"^d^^{nem d}fl:£_{t auf} den ein korrigierbarer ^F^er a^ntt soe_der »korrigier-Ausgangsleitungen 512, 514 oder ⁵¹°,^aer ₅|₂.₃ barer Fehler«-Indikatoren 502-1, MJ-* · _Ufl_ der Unterblocks ein Impuls, ]en «J Danach terblock den korrigierbaren Fehler enthalt. υ wird der Leitung 504 nur ^^^^ impuls oder im vorhegenden Beispiel nut^n j dritten Schiebeimpuls em Tasümpu* ^zu£ > der gleiche Informations-Unter^bloc^ von Unterstufen nur nach jedem α-ten

TnTe; Ausführungsform in Fig. 19 sind die Gesamt-»Ck-Ausgangsleitungen 430-1, 430-2, 430-3 der 4-Bit-Komparitoren 418-1, 418-2 bzw. 418-3 jeweils mit einem Eingang eines Indikators 500-1, 500-2 bzw. 500-3 zur »fehlerfrei«-Anzeige eines Unterblocks verbunden. Die Gesamt-»O«-Ausgangsleitungen 430-1, 430-1, 430-3 sind weiterhin mit einem Eingang eines Indikators 502-1, 502-2 bzw. 502-3 zur Unterblock-Fehlerkorrektur verbunden.

Die Gesamt-»O«-Ausgangsleitungen 432-1, 432-2, 432-3 der 2-Bit-Kom_Paratoren 424-1, 424-2 bzw. 424-3 sind mit einem zweiten Eingang des Indikators 500-1, 500-2 bzw. 500-3 für Unterblock-rfehlerfreiheit« verbunden, während die Nicht-Gesamt-»*)«- Ausgänge428-1, 428-2, 428-3 des 2-Bit-Komparators mit den zweiten Eingängen der Indikatoren 502-1, gang eine Anzeige daß der gesamte einen unkorrigierbaren ^^
Zustand jedes Unterblock
zu bestimmen, ob irgendein
empfangen wurde oder einen g

enthält. Ist dies der Fall, so ^{kann daS} aus dem Puffer 50 wiederum in den Decodierer eingelesen werden.

Enthalt ein Unterbio J «nen ler so wird der DecodiSS

schemt ^af/er Ausgangsleitung

Unterblock-Indikators fur ^ ein Impuls so arbeitet die ^ anschließend im obenbesdire nur fur den ⁸?8^β^"^^η^™Χ ™

_um r^

_Feh.

J _tems

^3S

^{steuerelnheit 54}

SäTSssyfi^

Die Grundoperation des Systems ist die gleiche wie bei dem an Hand der Fig" 16 erläuterten System. Das heißt, nach Einlesen des gesamten 63-Bit-Worts in den Decodierer wird der Zustand jeder Unterstufe des Registers 346 in der oben erläuterten Weise abgefragt Weist die empfangene Nachricht einen Fehfer auf, so erscheint auf einer Nidit-Gesamt-.O.-Ausgangsleitung von mindestens einem der 4-Bit-Kompara⁸toren 418-1, 418-2, 418-3 oder der 2-Bit-Komparatoren 424-1, 424-2, 424-3 ein Signal. Solange dieser Fehler unkorrigierbar ist, tritt, wie erläutert, auf der Nicht-Gesamt-»O«-Ausgangsleitung von einem der 4-Bit-Komparatoren ein Signal auf.

Selbst wenn der Stoßfehler so lang ist, daß er die Kapazität des gesamten Systems übersteigt, kann sein Verteilungsmuster doch so beschaffen sein, daß die Ermittlung und Korrektur von Fehlern innerhalb

^{mehrerer einzelner Unterblocks ermög}' gabe-Einheit 52

An Hand der ^\^^_z^Sl es ohne Erhöhung der Redundanz ^er Keauj g des Wirkungsgrads möglich ist,■ ^e>J»JtoBtenwr 6-Bit-Dauer zu korrig^rene^fach dadurch dali d adaptive Parameter α erhol ^^rd""^J^

erfindungsgemaße Merkmal^de^ die erfolgversprechende Deco^dierun^^/ mit den als Beispiel erwähnten d_re'W°nen ^

derholungsübertragung vor,zwei der drej Woite er_

forderlich machen wurde. Da der Vert ™™*™P tiven Faktors β nach Profang der Rauschsteüsük eines

Kanals oder auch S^emaß ,^f^^^Anfeil wünschten Funktion verändert wird kann der Anteu

an wiederholt zu ^rt«^^^ ^ die Minimum reduziert ^f"' ^D^^es niedrig Redundanz eines gewä^ng^^

tisf

^CUm zu bestimmen, ob ein Unterblock einen korrigierbaren Fehler enthält, wird nach dem Einlesen des gesamten 63-Bit-Worts in das Register den Unterblockindikatoren über die Leitung 504 ein Tastimpuls zugeführt. Wenn der in den Stufen 1-1... 6-1 gespeibeitung und -übertragung erhöht sind

Der Anteil der W.ederholungs ubertragung laßt sch auch noch weiter vemmdern jrenn der adapüve

Codiervorgang noch
und d« Umschichtung

⁵ⁱ

a?

21 ^ 22

wird der wiederholt zu übertragende Informations- Wendungsgebiete solcher Codes erweiterbar sind. In

anteil noch weiter vermindert. einem Beispiel wird dies dadurch erreicht, daß die

Es wurde dargelegt, daß mit der Erfindung ein redundanten Prüf-Bits über eine Blockinformation System zur Datenaufbereitung und -übertragung ge- verschachtelt bzw. verteilt werden, in der die Unterschaffen wurde, bei dem die Fehlerkorrektur-Kapazi- 5 blocks adaptiv kombiniert werden, über die die Prüftät ohne Änderung des Codes und ohne Erhöhung Bits verteilt werden und wobei zusätzlich zu den verder Grundkomplexität des Systems adaptiv erhöht schiedenen Blocklängen die Unterblocks adaptiv überwerden kann. Das System wurde an Hand eines prüft werden, die insgesamt die gesamte Block-Infor-Codes mit dem Generatorpolynom g (x) = (x^a+χ+1) mation bilden.

(x^s +1) erläutert. Es wurde jedoch deutlich gemacht, io Aus Gründen der einfacheren Darstellung wurden

daß dieses System sich auch für andere Generator- der Codierer und der Decodierer für a = 1 getrennt

polynome und andere Codes verwenden und adaptiv voneinander und getrennt von der Schaltungsanord-

anpassen läßt. Das System kann beispielsweise nung für a = 3 dargestellt. Es wird jedoch darauf

für »Fire«-Codes, »BCH«-Codes, »Produkte-Codes, hingewiesen, daß die einzelnen Schaltungsteile oder

»Reed-Salomon«-Codes und andere verwendet wer- 15 Schaltungsanordnungen innerhalb des Systems mit-

den. einander kombiniert sein können. Weiterhin wurden

Mit dem erfindungsgemäßen adaptiven Codierungs- die Schaltkreise des Sender- und Empfängerteils als

system läßt sich nicht nur die Leistungsfähigkeit aller getrennte Einheiten beschrieben. Auch hier soll ver-

dieser Codes bei der Fehlerkorrektur erhöhen, viel- merkt werden, daß diese Schaltkreise in irgendeiner mehr lassen sich auch mit der zur Verfügung stehen- »0 Anordnung zueinander angeordnet oder miteinander

den kombinatorischen Logik Konstellationen und kombiniert sein können und im Duplex-Betrieb oder

Darstellungen finden, durch die die Bereiche und An- mit Überschneidung arbeiten können.

Hierzu 7 Blatt Zeichnungen

Claims

Patentansprüche:

1. Datenübertragungseinrichtung mit Ver- und Entschlüsselung von Daten, die in Form digitaler Block-Informationseinheiten (Datenblocks) übertragen werden, mit Fehlererkennung und Fehlerkorrektur unter Verwendung von reduadanter Information in jedem Datenblock, bei der eine auf eine erste Anzahl Daten-Bits (Nutzinformation) ansprechende fehlerabhängig adaptierbare Codiereinrichtung vorgesehen ist, die als Funktion dieser ersten Anzahl von Daten-Bits gemäß dem Generatorpolynora eines fehlerkorrigierenden Codes eine zweite Anzahl Daten-Bits (redundante Information) erzeugt, wobei die erste und zweite Anzahl Daten-Bits gemeinsam einen ersten Datenblock bilden und bei der eine auf den ersten Datenblock ansprechende, fehlerabhängig adaptierbare Decodiereinrichtung zur Ermittlung darin enthaltener Fehler, zur Korrektur einer durch den Code bestimmten maximalen Fehlerzahl und zur Extrahierung der ersten Anzahl Daten-Bits aus dem ersten Datenblock dient, dadurch gekennzeichnet, daß die Codier- und die Decodiereinrichtung (26 bzw. 42) eine nach einem Stoßfehler-, Prüf- und Korrektur-Code gemäß dem allgemeinen Generatorpolynom g(x") = ρ (x") (x^ac +1) aufgebaute Registereinheit (28, 46 bzw. 30, 44) aufweisen, wobei p(x") ein irreduziebles Polynom und »α« als adaptiver Parameter eine ganze Zahl und größer oder gleich 1 (α Ξ> 1) und »c« eine ganzzahlige Konstante ^ 1 ist, daß mit der Decodiereinrichtung (42) eine auf dsn Vergleich der tatsächlich auftretenden zur maximal zulässigen, durch den Faktor »α« bestimmten Zahl korrigierbarer Fehler ansprechende Schaltung (118, 138 in Fig. 3; 418, 438, 454 in Fig. 16 in V. m. 54, 58, 60 in F i g. 1) verbunden ist, die bei prozentual gleichbleibender Redundanz eine adaptive Anpassung der Codier- und der Decodiereinrichtung auf höhere oder niedrigere Fehlerkorrekturmöglichkeiten durch Änderung des Faktor »α« und damit Änderung, d. h. Erhöhung oder Erniedrigung der Datenblocklänge dadurch bewirkt, daß die Zahl der Unterstufen in den einzelnen Verzögerungselementen (1 bis 6) für die redundante Information in den Registereinheiten (28, 46) und die Zahl der Speicherelemente für die Nutzinformation in den Speichereinheiten (30, 44) an den Faktor »α« anpaßbar ist.

2. Datenübertragungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Dekodiereinrichtung eine Einheit (48) aufweist, die anzeigt, wenn keine Fehler, korrigierbare Fehler oder unkorrigierbare Fehler in den empfangenen Daten-Bits vorliegen.

3. Datenübertragungseinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Anzeigeeinheit (48) eine mit dem Decodier-Register (46) verbundene Prüfeinrichtung (124, 128, 132, 134 bis 138) aufweist, die die Betriebszustände der Stufen bzw. Unterstufen überprüft, und daß die Prüfeinrichtung einerseits auf einen Betriebszustand des Decodier-Registers (46) anspricht, um das Vorhandensein korrigierbarer Fehler zu

überprüfen und anzuzeigen und die Fehlerkorrektur zu steuern, und die andererseits auf einen anderen Betriebszustand dieses Registers anspricht, um vorhandene unkorrigierbare Fehler anzuzeigen und die adaptive Erhöh ong von »α« auszulösen.

4. Datenübertragungseinrichtung nach wenigstens einem der vorhergehenden Ansprüche, gekennzeichnet durch eine die Rauscheigenschaften eines Übertragungskanals ermittelnde Schaltungseinheit mi. einer Einrichtung (58), die auf vorbestimmte Rauschwerte des Kanals anspricht, um eine Kenngröße zur adaptiven Anpassung des Parameters »α« zu erzeugen.

5. Datenübertragungseinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Schaltungseinheit zur Überprüfung der Rauscheigenschaften des Kanals den empfangenen Datenblock auf das Vorhandensein unkorrigierbarer Fehler überprüft und daß die auf die vorgegebenen Rauscheigenschaften ansprechende Einheit einen Schaltungsteil (56) aufweist, der auf das Vorliegen unkorrigierbarer Fehler in dem empfangenen Datenblock anspricht, um α Datenblocks zu codieren.