DE19961771A1

DE19961771A1 - Verfahren zum Ausführen einer Wiederholungsbeendigung von Bustransaktionen für PCI-Busse

Info

Publication number: DE19961771A1
Application number: DE1999161771
Authority: DE
Inventors: Chia-Hsing Yu; Yi-Kuang Wei; Nai-Shung Chang
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 1999-03-18
Filing date: 1999-12-21
Publication date: 2000-09-28
Also published as: JP2000267991A; TW432286B

Abstract

Ein Verfahren zum Ausführen einer Wiederholungsbeendigung einer Lesetransaktion auf einem PCI-Bus (18). Das Verfahren umfaßt die folgenden Schritte: Initiieren der Lesetransaktion und Wählen eines Ziels (20) auf dem Bus durch einen Master (16), Bestätigen eines Stopp-Signals (STOP#) und Aufheben der Bestätigung eines Bereit-Signals (IRDY#) des Ziels (20), um die Beendigung anzugeben, wenn das Ziel (20) die Transaktion nicht verarbeiten kann, und bei Bestätigung des Stopp-Signals (STOP#) Ausgeben eines Adressen/Daten-Signals (AD) durch das Ziel (20), das eine Anzahl von Takten repräsentiert, um den Master (16) aufzufordern, dieselbe Lesetransaktion nach Verstreichen dieser Anzahl von Takten erneut zu initiieren.

Description

Die Erfindung betrifft ein Verfahren zum Ausführen einer Wiederholungsbeendigung von Bustransaktionen und insbesondere ein Verfahren zum Ausführen einer Wiederholungsbeendigung einer Lesetransaktion.

Frühere Personalcomputer-Systeme (PC-Systeme) haben Daten auf einem ein zigen Bus, typischerweise dem 16-Bit-ISA-Bus oder dem 32-Bit-EISA-Bus, übertragen. Es ist jedoch aufgrund der Beschränkung der Bitrate und der Busbreite schwierig, die Übertragung auf einem einzigen Bus zu beschleunigen.

Ferner ist für ein Computersystem mit einem Prozessor und den obengenann ten ISA- und EISA-Bussen ein sogenannter Peripheriekomponentenverbin dungsbus (= PCI-Bus = Peripheral Component Interconnect Bus) vorgeschlagen worden, der durch eine Datenübertragung mit höherer Bitrate gekennzeichnet ist.

Derzeit enthält ein Computersystem mit einem PCI-Bus eine Host/PCI-Bus brücke (im folgenden einfachheitshalber "Host-Busbrücke" genannt) und eine PCI/Erweiterungsbusbrücke (im folgenden einfachheitshalber "Erweiterungs busbrücke" genannt). Der erstere führt das Management der Datenübertragung zwischen dem PCI-Bus, dem Prozessor und dem Hauptspeicher aus, während der letztere das Management der Datenübertragung zwischen dem PCI-Bus und der Erweiterungsbusbrücke ausführt. In dieser Konfiguration werden die Daten zwischen dem Hauptspeicher und den an den PCI-Bus gekoppelten Vorrichtungen über die Host-Busbrücke übertragen. Ebenso übertragen die an den Erweiterungsbus gekoppelten Vorrichtungen Daten an an den PCI-Bus gekoppelte Vorrichtungen und umgekehrt über die Erweiterungsbusbrücke und den PCI-Bus, während sie Daten zum Prozessor und zum Hauptspeicher und von diesen über die Host-Busbrücke, die Erweiterungsbusbrücke und den PCI-Bus übertragen.

Das in Fig. 1 gezeigte PC-System 10 enthält als Hauptkomponenten einen Pro zessor 12, einen Hostbus 14, eine Host/PCI-Busbrücke 16, einen PCI-Bus 18, eine PCI-/Erweiterungsbusbrücke 20 sowie einen Erweiterungsbus 22.

Hierbei erzeugt der Prozessor 12 verschiedene Verarbeitungssignale und führt Berechnungen, die Operationssteuerung und die üblichen Arbeiten eines Pro zessors aus. Ferner ist der Prozessor 12 mit dem Hostbus 14 gekoppelt, wobei die Host-Busbrücke 16 eine Schnittstelle zwischen dem Hostbus 14 und dem PCI-Bus 18 bildet. Die Erweiterungsbusbrücke 20 und die Busbrückenvor richtung 26 mit Schnittstellen, die mit den PCI-Bus-Spezifikationen wie etwa der PCI Local Bus Spectfication, Rev. 2.1, 1995, in Übereinstimmung sind, sind an den PCI-Bus 18 gekoppelt. Busvorrichtungen 26 mit großer Bandbreite enthalten im allgemeinen Eingabe /Ausgabe-Vorrichtungen wie etwa eine Gra phikvorrichtung 26a, eine LAN-Vorrichtung 26b, eine SCSI-Vorrichtung 26c und dergleichen. Eine typische Busvorrichtung mit schmaler Bandbreite wie etwa eine Vorrichtung 28 mit E/A-Basis-Funktion ist mit dem Erweiterungsbus 22 gekoppelt. Von den verschiedenen Busvorrichtungen können jene mit akti vem Zugriff auf den Speicher PCI-Bus-Master sein, während die anderen ledig lich FCI-Bus-Slaves sind.

Die Host-Busbrücke 16 enthält im allgemeinen einen Arbitrator, der die Kon kurrenz der mehreren Master um einen Zugriff auf den Speicher steuert, um festzulegen, welcher von ihnen die Steuerung des PCI-Busses 18 erlangt. Wenn beispielsweise verschiedene Master einen Zugriff auf den Speicher wünschen, sendet jeder ein Anforderungssignal an den Arbitrator, der in Übereinstimmung mit einem Entscheidungsprotokoll bestimmt, wer gewinnt und die Steuerung des PCI-Busses 18 erhält. Anschließend führt der gewinnende Master im wesentlichen die Steuerung des PCI-Busses aus.

Der PCI-Busmaster 27, der an den PCI-Bus 18 gekoppelt ist, ist beispielsweise dadurch gekennzeichnet, daß er einen Prozessor mit einem internen Taktsignal enthält, mit dem der Master arbeitet, und daß er die Fähigkeit besitzt, die Ope ration des PCI-Busses zu initialisieren und zu steuern.

Zusätzlich zur Herstellung der Kommunikation zwischen dem Prozessor 12 und dem PCI-Bus 18 und der Entscheidung bei der Konkurrenz um die Steuerung des PCI-Busses 18 umfassen die Funktionen der Host-Busbrücke 16 ferner die Herstellung der Kommunikation zwischen dem Speicher 24 und dem Prozessor 12 sowie zwischen dem Speicher 24 und dem PCI-Bus 18.

Die Erweiterungsbusbrücke 20 ist mit dem PCI-Bus 18 und mit dem Erweite rungsbus 22 gekoppelt, um das Management der Datenübertragung, der Steuerung und der Adressensignale zwischen den an den PCI-Bus 18 und den Erweiterungsbus 22 gekoppelten Vorrichtungen auszuführen. Die Erweiterungsbusbrücke 20 enthält ebenfalls einen Arbitrator, der für die Entscheidung der Konkurrenz zwischen den Busvorrichtungen 28 verwendet wird, die an die Erweiterungsbusbrücke 22 gekoppelt sind, wobei die Busvorrichtungen 28 und die Erweiterungsbusbrücke 22 mit den Spezifikationen von ISA, EISA oder MCA in Übereinstimmung sind.

Wie in Fig. 2 gezeigt ist, enthält eine PCI-Schnittstelle zwischen der Host-Bus brücke 16 und der Erweiterungsbusbrücke 22 beispielsweise ein multiplexier tes Adressen/Daten-Signal AD, ein Busbefehl/Byte-Freigabesignal CBE, Schnittstellensteuersignale einschließlich eines Zyklusrahmensignals FRAME#, eines Initiatorbereit-Signals IRDY#, eines Zielbereit-Signals TRDY#, eines Vor richtungswählsignals DEVSDEL# und eines Stoppsignals STOP# sowie Ent scheidungssignale einschließlich eines PCI-Gewährungssignals PGNT# und eines PCI-Anforderungssignals PREQ#.

Weiterhin umfaßt die vollständige Datenübertragung auf einem PCI-Bus eine Entscheidungsphase, eine Adressenphase und mehrere Datenphasen. Während jeder der Phasen besitzt jedes Signal einen logischen Pegel wie etwa logisch tief L, logisch hoch H oder schwebend X. Außerdem werden die Signale entsprechend dem Zeitablaufplan von Fig. 3 bei der Anstiegsflanke von PCLK abgetastet, die durch gestrichelte vertikale Linien angegeben sind. Ein #- Symbol am Ende eines Signalnamens gibt an, daß der aktive Zustand auftritt, wenn das Signal auf niedriger Spannung liegt.

Tabelle 1

Eine Lese- oder Schreibtransaktion beginnt mit einer Adressenphase, wenn FRAME# bestätigt ist. Während der Adressenphase enthält AD eine gültige Adresse und enthält CBE einen gültigen Busbefehl.

Weiterhin gibt während einer Schreibtransaktion IRDY# an, daß in AD gültige Daten vorhanden sind. Während einer Lesetransaktion gibt es an, daß der Master bereit ist, die Daten anzunehmen. Entsprechend gibt während einer Lesetransaktion TRDY# an, daß in AD gültige Daten vorhanden sind. Während einer Schreibtransaktion gibt es an, daß das Ziel bereit ist, Daten anzunehmen.

Beispielsweise ist in einer Lesetransaktion, die vom Prozessor 12 angefordert wird und durch die Host-Busbrücke 16 initiiert wird, der die Steuerung des PCI-Busses erlangende Master die Host-Busbrücke 16. Das Ziel, im vorliegen den Beispiel die Erweiterungsbusbrücke 20, überträgt Daten an den Prozessor 12.

Wenn jedoch das Ziel 20 beschäftigt ist, wird es STOP# bestätigen, um die Be endigung der Transaktion zu initiieren, wenn es die Transaktion nicht verar beiten kann. Ein Typ einer durch ein Ziel initiierten Beendigung ist eine Wie derholung, die sich auf die Beendigung bezieht, die vor der Übertragung ir gendwelcher Daten angefordert wird.

Nun wird auf Fig. 3 Bezug genommen. In Fig. 3 ist eine Transaktion gezeigt, die mit Wiederholung beendet wird. Jedes der Signale wird bei den Anstiegsflanken von PCLK abgetastet, die durch vertikale Strichlinien angegeben sind. Ein Symbol # am Ende eines Signalnamens gibt an, daß der aktive Zustand auftritt, wenn das Signal niedrige Spannung besitzt. Zunächst bestätigt der Master, im vorliegenden Beispiel die Host-Busbrücke 16, das Signal FRAME# auf PCLK 2 und das Signal IRDY# auf PCLK 3, womit die Transaktion beginnt. Das Ziel beansprucht die Transaktion durch Bestätigen von DEVSEL# auf PCLK 4.

Anschließend stellt das Ziel 20 fest, daß es die Anforderung des Masters nicht abschließen kann und bestätigt außerdem STOP# auf PCLK 4, während es TRDY# unbestätigt hält.

Die erste Datenphase wird auf PCLK 4 abgeschlossen, da sowohl IRDY# als auch STOP# bestätigt sind. Da TRDY# unbestätigt war, wurden während der anfänglichen Datenphase keine Daten übertragen. Da auf PCLK 4 das Signal STOP# bestätigt war und das Signal TRDY# unbestätigt war, weiß der Master, daß das Ziel nicht in der Lage ist, irgendwelche Daten für diese Transaktion zu übertragen.

Der Master muß die Bestätigung von FRAME# aufheben, sobald IRDY# bestä tigt werden kann. In diesem Fall wird die Bestätigung von FRAME# auf PCLK 5 aufgehoben, da IRDY# auf PCLK 5 bestätigt wird. Die letzte Datenphase wird auf PCLK 5 beendet, weil die Bestätigung von FRAME# aufgehoben ist und STOP# bestätigt ist. Das Ziel hebt die Bestätigung von STOP# und DEVSEL# auf PCLK 6 auf, weil die Transaktion abgeschlossen ist.

Diese Transaktion bestand aus zwei Datenphasen in denen keine Daten über tragen wurden, wobei der Master aufgefordert wird, die Anforderung erneut zu wiederholen.

Der Master wiederholt jedoch die Anforderung immer wieder, weil er nicht weiß, wann das Ziel die Anforderung annehmen wird, was zeitaufwendig ist und die Effizienz auf dem Bus absenkt.

Herkömmlicherweise wird eine solche Situation durch ein Verfahren vermieden, bei dem der Master die Anforderung nach einer Zeit wiederholt, die durch einen durch BIOS programmierten Zeitgeber vorgegeben ist. Selbst bei diesem Verfahren besteht jedoch das Problem nach wie vor, weil die vorgegebene Zeit nicht genau die Zeit sein kann, nach der das Ziel die Anforderung annimmt. Wenn beispielsweise die obengenannte Zeit 41 ns beträgt, während die vorgegebene Zeit 40 ns ist, muß der Master die Anforderung nach weiteren 40 ns nochmals wiederholen, wodurch die Effizienz abgesenkt wird.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zu schaffen, mit dem das obenbeschriebene Problem vermieden werden kann.

Diese Aufgabe wird gelöst durch ein Verfahren nach einem der Ansprüche 1 oder 7. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Das erfindungsgemäße Verfahren umfaßt die folgenden Schritte: Initiieren der Lesetransaktion und Wählen eines Ziels durch einen Master auf dem Bus, Bestätigen eines Stopp-Signals und Aufheben der Bestätigung eines Bereit- Signals des Ziels, um die Beendigung anzugeben, wenn das Ziel die Transak tion nicht verarbeiten kann, wobei bei der Bestätigung des Stoppsignals das Ziel ein Adressensignal mit einer Taktanzahl erzeugt, die gleich der Anzahl der Takte ist, nach denen der Master dieselbe Lesetransaktion erneut initiiert.

In diesem Verfahren begrenzt die Anzahl der Bits des Adressensignals den Be reich der Taktanzahl. Hier ist das Adressensignal beispielsweise ein 32-Bit- Signal, wodurch die größte Taktanzahl 2³² ist.

Weitere Merkmale und Vorteile der Erfindung werden deutlich beim Lesen der folgenden Beschreibung einer bevorzugten Ausführungsform, die auf die Zeich nung Bezug nimmt; es zeigen:

Fig. 1 den bereits erwähnten Blockschaltplan eines Computersystems mit einem PCI-Bus und einem Erweiterungsbus;

Fig. 2 die bereits erwähnte Darstellung eines Abschnitts einer PCI-Schnitt stelle;

Fig. 3 den bereits erwähnten Zeitablaufplan einer Transaktion, die mit Wiederholung beendet wird;

Fig. 4 einen Zeitablaufplan gemäß der Erfindung einer Transaktion, die mit Wiederholung beendet wird; und

Fig. 5 einen Ablaufplan zur Erläuterung des erfindungsgemäßen Verfah rens.

Nun wird mit Bezug auf Fig. 5 ein Ablaufplan des erfindungsgemäßen Verfah rens beschrieben.

Zunächst beginnt im Schritt S50 eine Lesetransaktion damit, daß FRAME# und IRDY# durch einen Master bestätigt werden. In Schritt S52 bestätigt das Ziel STOP#, wenn es die Transaktion nicht verarbeiten kann. Im Schritt S54 hebt das Ziel die Bestätigung von TRDY# auf. Im Schritt S56 gibt das Ziel ein AD- Signal aus, das eine Taktanzahl darstellt, um den Master aufzufordern, die selbe Lesetransaktion nach Verstreichen der obigen Taktanzahl erneut zu be ginnen.

Nun wird auf Fig. 4 Bezug genommen. In Fig. 4 ist eine Transaktion gemäß der Erfindung gezeigt, die mit Wiederholung beendet wird. Zunächst bestätigt der Master, im vorliegenden Beispiel die Host-Busbrücke 16, das Signal FRAME# auf PCLK 2 und das Signal IRDY# auf PCLK 3, mit denen die Transaktion be ginnt. Das Ziel beansprucht die Transaktion durch Bestätigen von DEVSEL# auf PCLK 4.

Anschließend stellt das Ziel 20 fest, daß es die Anforderung des Masters nicht abschließen kann, außerdem bestätigt es STOP# auf PCLK 4, während es TRDY# unbestätigt hält.

Das Ziel gibt ein AD-Signal aus, das im Stand der Technik zu diesem Zeitpunkt nicht verwendet wird und eine Taktanzahl repräsentiert, um den Master auf zufordern, dieselbe Lesetransaktion nach Verstreichen der obigen Anzahl von Takten erneut zu initiieren. Die Taktanzahl hegt im Bereich von 0 bis 2³² und ist die Zeit, nach der das Ziel die wiederholte Lesetransaktion verarbeiten kann. In dem Bereich von 0 bis 2³² wird nämlich die in AD enthaltene Taktanzahl durch das Ziel entsprechend der Zeit bestimmt, nach der es die wiederholte Lesetransaktion verarbeiten kann.

Die erste Datenphase wird auf PCLK 4 abgeschlossen, weil sowohl IRDY# als auch STOP# bestätigt werden. Da die Bestätigung von TRDY# aufgehoben wurde, wurden während der anfänglichen Datenphase keine Daten übertragen. Anstatt wie im herkömmlichen Verfahren das AD-Signal ungenutzt zu lassen, gibt das Ziel nun das AD-Signal aus, das eine Taktanzahl enthält, nach der der Master dieselbe Lesetransaktion erneut initiiert.

Da ferner auf PCLK 4 das Signal STOP# bestätigt wurde und die Bestätigung von TRDY# aufgehoben wurde, weiß der Master, daß das Ziel keinerlei Daten für diese Transaktion übertragen kann.

Der Master muß die Bestätigung von FRAME# aufheben, sobald IRDY# bestä tigt werden kann. In diesem Fall wird die Bestätigung von FRAME# auf PCLK 5 aufgehoben, weil IRDY# auf PCLK 5 bestätigt wird. Die letzte Datenphase wird auf PCLK 5 abgeschlossen, weil die Bestätigung von FRAME# aufgehoben wird und STOP# bestätigt wird. Das Ziel hebt die Bestätigung von STOP# und von DEVSEL# auf PCLK 6 auf, weil die Transaktion beendet ist.

Diese Transaktion bestand aus zwei Datenphasen, in denen keine Daten über tragen wurden, wobei der Master aufgefordert wurde, die Anforderung erneut zu wiederholen.

Daher verhindert das obige Verfahren, daß der Master die wiederholte Trans aktion wiederholt initiiert. Durch dieses Verfahren wird gewährleistet, daß der Master dann, wenn das Ziel beschäftigt ist, nur eine Wiederholung nach der obengenannten Taktanzahl auszuführen braucht, um eine erfolgreiche Lese transaktion abzuschließen.

Die obenbeschriebene Ausführungsform dient der Erläuterung der Prinzipien der Erfindung und soll die Erfindung nicht auf die beschriebene besondere Ausführungsform einschränken. Der Fachmann kann verschiedene Änderun gen an der Ausführungsform vornehmen, ohne vom Erfindungsgedanken und vom Umfang der Erfindung abzuweichen.

Claims

1. Verfahren zum Ausführen einer Wiederholungsbeendigung einer Lese transaktion auf einem Bus (14), gekennzeichnet durch die folgenden Schritte:
Initiieren der Lesetransaktion und Wählen eines Ziels (20) auf dem Bus (14) durch einen Master (16),
Bestätigung eines Stopp-Signals (STOP#) und Aufheben der Bestätigung eines Bereit-SIGNALS (IRDY#) des Ziels (20), um die Beendigung anzugeben, wenn das Ziel (20) die Transaktion nicht verarbeiten kann, und
bei Bestätigung des Stopp-Signals (STOP#) Ausgeben eines Adres sen/Daten-Signals (AD) durch das Ziel (20), das eine Anzahl von Takten reprä sentiert, um den Master (16) aufzufordern, dieselbe Lesetransaktion nach Ver streichen dieser Anzahl von Takten erneut zu initiieren.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl von Bits des Adressen/Daten-Signals (AD) den Bereich der Taktanzahl begrenzt.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Anzahl der Bits des Adressen/Daten-Signals (AD) 32 ist.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Taktanzahl der Zeit entspricht, nach der das Ziel (20) die wiederholte Lesetransaktion ver arbeiten kann.

5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Bus ein PCI-Bus (18) ist.

6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Bus ein AGP-Bus ist.

7. Verfahren zum Ausführen einer Wiederholungsbeendigung einer Lese transaktion auf einem Bus (14), gekennzeichnet durch die folgenden Schritte:
Initiieren der Lesetransaktion und Wählen eines Ziels (20) auf dem Bus (14) durch einen Master (16) als Antwort auf eine Anforderung von einem Pro zessor (12),
Bestätigen eines Stopp-Signals (STOP#) und Aufheben der Bestätigung eines Bereit-Signals (IRDY#) des Ziels (20), um die Beendigung anzugeben, wenn das Ziel (20) die Transaktion nicht verarbeiten kann; und
bei Bestätigung des Stopp-Signals Ausgeben eines Adressen/Daten-Si gnals (AD) durch das Ziel (20), das eine Anzahl von Takten repräsentiert, um den Master (16) aufzufordern, dieselbe Lesetransaktion nach Verstreichen die ser Anzahl von Takten erneut zu initiieren.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Master eine Host-Busbrücke (16) ist.

9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß das Ziel eine Erweiterungsbusbrücke (20) ist.

10. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß das Stopp- Signal (STOP#) des Ziels (20) Tiefpegel besitzt, wenn es bestätigt ist.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß das Bereit- Signal (IRDY#) des Ziels (20) Hochpegel besitzt, wenn seine Bestätigung aufge hoben ist.