DE19955329C2 - Verfahren zum Auffinden einer Synchronisationssequenz in einem seriellen Bitstrom - Google Patents
Verfahren zum Auffinden einer Synchronisationssequenz in einem seriellen BitstromInfo
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Description
Die vorliegende Erfindung befaßt sich mit einem Verfahren zum
Auffinden einer Synchronisationssequenz S mit einer Länge s
in einem seriellen Bitstrom.
Die Übertragung von digitalen Daten erfordert in vielen
Fällen eine Rahmenstruktur der Daten. Um Verbindungsleitungen
zu sparen, wird bei der Übertragung der Daten von ASIC zu
ASIC kein Rahmenstartsignal übertragen. Der Empfänger-ASIC
muß dann aus dem Datenstrom den Rahmenbeginn ermitteln.
Bekannt ist es, zum Auffinden einer n-Bit langen
Synchronisationssequenz in einem seriellen Bitstrom bitweise
in den seriellen Daten zu suchen und einen Vergleich auf die
gesamte Synchronisationssequenz vorzunehmen. Dies erfordert
einen hohen Realisierungsaufwand mit einer hohen Logiktiefe
und einer langen Latenzzeit bis zur Erkennung der Wortgrenze
im Datenstrom.
Aus der Patent Abstracts of Japan JP 05022278 A ist ein
Verfahren zum Auffinden einer Synchronisationssequenz in
einem seriellen Bitstrom bekannt, bei dem die
Synchronisationssequenz aus einem ersten Wort mit einer
vorgebbaren Länge und einem zweiten Wort mit einer
vorgebbaren Länge besteht. Es findet ein erstes Vergleichen
des ersten Wortes mit einer beliebigen Bitsequenz des
Bitstromes statt, wobei bei Übereinstimmen des ersten Wortes
mit dieser Bitsequenz zu einem zweiten Vergleich verzweigt
wird. Der Vergleich des ersten Wortes mit einer um ein Bit
verschobenen Bitsequenz wird wiederholt, falls das erste Wort
nicht mit der Bitsequenz übereinstimmt. Sodann findet ein
zweiter Vergleich statt, bei dem geprüft wird, ob das zweite
Wort mit der um die zweite Länge verschobenen Bitsequenz
übereinstimmt. Falls keine Übereinstimmung beim zweiten
Vergleich festgestellt wurde, so wird an den Anfang des
Verfahrens zurückgesprungen.
Aufgabe der Erfindung ist es, ein Verfahren und einen
computerlesbaren Datenträger zur Verfügung zu stellen, mit
dem eine Synchronisationssequenz schneller und mit geringerem
Realisierungsaufwand, insbesondere geringerer Siliziumfläche
und Verlustleistung, in einem seriellen Bitstrom aufgefunden
werden kann.
Die Aufgabe wird durch ein Verfahren mit den Merkmalen des
Patentanspruchs 1 gelöst. Vorteilhafte Weiterbildungen der
Erfindung sind Gegenstand der Unteransprüche.
Durch ein erfindungsgemäßes Verfahren ist es möglich, daß
sich die Suche im seriellen Bitstrom jeweils nur auf eine
Wortlänge a, b und nicht auf die gesamte Länge s der
Synchronisationssequenz S bezieht. Ist ein Wort A, B erkannt,
wird durch eine Steuerung der Erwartungswert für die Suche
auf das nächste Wort A, B gesetzt. Dieses Verfahren der
wortweisen Erkennung bietet mehrere Vorteile, z. B. daß bis
zur Erkennung der Wortgrenzen im Datenstrom nur sehr kurze
Latenzzeiten notwendig sind, daß der Realisierungsaufwand im
Vergleich zur bitweisen Erkennung geringer ist, da eine
kürzere Vergleichssequenz (nur jeweils ein Wort) benutzt
wird, was zu einer geringeren Logiktiefe führt, und daß die
Erwartungswerte für die zu suchenden Wörter A, B
programmierbar sind, daher für jede Anwendung frei
definierbar und somit jeweils anwendungsspezifisch gewählt
werden können. Wird ein erfindungsgemäßes Verfahren mit einer
Anordnung ausgeführt, die eine integrierte Schaltung umfaßt,
so wird Siliziumfläche und Verlustleistung eingespart.
Anhand des in den Figuren dargestellten erfindungsgemäßen
Ausführungsbeispiels werden die Vorteile und Einzelheiten der
Erfindung näher beschrieben. Es zeigen:
Fig. 1 eine Synchronisationssequenz zur Ausführung eines
erfindungsgemäßen Verfahrens
und
Fig. 2 ein Flußdiagramm eines erfindungsgemäßen Verfahrens.
Eine mögliche Synchronisationssequenz S mit der Länge s = 40,
die aus vier Wörtern A, A, B und C besteht, ist in Fig. 1
dargestellt. Jedes der Wörter A, B, C ist aus zehn Bits auf
gebaut, wobei jeweils die ersten zwei Bits Zusatzbits Z sind
und daran anschließend jeweils zwei vier-Bit lange Nutzda
ten N1, N2. Die Zusatzbits Z sind bevorzugt als Redundanzbits
ausgebildet, die invertiert zu den Nutzdaten gebildet werden.
Eine Synchronisationssequenz S mit dieser Sicherheitsmaßnahme
ist von außen deutlich schwieriger zu stören, da es nicht
möglich ist, durch gezielte Einspeisung von bestimmten Bit
folgen die gewählte Synchronisationssequenz S im vorgegebenen
Wortraster einzuspeisen. Es ist nicht zwingend nötig, daß je
des der Wörter A, B, C zwei Redundanzbits Z aufweist. Das An
hängen von Redundanzbits Z ist dann besonders günstig, wenn
bei der Datenübertragung auf Wortebene Redundanzinformation
zur Fehlerüberwachung angehängt wird (z. B. zehn Bit Wort
breite, davon acht Nutzbits N1, N2 und zwei Paritybits).
Die einzelnen Wörter A, A, B, C werden in ladbare Register
eingeschrieben und sind somit frei definierbar. Dies ermög
licht, daß die identische Hardware für verschiedene Synchro
nisationssequenzen verwendet werden kann. Beispielsweise ist
es sehr einfach möglich, das vierte Wort C durch ein weiteres
Wort B zu ersetzen. Durch die wiederholte Verwendung eines
Wortes wird Siliziumfläche einer integrierten Schaltun einge
spart, die Bestandteil einer Anordnung zur Ausführung eines
erfindungsgemäßen Verfahren ist. Außerdem wird die Verlust
leistung verringert. Nicht nur die einzelnen Wörter können
programmiert werden, sondern auch die Anzahl der jeweiligen
Wörter A, B, C, aus denen die Synchronisationssequenz S be
steht. So kann beispielsweise eine Schaltung zwischen zwei
Synchronisationssequenzen mit dem Aufbau AAAA oder AABB wäh
len. Der zusätzliche Hardwareaufwand ist in diesem Beispiel
sehr gering, da bei der Suche des dritten und vierten Wortes
entweder der Komperator für das erste Wort A oder der Kompe
rator für das zweite Wort B ausgewählt werden muß.
Bei der Verwendung von mehr als zwei Wörtern A, B, C ist es
jedoch im Hinblick auf die einfache Durchführung des Verfah
rens vorteilhaft, daß das erste Wort A, falls es mehrfach in
der Synchronisationssequenz S vorkommt, nur am Anfang dieser
Synchronisationssequenz steht. Das heißt, daß zwischen den
Wörtern A und A kein davon abweichendes Wort steht. Das Fin
den des Wortes A wird hierbei als ein möglicher Anfang der
Synchronisationssequenz S gewertet. Alle weiteren Wörter B, C
werden in beliebiger Reihenfolge und Häufigkeit angeordnet.
Es ist auch nicht zwingend erforderlich, daß die einzelnen
Wörter A, B, C alle eine Länge von zehn Bits aufweisen, son
dern es ist genauso möglich, daß diese andere Längen oder
auch unterschiedliche Längen aufweisen.
Vorteilhaft ist es, wenn das erste Wort A und die Synchroni
sationssequenz S so aufgebaut sind, daß das erste Wort A beim
Verschieben des Anfangsbits um jeweils ein Bit in der Syn
chronisationssequenz S bis zur ersten Länge a oder einem
Vielfachen davon innerhalb der Synchronisationssequenz S
nicht identisch vorkommt. Dadurch wird aus einer beliebigen
Bitkombination die Synchronisationssequenz S sicher erkannt.
Wird bei dem wortweisen Suchen das Wort A außerhalb des Wor
trasters gefunden, so ist dies ein möglicher Anfang für eine
Synchronisationssequenz S.
Ein wesentlicher Aspekt des erfindungsgemäßen Verfahrens ist
das Auffinden der Synchronisationssequenz S. Für Synchronisa
tionssequenzen S, die aus mehreren Einzelwörtern A, B, C auf
gebaut sind, bietet die wortweise Erkennung gegenüber dem
Stand der Technik eine kürzere Latenzzeit bis zur Erkennung
der Wortgrenze im Datenstrom. Werden elektronische Schaltun
gen nach diesem Verfahren realisiert, so spart man insbeson
dere bei mehrfach verwendeten Einzelwörtern A, B, C Silizium
fläche und Verlustleistung.
Im Folgenden wird ein erfindungsgemäßes Ausführungsbeispiel
anhand des Flußdiagramms aus Fig. 2 für eine Synchronisati
onssequenz S beschrieben, die aus der Wortfolge AABC aufge
baut ist. Dabei sind die einzelnen Wörter A, B und C, wie in
Fig. 1 dargestellt, aufgebaut. Hierbei handelt es sich nicht
um die einfachste Ausführungsform eines erfindungsgemäßen
Verfahrens. Um ein solches zu realisieren, werden jedoch ein
fach von vier dargestellten Blöcken 1, 2, 3, 4 die beiden mit
2 und 3 bezeichneten zusätzlichen Blöcke 75 weggelassen, so
daß der erste Block 1 direkt mit dem vierten Block 4 verbun
den ist und die Synchronisationssequenz S nur aus der Wort
folge AC besteht.
Das in Fig. 2 dargestellte Ausführungsbeispiel der Erfindung
beginnt mit dem Definieren 10 der Synchronisationssequenz S
durch das Einschreiben der vier Wörter A, A, B, C in ladbare
Register. Diese sind die in Fig. 2 gezeigten und oben beschriebenen.
Im ersten Block 1 erfolgt die Suche nach dem er
sten Wort A. Dies geschieht durch ein erstes Vergleichen 20
des ersten Wortes A mit einer beliebigen Bitsequenz des seri
ellen Bitstroms, der die gleiche Länge a, nämlich zehn Bits,
aufweist wie das erste Wort A. Wird das erste Wort A dabei
nicht gefunden, so kommt es zu einem ersten Wiederholen 30
des Vergleichs des ersten Wortes A mit einer um ein Bit ge
genüber der zuvor überprüften Bitsequenz verschobenen Bitse
quenz des seriellen Bitstroms. Dies wird so lange wiederholt,
bis die überprüfte Bitsequenz des seriellen Bitstroms mit dem
ersten Wort A übereinstimmt. Ist dies der Fall, dann wird zum
einen ein Reset 27 für die Erwartungszeitsteuerung durchge
führt, d. h., daß die Erwartungszeit für das nächste Wort der
Synchronisationssequenz S, hier wiederum das Wort A, nach ei
nem Verschieben der Bitsequenz des seriellen Bitstroms auf
die Länge a des zweiten Wortes A gesetzt wird. Ebenso werden
die Erwartungszeiten für die weiteren Wörter B und C auf die
Längen a + b bzw. a + b + c gesetzt. Zum zweiten erfolgt ein Sprin
gen 25 zum zweiten Block 2, in dem nach dem zweiten Wort A
gesucht wird.
Dabei wird ein zweites Wiederholen 40 des Vergleichs des er
sten Wortes A mit jeweils einer um ein Bit gegenüber der je
weils zuvor überprüften Bitsequenz verschobenen Bitsequenz
des seriellen Bitstroms durchgeführt. Wird das erste Wort A
vor der Erwartungszeit für das zweite Wort A gefunden, so
kommt es zum einen zu einem Reset 27 für die Erwartungs
zeitsteuerung, wie oben beschrieben, da an dieser Stelle im
seriellen Bitstrom ein neues erstes Wort A gefunden wurde.
Zum anderen muß deshalb ein erstes Zurückspringen 50 zum
Schritt des zweiten Wiederholens 40 stattfinden und somit der
Block 2 wieder von Beginn an durchlaufen werden. Wird dagegen
im seriellen Bitstrom kein Wort A vor der Erwartungszeit ge
funden, so kommt es zu einem zweiten Vergleichen 60, ob das
zweite Wort A zur Erwartungszeit gefunden wurde. Ist dies
nicht der Fall, so erfolgt ein zweites Zurückspringen 70 zum
Schritt des ersten Wiederholens 30 und somit zum Beginn des
Blocks 1. Demnach muß dann wieder der serielle Bitstrom nach
dem ersten Wort A abgesucht werden.
Wird dagegen das zweite Wort A zur Erwartungszeit gefunden,
so erfolgt im dritten Block 3 die Suche nach dem Wort B. Auch
in diesem dritten Block 3 erfolgt ein zweites Wiederholen 40
des Vergleichs des ersten Wortes A mit einer um ein Bit ge
genüber der jeweils zuvor überprüften Bitsequenz verschobenen
Bitsequenz, bis die um die dritte Länge b verschobene Bitse
quenz überprüft wurde, was der Erwartungszeit von B ent
spricht. Wurde das erste Wort A vor der Erwartungszeit von B
gefunden, so erfolgt ein erstes Zurückspringen 50 zum Anfang
des zweiten Blocks 2 und einem zweiten Wiederholen 40, wie
oben beschrieben. Ist dies nicht der Fall, so wird überprüft,
ob das dritte Wort B zur Erwartungszeit von B gefunden wurde,
wie dies im zweiten Block 2 zum zweiten Vergleichen 60 schon
beschrieben wurde. Ist dies nicht der Fall, so erfolgt noch
ein Überprüfen 65, ob das erste Wort A zur Erwartungszeit von
B gefunden wurde. Ist dies der Fall, so kommt es zu einem
drittem Zurückspringen 67 zum Anfang des dritten Blocks 3.
Dies gilt jedoch nur in diesem speziellen Fall, da die Wörter
A und B in ihren Längen a, b übereinstimmen. Wäre dies nicht
der Fall, so müßte ein erstes Zurückspringen 50 zum Anfang
des zweiten Blocks 2 stattfinden. In dem vorliegenden Ausfüh
rungsbeispiel ist es nicht nötig, zum Beginn des zweiten
Blocks 2 zurückzuspringen, da die beiden ersten Wörter A mit
einander übereinstimmen und somit das im zweiten Block 2 gefundene
Wort A als erstes Wort A aufgefaßt wird. Wird das
Wort A zur Erwartungszeit von B nicht gefunden, so kommt es
zu einem zweiten Zurückspringen 70 zum Anfang des ersten
Blocks 1 und es wird wieder das erste Wiederholen 30, wie
oben beschrieben, durchgeführt.
Falls dagegen das dritte Wort B zur Erwartungszeit von B ge
funden wird, so wird in einem vierten Block 4 des Verfahrens
nach dem vierten Wort C gesucht. Durch ein zweites Wiederho
len 40 des Vergleichs des ersten Wortes A mit einer um ein
Bit gegenüber der jeweils zuvor überprüften Bitsequenz ver
schobenen Bitsequenz, bis die um die vierte Länge c verscho
bene Bitsequenz überprüft wurde, was der Erwartungszeit von C
entspricht. Wird das erste Wort A vor der Erwartungszeit von
C gefunden, so entspricht dies einer Bejahung der Suche nach
dem ersten Wort A in Block 1 und es kommt zu einem ersten Zu
rückspringen 50 zum Anfang des Blocks 2 und einem, wie oben
beschriebenen, Durchlaufen dieses Blocks 2. Ist dies, nicht
der Fall, so kommt es zu einem zweiten Vergleichen 60, ob das
vierte Wort C zur Erwartungszeit von C gefunden wurde. Ist
dies nicht der Fall, so kommt es noch zu einem Überprüfen 65,
ob das erste Wort A zur Erwartungszeit von C gefunden wurde.
Ist dies der Fall, so entspricht dies dem Auffinden des er
sten Wortes A im ersten Block 1 und es kommt zu einem ersten
Zurückspringen 50 zum Anfang des zweiten Blocks 2. Dort wird
dann nach dem zweiten Wort A, wie oben beschrieben, gesucht.
Wird dagegen zur Erwartungszeit von C weder das erste Wort A
noch das vierte Wort C gefunden, so erfolgt ein zweites Zu
rückspringen 70 zu Beginn des ersten Blocks 1 und somit zu
einer erneuten Suche nach dem ersten Wort A, wie oben be
schrieben. Wird dagegen das vierte Wort C zur Erwartungszeit
von C gefunden, so wurde die gesamte Synchronisationssequenz
S, die aus der Wortfolge AABC besteht, gefunden und es er
folgt eine Beendigung 80 des Verfahrens.
Das oben beschriebene Verfahren ist vorteilhafterweise als
ein Computerprogramm auf einem computerlesbare Datenträger
abgelegt. Weiterhin bevorzugt ist das oben beschriebene Ver
fahren als Hardware (z. bsp. in Form einer integrierten
Schaltung) realisiert. Dadurch können sehr hohe Bitraten ver
arbeitet werden.
Das Verfahren baut auf der Tatsache auf, daß die Synchronisa
tionssequenz S aus mehreren Einzelwörtern A, B, C mit den je
weiligen Längen a, b, c besteht. Die Suche im seriellen
Bitstrom bezieht sich jeweils nur auf eine Wortlänge a, b, c
und nicht auf die gesamte Länge s der Synchronisationssequenz
S. Ist ein Wort A, B, C erkannt, wird durch eine Steuerung
der Erwartungswert für die Suche auf das nächste Wort A, B, C
gesetzt. Dieses Verfahren der wortweisen Erkennung bietet
mehrere Vorteile, z. B. daß bis zur Erkennung der Wortgrenzen
im Datenstrom nur sehr kurze Latenzzeiten notwendig sind, daß
der Realisierungsaufwand im Vergleich zur bitweisen Erkennung
geringer ist, da eine kürzere Vergleichssequenz (nur jeweils
ein Wort) benutzt wird, was zu einer geringeren Logiktiefe
führt, und daß die Erwartungswerte für die zu suchenden Wör
ter A, B, C programmierbar sind und daher für jede Anwendung
frei definierbar und somit jeweils anwendungsspezifisch ge
wählt werden können. Durch ein solches Verfahren wird sowohl
Siliziumfläche als auch Verlustleistung eingespart. Die zu
suchenden Wörter A, B, C können bevorzugt durch zwei Zusatz
bits Z gekennzeichnet werden, deren Bildung bevorzugt genau
invertiert zu der von normalen Datenwörtern A, B, C ist. Dies
garantiert ein eindeutiges und sicheres Erkennen dieser Wör
ter A, B, C.
Claims (9)
1. Verfahren zum Auffinden einer Synchronisationssequenz
(S) mit einer Länge (s) in einem seriellen Bitstrom mit fol
genden Schritten:
- - Definieren (10) der Synchronisationssequenz (S) aus einem ersten Wort (A) mit einer vorgebbaren ersten Länge (a) und mindestens einem zweiten Wort (B) mit einer vorgebbaren zwei ten Länge (b);
- - erstes Vergleichen (20) des ersten Wortes (A) mit einer be liebigen Bitsequenz des seriellen Bitstroms der Länge (a); Springen (25) zum zweiten Wiederholen (40), falls das erste Wort (A) mit dieser Bitsequenz übereinstimmt;
- - erstes Wiederholen (30) des Vergleichs des ersten Wortes (A) mit einer um ein Bit gegenüber der jeweils zuvor über prüften Bitsequenz verschobenen Bitsequenz, falls das erste Wort (A) nicht mit der Bitsequenz übereinstimmt;
- - zweites Wiederholen (40) des Vergleichs des ersten Wortes (A) mit einer um ein Bit gegenüber der jeweils zuvor über prüften Bitsequenz verschobenen Bitsequenz, bis die um die zweite Länge (b) verschobene Bitsequenz überprüft wurde;
- - erstes Zurückspringen (50) zum zweiten Wiederholen (40), sobald eine Übereinstimmung in einem der Schritte des zweiten Wiederholens (40) festgestellt wird;
- - zweites Vergleichen (60), ob das zweite Wort (B) mit der um die zweite Länge (b) verschobenen Bitsequenz übereinstimmt; und
- - zweites Zurückspringen (70) zum ersten Wiederholen (30), falls keine Übereinstimmung beim zweiten Vergleichen (60) festgestellt wurde, ansonsten Beendigung (80) des Verfahrens.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
daß die Synchronisationssequenz (S) aus drei oder mehr Wör
tern (A, B, C) aufgebaut ist und zwischen den Schritten des
zweiten Zurückspringens (70) und der Beendigung (80) für je
des weitere Wort (C) ein zusätzlicher Block (75) eingefügt
wird, der den Schritten beginnend mit dem zweiten Wiederholen
(40) bis einschließlich zum zweiten Zurückspringen (70) ent
spricht, mit der Maßgabe, daß anstatt des zweiten Wortes (B)
und der zweiten Länge (b) das weitere Wort (C) und die weite
re Länge (c) eingesetzt wird.
3. Verfahren nach einem der vorstehenden Ansprüche,
dadurch gekennzeichnet,
daß das erste Wort (A) und die Synchronisationssequenz (S) so
aufgebaut sind, daß das erste Wort (A) beim Verschieben des
Anfangsbits um jeweils ein Bit bis zur ersten Länge (a), oder
einem Vielfachen davon, innerhalb der Synchronisationssequenz
(S) nicht identisch vorkommt.
4. Verfahren nach einem der vorstehenden Ansprüche,
dadurch gekennzeichnet,
daß das erste Wort (A) nur am Anfang der Synchronisationsse
quenz (S) steht.
5. Verfahren nach einem der vorstehenden Ansprüche,
dadurch gekennzeichnet,
daß das erste Wort (A) am Anfang der Synchronisationssequenz
(S) mehrmals hintereinander steht, ohne daß ein anderes Wort
(B, C) dazwischen steht.
6. Verfahren nach einem der vorstehenden Ansprüche,
dadurch gekennzeichnet,
daß die Längen (a, b, c) der Wörter (A, B, C) gleich lang
sind, insbesondere 10 Bits lang sind.
7. Verfahren nach einem der vorstehenden Ansprüche,
dadurch gekennzeichnet,
daß die einzelnen Wörter (A, B, C) der Synchronisationsse
quenz (S) frei definierbar sind.
8. Verfahren nach einem der vorstehenden Ansprüche,
dadurch gekennzeichnet,
daß mindestens eines der Wörter (A, B, C) mindestens zwei,
bevorzugt genau zwei, Zusatzbits (Z) aufweist.
9. Verfahren nach Anspruch 8,
dadurch gekennzeichnet,
daß die Bildung der Zusatzbits (Z) genau invertiert zu der
Bildung des jeweiligen Wortes (A, B, C) ist.
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Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10226270A1 (de) * | 2002-06-07 | 2004-01-08 | Cocreate Software Gmbh & Co. Kg | Verfahren und Computersystem zum Erzeugen einer mehrdimensionalen Abstandsfläche |
US8249448B2 (en) * | 2008-07-16 | 2012-08-21 | Honeywell International Inc. | System and method of blocking an electrical signal transmission |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0522278A (ja) * | 1991-07-16 | 1993-01-29 | Nec Corp | フレーム同期方式 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2715950B2 (ja) * | 1995-01-13 | 1998-02-18 | 日本電気株式会社 | ユニークワードパターン制御方式 |
US5646947A (en) * | 1995-03-27 | 1997-07-08 | Westinghouse Electric Corporation | Mobile telephone single channel per carrier superframe lock subsystem |
US5666366A (en) * | 1996-05-24 | 1997-09-09 | National Semiconductor Corporation | Inter-base synchronization technique for a TDMA communication system |
JP3411214B2 (ja) * | 1998-05-22 | 2003-05-26 | 三菱電機株式会社 | ディジタル無線通信系の受信処理方法および受信機 |
JP3289676B2 (ja) * | 1998-05-28 | 2002-06-10 | 日本電気株式会社 | パイロット信号を含む受信信号の復調方法及びその装置 |
-
1999
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-
2000
- 2000-11-17 US US09/715,720 patent/US6763039B1/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0522278A (ja) * | 1991-07-16 | 1993-01-29 | Nec Corp | フレーム同期方式 |
Also Published As
Publication number | Publication date |
---|---|
DE19955329A1 (de) | 2001-08-02 |
US6763039B1 (en) | 2004-07-13 |
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