DE19938209A1 - Halbleiteranordnung und Verfahren zur Herstellung - Google Patents
Halbleiteranordnung und Verfahren zur HerstellungInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000002019 doping agent Substances 0.000 claims description 17
- 238000001465 metallisation Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims 1
- 230000007704 transition Effects 0.000 claims 1
- 230000017525 heat dissipation Effects 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005476 soldering Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000011888 foil Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000001816 cooling Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
Es wird eine Halbleiteranordnung bzw. ein Verfahren zur Herstellung der Halbleiteranordnung vorgeschlagen, das eine Verbesserung der Stromtragfähigkeit bei gegebenen Chipabmessungen ermöglicht. Die Halbleiteranordnung umfaßt im Inneren des Chips eingebrachte Gräben 10 zur Verringerung der Verlustleistung bzw. zur Verbesserung der Wärmeabfuhr vom Chip.
Description
Die Erfindung geht aus von einer Halbleiteranordnung bzw.
einem Verfahren zur Herstellung der Halbleiteranordnung nach
der Gattung der unabhängigen Ansprüche. Es ist schon aus der
deutschen Patentanmeldung mit dem Aktenzeichen P 43 20 780.4
eine Halbleiterdiode mit einer ersten aus zwei Teilschichten
bestehenden Schicht und einer zweiten Schicht, bei der die
zweite Schicht auf der ersten Teilschicht angeordnet ist,
bekannt.
Die erfindungsgemäße Halbleiteranordnung bzw. das
erfindungsgemäße Verfahren zur Herstellung der
Halbleiteranordnung mit den kennzeichnenden Merkmalen der
unabhängigen Ansprüche haben demgegenüber den Vorteil, in
einer für die Großserienfertigung günstigen Weise ohne
großen technischen Mehraufwand bei gleichbleibender
Chipfläche Dioden mit erhöhter maximal zulässiger Leistung
und geringerer Flußspannung bereitzustellen. Dies ist
insbesondere von Vorteil, wenn eine maximal vorgegebene
Chipflächengröße nicht überschritten werden soll, sowohl um
Chipfläche zu sparen, als auch, wenn die Größe verwendeter
Kontaktsockel zur Kontaktierung der Halbleiteranordnung eine
bestimmte Größe nicht überschreiten soll, um eine erhöhte
Stromtragfähigkeit der insbesondere bei einer Kfz-
Gleichrichteranordnung verwendeten Dioden nicht mit einem
größeren Volumen der Gesamtgleichrichteranordnung erkaufen
zu müssen. Die Erfindung zeigt somit einen technisch relativ
leicht realisierbaren Weg, wie bei gleichbleibender
Silizium-Chipfläche die zulässige Strombelastung gesteigert
bzw. die thermische Belastung des Silizium-Chips reduziert
werden kann. Gleichzeitig wird dabei eine Verringerung der
Flußspannung erreicht. Insbesondere vorteilhaft erweist sich
der Effekt zusätzlicher Sägerillen dadurch, daß später beim.
Lötprozeß von Sockel und Kopfdraht an den Diodenchip die
Rillen zu einem besseren, lunkerfreien Löten führen
(Kapillarwirkung) sowie die mit Lot gefüllten Rillen zu
einer weiteren, besseren Kühlung des Chips führen, die in
die Tiefe des Siliziumkörpers reicht, also zu einer
intensiveren thermischen Aaskopplung des Chips an die
Wärmesenke.
Weitere Vorteile ergeben sich durch die in den abhängigen
Ansprüchen aufgeführten Weiterbildungen und Verbesserungen
der in den unabhängigen Ansprüchen angegebenen
Halbleiteranordnung bzw. des angegebenen Verfahrens.
Ausführungsbeispiele der Erfindung sind in der Zeichnung
dargestellt und in der nachfolgenden Beschreibung näher
erläutert.
Es zeigen
Fig. 1a eine Diode in Querschnittsseitenansicht,
Fig. 1b eine Diode in Draufsicht,
Fig. 2 einen
Verfahrensschritt sowie
Fig. 3 und 4 weitere
Verfahrensschritte.
Fig. 1a zeigt, als Querschnittsseitenansicht dargestellt,
einen als Diode ausgebildeten Halbleiterchip 7. Der Chip 7
weist eine erste Halbleiterschicht (2, 3, 4) auf, die aus
einer ersten Teilschicht 2, einer zweiten Teilschicht 3 und
einer dritten Teilschicht 4 besteht. Die Dotierung der n-
dotierten Teilschicht 2 liegt in der Größenordnung von
1018 cm-3. Die Teilschicht 3 ist mit einer Konzentration von
ca. 1014 cm-3 n-dotiert, und die Teilschicht 4 ist mit einer
n-Konzentration von ca. 1020 cm-3. In die Teilschicht 2 sind
zwei Gräben 10 eingebracht, die bis in die Teilschicht 3
hineinreichen. Diese Gräben 10 befinden sich im Innenbereich
13 des Chips 7. Die Randbereiche 12 des Chips weisen eine
Abschrägung 11 auf, die ebenfalls wie die Gräben 10 bis in
die Teilschicht 3 hineinreicht. Auf die erste Teilschicht 2
sowie in den Gräben 10 als auch in der Abschrägung 11 ist
eine zweite Schicht 20 aufgebracht, deren Bereiche in den
Gräben 10 bzw. in den Abschrägungen 11 als
Fortsetzungsbereiche 23 bzw. weitere Fortsetzungsbereiche 24
der zweiten Schicht 20 bezeichnet werden. Die zweite Schicht
20 ist p-dotierten und weist eine Dotierung in der
Größenordnung von 1020 cm-3 auf. Die mit der Schicht 20
bedeckte Oberseite des Wafers sowie die Unterseite des
Wafers, die durch die Schicht 4 gebildet wird, sind mit
Metallisierungen 22 bzw. 21 versehen. Fig. 1b zeigt
dasselbe Bauelement in Draufsicht. Der Chip 7 ist oben mit
der Metallisierung 22 bedeckt. Diese Metallisierung 22 weist
in Folge der eingebrachten Gräben 10 eine Struktur auf, die
durch entsprechende Vertiefungen charakterisiert ist.
Der pn-Übergangsbereich der Diode wird gebildet durch die p-
dotierte Schicht 20 und die n-dotierten Schichten 2 bzw. 3.
In Folge der eingebrachten Gräben 10 ist durch die
Fortsetzungsbereiche 23 im Inneren 13 des Chips 7 ein pn-
Übergang mit der zweiten Teilschicht 3 gebildet. Diese
Bereiche führen zu einer Erniedrigung der Flußspannung der
Diode mit der Metallisierung 22 als Anode und der
Metallisierung 21 als Kathode. Durch vier Rillen im Inneren
des Chips 7 (vgl. Fig. 1b) läßt sich eine Steigerung der
elektrischen Belastung gegenüber einer identisch aufgebauten
Diode ohne Rillen im Inneren um über 12% erreichen, d. h.
eine beispielsweise mit 65 A belastbare Diode läßt sich zu
einer Diode mit einer maximalen Belastung von 75 A machen.
Aus einer 80 A-Diode wird eine 90 A-Diode. Die Flußspannung
kann um ca. 60 mV (gemessen bei 100 A Belastung) gesenkt
werden. Die vier zusätzlichen Rillen bzw. Gräben im Inneren
des Chips 7 führen darüber hinaus zu einem besseren,
lunkerfreien Löten des Chips, d. h. einem verbesserten
Anbringen von Sockel und Kopfdraht an den Diodenchip.
Darüber hinaus ist durch bei diesem Lötprozeß mit Lot
gefüllten Rillen (in der Abbildung nicht dargestellt) eine
verbesserte Kühlung des Chips gewährleistet, da durch das
sich in den Rillen befindende Lot, das die Rillen dann
vollständig ausfüllt, eine intensive thermische Aaskopplung
des Chips an einem als Wärmesenke dienenden Metallsockel
gegeben ist.
Fig. 1b stellt den Spezialfall eines quadratischen Chips 7
dar. Aber nicht nur Quadrate, sondern auch andere, durch
gerade Kanten begrenzte Flächen (z. B. Sechsecke oder
Achtecke) sind möglich mit entsprechend zu den Kanten
parallelen, innenliegenden Zusatzrillen.
Fig. 2 zeigt einen Halbleiterwafer mit einer ersten
Teilschicht 2, einer zweiten Teilschicht 3 und einer dritten
Teilschicht 4. Alle drei Teilschichten sind n-dotiert.
Ausgangspunkt zur Herstellung dieser Schichtenfolge ist ein
schwach n-dotierter Wafer, dessen Dotierstoffkonzentration
der Dotierstoffkonzentration der Teilschicht 3 entspricht.
Durch eine Foliendiffusion wird dann auf die Oberseite und
auf die Unterseite n-Dotierstoff, beispielsweise Phosphor,
eingebracht und eindiffundiert. Auf der Oberseite wird so
eine Schicht gebildet, deren Dotierstoffkonzentration der
Teilschicht 2 entspricht, und auf der Unterseite eine
Schicht gebildet, deren Dotierstoffkonzentration der
Teilschicht 4 entspricht. Die Dotierstoffkonzentration der
Schichten wird dabei durch die Dotierstoffkonzentration der
Folien bestimmt.
Die Herstellung einer solchen Schichtenfolge ist bereits aus
der deutschen Patentanmeldung P 43 20 780.4 bekannt. Als
Alternative dazu kann diese Schichtenfolge auch unter
Einsatz von Neutralfolien hergestellt werden, wie in der
deutschen Patentanmeldung mit dem Aktenzeichen 198 57 243.3
beschrieben.
Fig. 3 zeigt einen weiteren Schritt des erfindungsgemäßen
Herstellungsverfahrens. Dabei werden in den Halbleiternwafer
Gräben 10 eingebracht, die die Teilschicht 2 in Teilbereiche
unterteilt, wobei die Gräben 10 bis zur Teilschicht 3
hindurchreichen. Das Einbringen der Gräben 10 kann
beispielsweise durch Sägen oder durch Ätzen erfolgen. Der
Abstand der Gräben 10 ist dabei so bemessen, daß der Wafer
nachfolgend entlang der Gräben in einzelne Chips zerteilt
werden kann, wobei jeder Chip nach der Zerteilung mindestens
noch einen Graben 10 in seinem Inneren aufweist. Vor der
weiteren Verarbeitung wird jedoch zunächst die Wafer-
Oberfläche gesäubert, um eventuell verbliebene Partikel von
der Oberfläche zu entfernen.
Im Vergleich zur deutschen Patentanmeldung P 43 20 780.4 wird
der Abstand der Sägelinien beim Einsägen halbiert (um zwei
zusätzliche Rillen pro Chip zu erhalten) bzw. auf ein
Drittel verringert (um vier zusätzliche Rillen pro Chip zu
erhalten). Der Abstand der Rillen beträgt dabei typisch
1-3 mm. Dabei ist kein zusätzlicher Prozeßschritt
notwendig, da ja das Einsägen zum Anlegen des Chiprandes,
wie aus der P 43 20 780.4 bekannt, sowieso durchgeführt wird.
Es muß lediglich ein etwas geringerer Linienabstand beim
Einsägen eingestellt werden. Dadurch ändert sich die
Prozeßzeit dieses Sägeschritts nicht wesentlich, da das
Wafer-Handling, das Justieren und das an das Einsägen
anschließende Reinigen mit deonisiertem Wasser in der
automatischen Sägeeinrichtung ohnehin durchgeführt werden.
Nach dem Einbringen der Gräben 10 wird in die Oberseite ein
p-Dotierstoff, beispielsweise Bor, eingebracht. Gleichzeitig
kann, sofern dies vorteilhaft erscheint, die
Dotierstoffkonzentration der unteren Schicht 4 erhöht
werden. Das Einbringen des p-Dotierstoffes erfolgt wieder
durch Foliendiffusion. Bei diesem Diffusionsschritt werden
eventuelle Schäden, die in der unmittelbaren Nähe der Gräben
10 im Siliziumeinkristall vorhanden sind, ausgeheilt. Durch
die p-Diffussion wird die obere Schicht des Silizium-Wafers
in ein p-leitendes Gebiet umgewandelt. Die Dicke dieser
p-Schicht ist dabei überall auf der Oberfläche, insbesondere
auch in den Gräben, annähernd gleich. Die resultierende
p-leitende Schicht ist in Fig. 4 mit Bezugszeichen 20
dargestellt. Im Anschluß an das Aufbringen der Schicht 20
und das eventuell durchgeführte Verstärken der Dotierung der
Teilschicht 4 wird eine beidseitige Metallisierung des
Wafers durchgeführt, so daß sowohl die p-leitende Schicht 20
mit einer Metallisierung 22 als auch die n-dotierte dritte
Teilschicht 4 mit einer Metallisierung 21 versehen sind. In
einem weiteren Schritt wird der Wafer entlang der
Zerteilungslinien 25 in eine Vielzahl einzelner Dioden
zerteilt, so daß Einzelchips 7 gebildet werden, deren Aufbau
in Fig. 1a und 1b beschrieben ist. Vor dem Zersägen entlang
der Zerteilungslinien 25 wird dabei der Wafer auf der Seite
mit der Metallisierung 21, also der Unterseite, auf eine
Sägefolie aufgeklebt, damit die einzelnen Chips nicht
unkontrolliert wegfliegen bzw. beschädigt werden.
Die Breite der Sägelinien beim Einsägen beträgt ca. 40 bis
150 µm, die Chipkantenlängen liegen im Bereich von ca. 5 mm.
Bezogen auf die Chipfläche machen die Flächen der
zusätzlichen Sägerillen im Inneren der einzelnen Chips
lediglich einige Prozent aus. Das erfindungsgemäße Verfahren
kann selbstverständlich auch zur Herstellung von Dioden mit
vertauschten Dotierungen eingesetzt werden, also
beispielsweise bei Dioden, bei denen von einem p-dotierten
Wafer statt eines n-dotierten Wafer ausgegangen wird.
Claims (7)
1. Halbleiteranordnung, insbesondere eine Diode, die als Chip
(7) ausgebildet ist, die eine erste Schicht (2, 3, 4) eines
ersten Leitfähigkeitstyps und eine zweite Schicht (20) des
entgegengesetzten Leitfähigkeitstyps aufweist, wobei die
erste Schicht aus mindestens zwei Teilschichten (2, 3)
besteht, wobei die erste Teilschicht (2) eine erste
Dotierstoffkonzentration und die zweite Teilschicht (3) eine
zweite Dotierstoffkonzentration aufweist, wobei die zweite
Dotierstoffkonzentration kleiner ist als die erste, wobei die
zweite Schicht (20) auf der ersten Teilschicht (2) und die
erste Teilschicht (2) auf der zweiten Teilschicht (3)
angeordnet ist, dadurch gekennzeichnet, daß im Innenbereich
(13) des Chips mindestens ein Graben (10) eingebracht ist,
wobei der Graben die erste Teilschicht durchdringt und bis
zur zweiten Teilschicht reicht, wobei der Graben von einem
Fortsetzungsbereich (23) der zweiten Schicht (20) bedeckt
ist, so daß mindestens ein pn-Übergang zwischen der zweiten
Schicht (20) und der zweiten Teilschicht (3) im Innern des
Chips vorliegt.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet,
daß der Randbereich (12) abgeschrägt ist, so daß im
Randbereich angeordnete weitere Fortsetzungsbereiche (24) der
zweiten Schicht mit der zweiten Teilschicht weitere pn-
Übergänge bilden.
3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch
gekennzeichnet, daß eine dritte Teilschicht (4) vorgesehen
ist, die mit der zweiten Teilschicht verbunden ist.
4. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet,
daß eine Metallisierung (22) vorgesehen ist, die mit der
zweiten Schicht verbunden ist, und eine weitere
Metallisierung (21) vorgesehen ist, die mit der dritten
Teilschicht verbunden ist, und daß die Konzentration der
zweiten Schicht und der dritten Teilschicht derart gewählt
sind, daß ein ohmscher Kontakt zwischen der zweiten Schicht
und der dritten Teilschicht und den jeweiligen
Metallisierungen sichergestellt ist.
5. Verfahren zur Herstellung einer Halbleiteranordnung, bei dem
in einem ersten Schritt ein Halbleiterwafer (1) mit einer ersten, mindestens zwei Teilschichten aufweisenden Schicht (2, 3) bereitgestellt wird, wobei die erste Teilschicht (2) auf der zweiten Teilschicht (3) aufgebracht ist und beide Teilschichten einen ersten Leitfähigkeitstyp aufweisen, wobei die erste Teilschicht eine erste Dotierstoffkonzentration und die zweite Teilschicht eine zweite Dotierstoffkonzentration aufweist, wobei die zweite Dotierstoffkonzentration kleiner ist als die erste,
in einem weiteren Schritt Gräben (10) in die erste Schicht eingebracht werden, die durch die erste Teilschicht hindurch bis in die zweite Teilschicht reichen,
in einem weiteren Schritt Dotierstoffe des entgegengesetzten Leitfähigkeitstyps in die Oberseite des Wafers eingebracht werden, um den Leitfähigkeitstyp eines Teils der ersten Teilschicht und eines Teils der zweiten Teilschicht zur Ausbildung einer zweiten Schicht (20) zu verändern,
in einem weiteren Schritt Metallisierungen (21, 22) auf der Ober- und der Unterseite des Wafers aufgebracht werden,
dadurch gekennzeichnet, daß in einem weiteren Schritt der Wafer entlang der Gräben derart in einzelne Chips zerteilt wird, daß jeder Chip in seinem Innern mindestens einen Graben (10) aufweist.
in einem ersten Schritt ein Halbleiterwafer (1) mit einer ersten, mindestens zwei Teilschichten aufweisenden Schicht (2, 3) bereitgestellt wird, wobei die erste Teilschicht (2) auf der zweiten Teilschicht (3) aufgebracht ist und beide Teilschichten einen ersten Leitfähigkeitstyp aufweisen, wobei die erste Teilschicht eine erste Dotierstoffkonzentration und die zweite Teilschicht eine zweite Dotierstoffkonzentration aufweist, wobei die zweite Dotierstoffkonzentration kleiner ist als die erste,
in einem weiteren Schritt Gräben (10) in die erste Schicht eingebracht werden, die durch die erste Teilschicht hindurch bis in die zweite Teilschicht reichen,
in einem weiteren Schritt Dotierstoffe des entgegengesetzten Leitfähigkeitstyps in die Oberseite des Wafers eingebracht werden, um den Leitfähigkeitstyp eines Teils der ersten Teilschicht und eines Teils der zweiten Teilschicht zur Ausbildung einer zweiten Schicht (20) zu verändern,
in einem weiteren Schritt Metallisierungen (21, 22) auf der Ober- und der Unterseite des Wafers aufgebracht werden,
dadurch gekennzeichnet, daß in einem weiteren Schritt der Wafer entlang der Gräben derart in einzelne Chips zerteilt wird, daß jeder Chip in seinem Innern mindestens einen Graben (10) aufweist.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das
Einbringen der Gräben durch Sägen erfolgt.
7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das
Einbringen der Gräben durch Ätzen erfolgt.
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19938209A DE19938209B4 (de) | 1999-08-12 | 1999-08-12 | Halbleiteranordnung und Verfahren zur Herstellung |
JP2001517433A JP4778176B2 (ja) | 1999-08-12 | 2000-07-08 | 半導体装置および製造方法 |
PCT/DE2000/002235 WO2001013434A1 (de) | 1999-08-12 | 2000-07-08 | Halbleiterdiode und verfahren zur herstellung |
EP00958119A EP1208604B1 (de) | 1999-08-12 | 2000-07-08 | Verfahren zur herstellung einer halbleiterdiode |
HU0202476A HUP0202476A2 (en) | 1999-08-12 | 2000-07-08 | Semiconductor diode and method for producing the same |
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CZ2002475A CZ2002475A3 (cs) | 1999-08-12 | 2000-07-08 | Způsob výroby polovodičového zařízení |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19938209A DE19938209B4 (de) | 1999-08-12 | 1999-08-12 | Halbleiteranordnung und Verfahren zur Herstellung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19938209A1 true DE19938209A1 (de) | 2001-02-15 |
DE19938209B4 DE19938209B4 (de) | 2007-12-27 |
Family
ID=7918160
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19938209A Expired - Fee Related DE19938209B4 (de) | 1999-08-12 | 1999-08-12 | Halbleiteranordnung und Verfahren zur Herstellung |
DE50013669T Expired - Lifetime DE50013669D1 (de) | 1999-08-12 | 2000-07-08 | Verfahren zur herstellung einer halbleiterdiode |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE50013669T Expired - Lifetime DE50013669D1 (de) | 1999-08-12 | 2000-07-08 | Verfahren zur herstellung einer halbleiterdiode |
Country Status (7)
Country | Link |
---|---|
US (1) | US6716714B1 (de) |
EP (1) | EP1208604B1 (de) |
JP (1) | JP4778176B2 (de) |
CZ (1) | CZ2002475A3 (de) |
DE (2) | DE19938209B4 (de) |
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-
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- 2000-07-08 US US10/049,474 patent/US6716714B1/en not_active Expired - Fee Related
- 2000-07-08 WO PCT/DE2000/002235 patent/WO2001013434A1/de active IP Right Grant
- 2000-07-08 JP JP2001517433A patent/JP4778176B2/ja not_active Expired - Fee Related
- 2000-07-08 DE DE50013669T patent/DE50013669D1/de not_active Expired - Lifetime
- 2000-07-08 CZ CZ2002475A patent/CZ2002475A3/cs unknown
- 2000-07-08 EP EP00958119A patent/EP1208604B1/de not_active Expired - Lifetime
- 2000-07-08 HU HU0202476A patent/HUP0202476A2/hu unknown
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102017209590A1 (de) | 2017-06-07 | 2018-12-13 | Robert Bosch Gmbh | PN-Diode |
Also Published As
Publication number | Publication date |
---|---|
WO2001013434A1 (de) | 2001-02-22 |
JP2003507890A (ja) | 2003-02-25 |
DE50013669D1 (de) | 2006-12-07 |
DE19938209B4 (de) | 2007-12-27 |
JP4778176B2 (ja) | 2011-09-21 |
US6716714B1 (en) | 2004-04-06 |
HUP0202476A2 (en) | 2002-12-28 |
EP1208604A1 (de) | 2002-05-29 |
EP1208604B1 (de) | 2006-10-25 |
CZ2002475A3 (cs) | 2002-06-12 |
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Legal Events
Date | Code | Title | Description |
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