DE19934226A1

DE19934226A1 - Analog-Digital-Hybrid-DLL

Info

Publication number: DE19934226A1
Application number: DE19934226A
Authority: DE
Inventors: Hong Beom Pyeon; Kyung Hoon Chang; Ju Han Kim
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1999-01-12
Filing date: 1999-07-21
Publication date: 2000-07-13
Also published as: US6366936B1; KR20000050581A; KR100313501B1

Abstract

Es wird eine Analog-Digital-Hybrid-DLL beschrieben. Die Analog-Digital-Hybrid-DLL beinhaltet einen Eingangspuffer (100) zum Puffern eines externen Taktsignals und Ausgeben eines ersten Taktsignals; eine Digitalmodussteuerung (200) zum Vergleichen der Phasen von von einer Mehrzahl von Verzögerungsblöcken (50-58) ausgegebenen Verzögerungstaktsignalen und eines ersten Taktsignals, Detektieren eines anfänglichen Einrastpunkts, Auswählen eines Verzögerungstaktsignals am detektierten Einrastpunkt und Steuern des Betriebs der Verzögerungstakte; eine Analogmodussteuerung (300) zum Vergleichen der Phase des durch die Digitalmodussteuerung (200) ausgewählten Verzögerungstaktsgianls und der Phase des ersten Taktsignals; und einen Steuerspannungsumschalter (204) zum Liefern der von außen eingegebenen ersten Steuerspannung oder der zweiten Steuerspannung an die Verzögerungsblöcke (50-58) gemäß den digitalen und analogen Betriebsarten, um dadurch einen Betrieb in einem breiten Frequenzband und eine kurze Jitterdauer zu erlauben sowie ein mehrfaches Einrasten während des Betriebs in einem breiten Frequenzband zu verhindern und den Stromverbrauch zu verringern.

Description

HINTERGRUND DER ERFINDUNG 1. Bereich der Erfindung

Die vorliegende Erfindung betrifft eine für eine Hoch geschwindigkeitsspeichervorrichtung verwendete DLL (Delay Locked Loop bzw. Verzögerungsregelkreis) und besonders eine Analog-Digital-Hybrid-DLL.

2. Beschreibung des Stands der Technik

Mit Fortschreiten der Technologie von Halbleiterspei chervorrichtungen werden die Speicherchips für den Betrieb mit hoher Geschwindigkeit entworfen. Zur Zeit wird ein für die Speicherchips verwendetes internes Taktsignal CLKint durch Verzögern eines externen Taktsignals CLKext um eine vorbestimmte Zeit erhalten. Da eine gewisse Beschränkung für das Verzögern des externen Taktsignals besteht, wird, um die zeitliche Verzögerung zwischen einem externen Taktsignal CLKext und einem internen Taktsignal CLKint zu vermindern, im allgemeinen die PLL (Phase Locked Loop bzw. Phasenregel kreis) oder DLL verwendet.

Fig. 1 ist ein Blockdiagramm, das die bekannte Analog- Digital-Hybrid-DLL zeigt, die einen Eingangspuffer 10, eine digitale Verzögerungseinheit 20 und eine analoge Verzöge rungseinheit 30 beinhaltet.

Der Eingangspuffer 10 puffert ein externes Taktsignal CLKext und gibt ein Eingangstaktsignal CLKin aus. Die digi tale Verzögerungseinheit 20 verzögert aufeinanderfolgend ein Eingangstaktsignal CLKin und gibt Verzögerungstaktsignale CLKD1-CLKD3 aus. Die digitale Verzögerungseinheit 20 wählt außerdem unter den Verzögerungstaktsignalen CLKD1-CLKD3 das eine auf das Eingangstaktsignal CLKin eingerastete Verzöge rungstaktsignal CLKD aus. Die analoge Verzögerungseinheit 30 führt eine analoge Einrastoperation hinsichtlich eines durch die digitale Verzögerungseinheit 20 ausgewählten Verzöge rungstaktsignals CLKD durch.

Die digitale Verzögerungseinheit 20 beinhaltet variable Verzögerungseinheiten 21-23 zum aufeinanderfolgenden Verzö gern des Eingangstaktsignals CLKin, einen Multiplexer 24 zum aufeinanderfolgenden Vergleichen des Eingangstaktsignals CLKin und der Verzögerungstaktsignale CLKD1-CLKD3 aus den variablen Verzögerungseinheiten 21-23 und Ausgeben eines auf das Eingangstaktsignal CLKin eingerasteten Verzögerungstakt signals CLKD, sowie eine Nachbildungsverzögerungseinheit 25 zum Verzögern des eingerasteten Taktsignals CLKD um die Dauer tAC der Verzögerung der Nachbildung (nicht gezeigt) und Ausgeben an die analoge Verzögerungseinheit 30. Die variablen Verzögerungseinheiten 21-23 werden hier als span nungsgesteuerte Verzögerungseinheit bezeichnet, die in der Lage ist, die Verzögerungsverhältnisse gemäß einer Steuer spannung CV von der analogen Verzögerungseinheit 30 zu vari ieren. Die Anzahl der variablen Verzögerungseinheiten 21-23 ist ebenfalls variabel.

Die analoge Verzögerungseinheit 30 beinhaltet einen Phasendetektor 31 zum Vergleichen der Phase des Eingangs taktsignals CLKin und der eines Verzögerungstaktsignals CLKD von der digitalen Verzögerungseinheit 20 und Ausgeben der Pulssignale UP und DN, eine Ladungspumpe 32 zum Durchführen einer Pumpoperation gemäß den Pulssignalen UP und DN aus dem Phasendetektor 31, sowie eine Spannungssteuerung 33 zum Ausgeben einer Steuerspannung CV zum Steuern der Verzöge rungsverhältnisse der variablen Verzögerungseinheiten 21-23 gemäß einer Ausgabe der Ladungspumpe 32. Der Phasendetektor 31 ist ein Phasendetektor, der flankengetriggert ist und als Exklusiv-ODER-Gatter (XOR), JK-Flipflop und PFD (Phase Fre quency Detector bzw. Phasen-Frequenz-Detektor) implementiert werden kann.

Die Arbeitsweise der bekannten Analog-Digital-Hybrid- DLL wird mit Bezug auf die beigefügte Zeichnung beschrieben. Der Eingangspuffer 10 erzeugt durch Puffern eines ex ternen Taktsignals CLKext ein Eingangstaktsignal CLKin und das erzeugte Eingangstaktsignal CLKin wird jeweils in die digitale Verzögerungseinheit 20 und die analoge Verzöge rungseinheit 30 eingegeben. Die variablen Verzögerungsein heiten 21-23 der digitalen Verzögerungseinheit 20 verzögern aufeinanderfolgend das Eingangstaktsignal CLKin und geben eine Mehrzahl von Verzögerungstaktsignalen CLKD1-CLKD3 aus. Der Multiplexer 24 vergleicht aufeinanderfolgend die Verzö gerungstaktsignale CLKD1-CLKD3 und das Eingangstaktsignal CLKin, um dadurch einen Einrastpunkt zu suchen. Zu diesem Zeitpunkt wird der Einrastpunkt als ein Punkt bestimmt, an dem die Phase des Verzögerungstaktsignals CLKD basierend auf der Dauer tAC der Verzögerung der Nachbildung langsamer als die des Eingangstaktsignals CLKin ist.

Angenommen, daß das Verzögerungssignal CLK2 zum Bei spiel auf das Eingangstaktsignal CLKin eingerastet ist, wird das eingerastete Verzögerungstaktsignal CLKD2 durch die Nachbildungsverzögerungseinheit 25 um die Dauer tAC der Verzögerung der Nachbildung verzögert und der Phasendetektor 31 der analogen Verzögerungseinheit 30 vergleicht die Phase des Eingangstaktsignals CLKin und die des Verzögerungstakt signals CLKD2' aus der Nachbildungsverzögerungseinheit 25. Als Ergebnis des Vergleichs erzeugt der Phasendetektor 31, falls die Phase des Verzögerungstaktsignals CLKD2' gegenüber der des Eingangstaktsignals CLKin voreilt, das Pulssignal DN mit einer vorbestimmten Breite, die größer als die Breite des Pulssignals UP ist. Falls die Phase des Verzögerungs taktsignals CLKD2' gegenüber der des Eingangstaktsignals CLKin nacheilt, erzeugt der Phasendetektor 31 das Pulssignal DN mit einer vorbestimmten Breite, die kleiner als die Brei te des Pulssignals UP ist.

Falls die Breite des Pulssignals DN größer als die des Pulssignals UP ist, wird die Treibefähigkeit der Ladungspum pe 32 durch das Pulssignal DN verbessert, so daß der Pegel der Steuerspannung aus der Spannungssteuerung 33 erhöht wird, und dann die Dauer der Verzögerung der variablen Ver zögerungseinheiten 21-23 erhöht wird. Falls die Breite des Pulssignals UP größer als die des Pulssignals DN ist, wird die Treibefähigkeit der Ladungspumpe 32 durch das Pulssignal UP verschlechtert und dann der Pegel der Steuerspannung CV aus der Spannungssteuerung 33 verringert und dadurch die Dauer der Verzögerung der variablen Verzögerungseinheiten 21-23 verringert.

Da die oben beschriebenen Prozesse wiederholt durchge führt werden, werden die Breiten der Pulssignale DN und UP aus dem Phasendetektor 31, wenn die Phasen des Eingangstakt signals CLKin und des Verzögerungstaktsignals CLKD2' iden tisch werden, ebenfalls identisch, so daß die Ausgabe der Ladungspumpe 32 einen stabilen Zustand einnimmt. Dieser Zustand wird der endgültige Einrastzustand der analogen Verzögerungseinheit 30 und das einrastende Taktsignal CLK2 aus dem Multiplexer 24 wird zum endgültigen internen Taktsi gnal CLKin.

Die bekannte Analog-Digital-Hybrid-DLL wählt über die digitale Verzögerungseinheit 20 ein auf das Eingangstaktsi gnal CLKin eingerastetes Verzögerungstaktsignal CLKD aus und die analoge Verzögerungseinheit 30 führt schließlich eine genaue analoge Einrastoperation hinsichtlich des ausgewähl ten Verzögerungstaktsignals CLKD durch.

In der bekannten Analog-Digital-Hybrid-DLL empfängt der Multiplexer jedoch die Verzögerungstaktsignale von den va riablen Verzögerungseinheiten und vergleicht die empfangenen Verzögerungstaktsignale und das Eingangstaktsignal basierend auf einem 1 : 1-Vergleich. Deshalb dauert das Erzeugen des endgültigen internen Taktsignals in diesem Fall lange Zeit und somit wird die Datenzugriffszeit des Speichers, der die internen Taktsignale verwendet, erhöht.

Außerdem sollte, um die bekannte Analog-Digital-Hybrid- DLL in einem breiten Frequenzband zu betreiben, die Anzahl der variablen Verzögerungseinheiten aus dem Grund, daß das Einrasten für den Fall niedriger Frequenz in der vorderen variablen Verzögerungseinheit der Analog-Digital-Hybrid-DLL stattfindet und dasselbe für den Fall hoher Frequenz in der hinteren variablen Verzögerungseinheit der Analog-Digital- Hybrid-DLL stattfindet, erhöht werden. Die Anzahl der varia blen Verzögerungseinheiten sollte deshalb zum Betreiben der Analog-Digital-Hybrid-DLL in einem breiten Frequenzband des externen Taktsignals erhöht werden. Für den Fall, daß die bekannte Analog-Digital-Hybrid-DLL im Hochfrequenzbereich betrieben wird, oder infolge der Variation der Betriebsspan nung, externer Störungen und der Temperaturerhöhung werden jedoch die Jittereigenschaften verschlechtert, so daß mehr faches Einrasten (eine Mehrzahl von Einrastpunkten) auf tritt. Zu diesem Zeitpunkt haben mehr als zwei einrastende Taktsignale, die durch das mehrfache Einrasten erzeugt wer den, theoretisch dasselbe Zeitverhalten aber eine vorbe stimmte zeitliche Differenz. Schließlich kann der zeitliche Verlauf der endgültigen internen Taktsignale, die über den Ausgangspuffer (nicht gezeigt) ausgegeben werden, basierend auf der vorbestimmten zeitlichen Differenz verändert werden. Außerdem kann sich der Stromverbrauch der bekannten Analog-Digital-Hybrid-DLL erhöhen, da die variablen Verzöge rungseinheiten hinter der eingerasteten variablen Verzöge rungseinheit unnötigerweise betrieben werden.

ZUSAMMENFASSUNG DER ERFINDUNG

Folglich ist es Aufgabe der vorliegenden Erfindung, eine Analog-Digital-Hybrid-DLL bereitzustellen, die die vorher erwähnten, im Stand der Technik auftretenden Probleme löst.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Analog-Digital-Hybrid-DLL bereitzustellen, die in der Lage ist, einen Betrieb in einem breiten Frequenzband zu implementieren und Jitter zu verringern.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Analog-Digital-Hybrid-DLL bereitzustellen, die unemp findlich gegenüber Störungen ist.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Analog-Digital-Hybrid-DLL bereitzustellen, die in der Lage ist, mehrfaches Einrasten beim Betrieb in einem breiten Frequenzband zu verhindern und den Stromverbrauch zu verrin gern.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Analog-Digital-Hybrid-DLL bereitzustellen, die in der Lage ist, aus einem externen Taktsignal innerhalb kurzer Zeit ein internes Taktsignal zu erzeugen.

Um die obigen Aufgaben zu erfüllen, wird eine Analog- Digital-Hybrid-DLL gemäß einer ersten Ausführungsform der vorliegenden Erfindung bereitgestellt, die beinhaltet: einen Eingangspuffer zum Puffern eines externen Taktsignals und Ausgeben eines ersten Taktsignals; eine Digitalmodussteue rung zum Vergleichen der Phasen von von einer Mehrzahl von Verzögerungsblöcken ausgegebenen Verzögerungstaktsignalen und eines ersten Taktsignals, Detektieren eines anfänglichen Einrastpunkts, Auswählen eines Verzögerungstaktsignals am detektierten Einrastpunkt und Steuern des Betriebs der Ver zögerungstakte; eine Analogmodussteuerung zum Vergleichen der Phase des durch die Digitalmodussteuerung ausgewählten Verzögerungstaktsignals und der Phase des ersten Taktsi gnals; und einen Steuerspannungsumschalter zum Liefern der von außen eingegeben ersten Steuerspannung oder der zweiten Steuerspannung an die Verzögerungsblöcke gemäß den digitalen und analogen Betriebsarten.

Um die obigen Aufgaben zu erfüllen, wird eine Analog- Digital-Hybrid-DLL gemäß einer zweiten Ausführungsform der vorliegenden Erfindung bereitgestellt, die beinhaltet: einen Eingangspuffer zum Puffern eines externen Taktsignals und Ausgeben eines ersten Taktsignals; eine Analogmodussteuerung zum Vergleichen der Phasen eines DLL-eingerasteten Verzöge rungstaktsignals und eines ersten Taktsignals und Ausgeben einer ersten Spannung; einen Nachbildungsbewegungsschalter zum Bewegen der Position einer Nachbildung; einen Steuer spannungsumschalter zum Schalten erster und zweiter Steuer spannungen gemäß den digitalen und analogen Betriebsarten; eine Verzögerungsblockgruppe, gebildet aus einer Mehrzahl von Verzögerungsblöcken, zum Variieren der Verzögerungsdauer durch die ersten und zweiten Steuerspannungen zum aufeinan derfolgenden Verzögern des ersten Taktsignals; eine Multi plexersteuerung zum Vergleichen der Phasen der Verzögerungs taktsignale von der Verzögerungsblockgruppe und des ersten Taktsignals, Ausgeben eines Einrastsignals und Ausgeben eines Steuersignals zum Steuern des Pfads der Verzögerungs taktsignale; einen Auswahlsignalgenerator zum Empfangen des Steuersignals und Ausgeben eines Auswahlsignals; und einen Multiplexer zum Ausgeben eines durch das Auswahlsignal aus gewählten Verzögerungstaktsignals an die Analogmodussteu erung und Ausgeben eines Freigabesignals zum Empfangen eines Steuersignals von der Multiplexersteuerung und Steuern der Verzögerungsblöcke.

Zusätzliche Vorteile, Aufgaben und Merkmale der Erfin dung werden aus der folgenden Beschreibung besser ersicht lich.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung wird aus der unten gegebenen ausführlichen Beschreibung und den beigefügten Zeichnungen, die nur der Darstellung dienen und die vorliegende Erfindung somit nicht beschränken, besser verständlich.

Fig. 1 ist ein Blockdiagramm, das eine bekannte Ana log-Digital-Hybrid-DLL darstellt;

Fig. 2 ist ein Blockdiagramm, das eine Analog-Digital- Hybrid-DLL gemäß der vorliegenden Erfindung darstellt;

Fig. 3 ist ein Schaltbild, das eine Ausführungsform des Steuerspannungsumschalters von Fig. 2 darstellt;

Fig. 4 ist ein detailliertes Blockdiagramm, das die Verzögerungsblockgruppe von Fig. 2 darstellt;

Fig. 5 ist ein detailliertes Schaltbild, das jeden Verzögerungsblock von Fig. 4 darstellt;

Fig. 6 ist eine Grafik, die eine Verzögerungscharakte ristik eines Nebenschlußkondensators bezüglich der Steuer spannung darstellt;

Fig. 7 ist ein Blockdiagramm, das die Position einer Nachbildung in der digitalen Betriebsart von Fig. 2 dar stellt;

Fig. 8A bis 8H sind Impulsdiagramme zum Erklären einer Verzögerung eines Eingangstaktsignals und einer Einrastope ration eines Verzögerungstaktsignals;

Fig. 9 ist ein Schaltbild, das eine Ausführungsform der Multiplexersteuerung von Fig. 2 darstellt;

Fig. 10 ist ein Schaltbild, das eine Ausführungsform des Auswahlsignalgenerators von Fig. 2 darstellt;

Fig. 11 ist ein Schaltbild, das eine Ausführungsform des Multiplexers von Fig. 2 darstellt;

Fig. 12 ist ein Blockdiagramm, das eine Bewegungsposi tion einer Nachbildung in der analogen Betriebsart von Fig. 2 darstellt;

Fig. 13 ist ein Impulsdiagramm, das die Verzögerungs dauer von einem (1) Zyklus vor der Bewegung der Nachbildung und nach der Bewegung der Nachbildung von Fig. 2 darstellt;

Fig. 14 ist ein Blockdiagramm, das die analoge Be triebsart von Fig. 2 darstellt;

Fig. 15 ist ein Blockdiagramm, das eine Analog-Digi tal-Hybrid-DLL gemäß einer ersten Ausführungsform der vor liegenden Erfindung darstellt;

Fig. 16 ist ein Blockdiagramm, das eine Analog-Digi tal-Hybrid-DLL gemäß einer zweiten Ausführungsform der vor liegenden Erfindung darstellt;

Fig. 17 ist ein Blockdiagramm, das die analoge Be triebsart gemäß einer zweiten Ausführungsform der vorliegen den Erfindung darstellt; und

Fig. 18 ist ein Blockdiagramm, das die analoge Be triebsart einer dritten Ausführungsform der vorliegenden Erfindung darstellt.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Wie in Fig. 2 gezeigt, beinhaltet die Analog-Digital- Hybrid-DLL gemäß der vorliegenden Erfindung einen Eingangs puffer 100, eine Digitalmodussteuerung 200 und eine Analog modussteuerung 300.

Der Eingangspuffer 100 puffert ein externes Taktsignal CLKext und gibt ein Eingangstaktsignal CLKin an die Digital modussteuerung 200 und die Analogmodussteuerung 300 aus. Die Digitalmodussteuerung 200 vergleicht jeweils die Phasen einer Mehrzahl von Taktsignalen D0-D8, die um mehr als einen Zyklus verzögert sind, und die des Eingangstaktsi gnals CLKin, um den anfänglichen Einrastpunkt zu bestimmen, und wählt ein auf das Eingangstaktsignal CLKin eingerastetes Verzögerungstaktsignal D mit einer Phase, die am detektier ten anfänglichen Einrastpunkt der des Eingangstaktsignals CLKin nacheilt, aus.

Die Analogmodussteuerung 300 empfängt das von der Digi talmodussteuerung 200 ausgewählte Verzögerungstaktsignal D und führt eine Feinabstimmungsoperation durch, um die Phase des Verzögerungstaktsignals D und die Phase des Eingangs taktsignals CLKin zusammenfallen zu lassen.

Die Digitalmodussteuerung 200 beinhaltet Nachbildungs bewegungsschalter 201 und 203, eine Nachbildung 202, einen Steuerspannungsumschalter 204, eine Verzögerungsblockgruppe 205, eine Multiplexersteuerung 206, einen Pulssignalgenera tor 207, einen Auswahlsignalgenerator 208 und einen Multi plexer 209.

Die Nachbildungsbewegungsschalter 201 und 203 bewegen die Position der Nachbildung gemäß der digitalen Betriebsart und der anlogen Betriebsart. In der digitalen Betriebsart wird die Nachbildung 202 nämlich in der vorderen Stufe der Verzögerungsblockgruppe 205 positioniert und in der analogen Betriebsart nach dem digitalen Einrasten wird die Nachbil dung 202 in der hinteren Stufe des Multiplexers 209 positio niert.

Der Steuerspannungsumschalter 204 gibt in der anfängli chen digitalen Betriebsart die Steuerspannung VCT mit dem vom Anfangssteuerspannungsgenerator (nicht gezeigt) ausgege benen Pegel VCC-Vtp an die Verzögerungsblockgruppe 205 aus. Der Steuerspannungsumschalter 204 gibt auch in der analogen Betriebsart, nachdem das digitale Einrasten durchgeführt ist, die von der Analogmodussteuerung 100 ausgegebene Steu erspannung VCT mit einem vorbestimmten Pegel an die Verzöge rungsblockgruppe 205 aus.

Fig. 3 zeigt eine Ausführungsform des Steuerspannungs umschalters 204.

Wie in Fig. 3 gezeigt, beinhaltet der Steuerspannungs umschalter 204 einen Inverter I1 zum Invertieren eines Ein rastsignals, einen Schalter SW1 zum Schalten eines Auswahl signals SEL oder eines Einrastsignals, einen Inverter I2 zum Invertieren einer Ausgabe des Schalters SW1, ein Durchlaß gatter TG10 zum elektrischen Verbinden der Eingangsleitungen 11 und 12 mit den Spannungen VBN und VCE gemäß einer Ausgabe des Inverters I1 sowie Durchlaßgatter TG11 und TG12 zum Ausgeben der Spannungen VBN und VCE an die Ausgabeleitung 13 gemäß einer Ausgabe des Inverters I2. Der Schalter SW1 ist basierend auf einer Metalloption implementiert.

Wie in Fig. 4 gezeigt, beinhaltet die Verzögerungs blockgruppe 205 eine Mehrzahl von Verzögerungsblöcken 50-58 und stellt einen Block dar, der das Eingangstaktsignal CLKin aufeinanderfolgend gemäß der Steuerspannung VCT verzögert und eine Mehrzahl von Verzögerungstaktsignalen D0-D8 aus gibt. Die Verzögerungsblöcke 50-51 werden immer durch das DLL-Freigabesignal LEN betrieben und die Verzögerungsblöcke 52-58 werden gemäß einem Verzögerungsblockfreigabesignal YEN in den eingeschalteten/ausgeschalteten Modus versetzt.

Fig. 5 zeigt die genaue Schaltung jedes der Verzöge rungsblöcke 50-58.

Die Schalter SW2 und SW3 variieren die Anzahl der In verter und können durch den Metalloptionsprozeß zum Steuern der Variation basierend auf den Prozeßvariablen implemen tiert werden. Zusätzlich sind ein NMOS-Transistor und ein Kondensator (FET) in Reihe zwischen die Eingangs/Ausgangs kontakte der Inverter und Masse geschaltet.

Da der Einschaltzustand des NMOS-Transistors durch den Pegel der Steuerspannung VCT gesteuert wird, die Beladung des Kondensators durch den Einschaltzustand des NMOS- Transistors variiert wird und die Dauer der Verzögerung jedes Inverters durch die Beladung des Kondensators gesteu ert wird, kann deshalb die Dauer der Verzögerung jedes In verters durch die Steuerspannung VCT gesteuert werden. Zum Stabilisieren des Anfangsbetriebs ist zusätzlich ein PMOS- Einstelltransistor zwischen die Versorgungsspannung VCC und jeden der Ausgangsanschlüsse ungeradzahliger Inverter ge schaltet.

Die Multiplexersteuerung 206 vergleicht das Eingangs taktsignal CLKin und die von der Verzögerungsblockgruppe 205 ausgegebenen Verzögerungstaktsignale D0-D8, um einen Ein rastpunkt zu detektieren und stellt einen Block dar, der Steuersignale CS0-CS7 zum Auswählen eines am detektierten Einrastpunkt auf das Eingangstaktsignal CLKin eingerasteten Verzögerungstaktsignals D ausgibt. Fig. 9 ist ein Schalt bild, das eine bevorzugte Ausführungsform der Multiplexer steuerung 206 darstellt.

Wie in Fig. 9 gezeigt, tastet ein Einrastpunktdetektor 60 bei der steigenden Flanke des Eingangstaktsignals CLKin eine Mehrzahl von Verzögerungstaktsignalen D0-D8 ab, ver knüpft die abgetasteten Werte logisch und gibt Einrastfrei gabesignale LE0-LE7 aus. In der Ausführungsform der vorlie genden Erfindung beinhaltet der Einrastpunktdetektor 60 eine Mehrzahl von Master-Slave-Flipflops FF0-FF8 und eine Mehr zahl von NAND-Gattern ND0-ND7. Die NAND-Gatter ND0-ND7 NAND verknüpfen aufeinanderfolgend den nichtinvertierten Ausgang Q und den invertierten Ausgang /Q jedes der Flipflops FF0-FF8 und geben Einrastfreigabesignale LE0-LE7 mit Low-Pegel aus, wenn der Einrastpunkt detektiert ist.

Die Latcheinheit 61 latcht den anfänglichen Einrast punkt, um die Änderung des Eingangstaktsignals CLKin basie ren auf der internen Spannung, Temperatur, usw. zu verhin dern und spielt die Rolle, daß das ausgewählte Verzögerungs taktsignal D nicht geändert wird, auch wenn der Einrastpunkt geändert wird. Die Latcheinheit 61 beinhaltet ein NAND- Gatter 120 zum NAND-Verknüpfen der Einrastfreigabesignale LE0-LE3 von den NAND-Gattern ND0-ND3, ein NAND-Gatter 121 zum NAND-Verknüpfen der Einrastfreigabesignale LE4-LE7 aus den NAND-Gattern ND4-ND7, ein NOR-Gatter 122 zum NOR-Ver knüpfen der Ausgaben der NAND-Gatter 120 und 121, ein SR- Latch 123, das NAND-Gatter ND8 und ND9 beinhaltet, zum Lat chen der Ausgabe des NOR-Gatters 122 gemäß dem durch den Inverter I10 invertierten Rücksetzsignal RST und einen In verter I24 zum Invertieren der Ausgabe des SR-Latch 123 und Ausgeben eines Einrastsignals.

Die Steuersignalausgabeeinheit 62 ist ein Block, der Steuersignale CS0-CS7 zum Auswählen des eingerasteten Verzö gerungstaktsignals D gemäß den vom Einrastpunktdetektor 60 ausgegebenen Einrastfreigabesignalen LE0-LE7 ausgibt. Die Steuersignalausgabeeinheit 62 beinhaltet Inverter I12-I15 zum aufeinanderfolgenden Verzögern der Ausgabe des SR-Latch 123 und Erzeugen eines Pulssignals, eine Mehrzahl von Flip flops FF9-FF16 zum Invertieren der Einrastfreigabesignale LE0-LE7 aus dem Einrastpunktdetektor 60 gemäß einem Puls signal vom Inverter I15, sowie eine Mehrzahl von Invertern I20-I27 zum Invertieren der Ausgaben der Flipflops FF9-FF16 und Ausgeben von Steuersignalen CS0-CS7 mit Gleichstrompe gel.

Außerdem empfängt der Pulssignalgenerator 207 die Steu ersignale CS1-CS7 mit Gleichstrompegel von der Multiplexer steuerung 206 und erzeugt Impulssignale PS1-PS7 mit jeweils vorbestimmter Breite.

Der Auswahlsignalgenerator 208 ist ein Block, der Steu ersignale CS0-CS6 und Pulssignale PS1-PS7 von der Multiple xersteuerung 206 und vom Pulssignalgenerator 207 empfängt und Auswahlsignale SEL0-SEL7 zum Auswählen des eingerasteten Verzögerungstaktsignals D ausgibt. Wie in Fig. 10 gezeigt, beinhaltet der Auswahlsignalgenerator 208 eine Logikoperati onseinheit 70 zum aufeinanderfolgenden Bearbeiten der Steu ersignale CS0-CS6 und Erzeugen von Ausgangssignalen LOW1-LOW7 sowie einen Auswahlsignalgenerator 71 zum Empfangen der Ausgangssignale LOW1-LOW7 und von Pulssignalen PS1-PS7 je weils aus der Logikoperationseinheit 70 und dem Pulssignal generator 207 und Erzeugen der Auswahlsignale SEL0 bis SEL7. Die Logikoperationseinheit 70 ist eine AND-Gatteranord nung, in der ein NAND-Gatter und ein Inverter die Funktion eines AND-Gatters ausführen. Der erste Inverter der ersten Stufe kann gegen ein NAND-Gatter mit einem Eingangsanschluß, der die Versorgungsspannung VDD aufnimmt, und einem anderen Eingangsanschluß, der ein Steuersignal CS0 aufnimmt, ausge tauscht werden. Die AND-Gatteranordnung besteht aus sieben Stufen und das Ausgangssignal LOW jeder Stufe wird zu einer Eingabe der nächsten Stufe.

Der Auswahlsignalgenerator 71 beinhaltet erste bis siebte Auswahlsignalgeneratoren 132-139 zum jeweiligen Aus geben von Auswahlsignalen SEL0-SEL7. Der erste Auswahlsi gnalgenerator 132 beinhaltet Inverter I30 und I31 zum auf einanderfolgenden Invertieren des Steuersignals CS0 und ein Flipflop FF20 zum Ausgeben der Ausgabe des Inverters I17. Die zweiten bis siebten Auswahlsignalgeneratoren 133-139 beinhalten jeweils ein SR-Latch 125 mit NAND-Gattern ND10 und ND11, sowie Inverter I32-I34 zum aufeinanderfolgenden Invertieren der Ausgabe des SR-Latch 125 und ein Flipflop FF21 zum Ausgeben einer nichtinvertierten Ausgabe des Inver ters I34.

Der Multiplexer 209 ist ein Block, der aus den Verzöge rungstaktsignalen D0-D8 ein auf das Eingangstaktsignal CLKin eingerastetes Verzögerungstaktsignal D auswählt und an die Nachbildung 203 ausgibt. Der Multiplexer 209 bearbeitet auch die Steuersignale CS0-CS6 von der Multiplexersteuerung 206 logisch und gibt Blockfreigabesignale YEN0-YEN6 zum Aus schalten des Verzögerungsblocks hinter dem eingerasteten Verzögerungsblock aus.

Fig. 11 zeigt eine bevorzugte Ausführungsform des Multiplexers 209.

Wie in Fig. 11 gezeigt, beinhaltet der Multiplexer 209 einen Multiplexer 80 zum Ausgeben eines Verzögerungstaktsi gnals D gemäß den Auswahlsignalen SEL0-SEL7 aus dem Auswahl signalgenerator 208 und eine Verzögerungsblockgruppensteue rung 81 zum logischen Bearbeiten der Steuersignale CS0-CS6 aus der Multiplexersteuerung 206 und Erzeugen der Verzöge rungsblockfreigabesignale YEN0-YEN6.

Der Multiplexer 80 beinhaltet Durchlaßgatter TG1-TG8 mit einem gemeinsamen Ausgangsanschluß zum Durchlassen eines der Verzögerungstaktsignale D1-D8 gemäß den Auswahlsignalen SEL0-SEL7 und einen parallel zum gemeinsamen Ausgangsan schluß geschalteten NMOS-Transistor. Zusätzlich ist die Verzögerungsblockgruppensteuerung 81 eine AND-Gatteranord nung, die aus 7 Stufen gebildet ist, und das von jeder Stufe ausgegebene Freigabesignal YEN wird in einen Eingang der nächsten Stufe eingegeben. In der ersten Stufe werden das Steuersignal CS0, die Peri-Spannung VPERI und das DLL- Freigabesignal LEN logisch berechnet (verknüpft) und in den zweiten bis sechsten Stufen werden die Ausgabe der vorheri gen Stufe und das DLL-Freigabesignal LEN und jedes der Steu ersignale CS1 bis CS6 logisch verknüpft.

Der Rücksetzsignalgenerator 210 beinhaltet drei Teiler und eine Verzögerungseinheit zum Empfangen eines Eingangs taktsignals CLKin und Erzeugen eines Rücksetzsignals REST. Die drei Teiler werden bei der steigenden Flanke des Ein gangstaktsignals CLKin gemäß einem DLL-Freigabesignal LEN getriggert.

Wie in Fig. 2 gezeigt, beinhaltet die Analogmodus steuerung einen Teiler 301 zum Teilen des Eingangstaktsi gnals CLKin, eine Verzögerungseinheit 302 zum Erzeugen eines Freigabesignals EN1 durch Verzögern der Ausgabe des Teilers 301 und Erzeugen eines Freigabesignals EN2, wenn ein Ein rastsignal, das den Abschluß des digitalen Modus angibt, eingeschaltet ist, einen Phasendetektor 303, der durch das von der Verzögerungseinheit 302 ausgegebene Freigabesignal EN2 betrieben wird, zum Detektieren der Phasenunterschiede des Eingangstaktsignals CLKin und eines durch die Digitalmo dussteuerung 200 ausgewählten Verzögerungstaktsignals D und Ausgeben von Pulssignalen UP und DN, eine durch das Freiga besignal EN1 betriebene Ladungspumpe 304 zum Ausgeben der Spannung mit dem Pegel VCC-vtp in der digitalen Betriebsart und Ausgeben der Spannung mit dem Pegel Vtn^~VCC gemäß den vom Phasendetektor 303 in der analogen Betriebsart ausgege benen Pulssignalen UP und DN, und einen differentiellen Verstärker 305 zum Ausgeben der Steuerspannung VCT an die Digitalmodussteuerung 200 gemäß einer Ausgangsspannung der Ladungspumpe 304. In der digitalen Betriebsart bleiben die Pulssignale hier auf High-Pegel und die Verstärkung des differentiellen Verstärkers 305 ist 1.

Die Arbeitsweise der Analog-Digital-Hybrid-DLL gemäß der vorliegenden Erfindung wird mit Bezug auf die beigefüg ten Zeichnungen erklärt.

Der Eingangspuffer 100 puffert das in Fig. 8A gezeigte externe Taktsignal CLKext und gibt das in Fig. 8B gezeigte Eingangstaktsignal CLKin jeweils an die Digitalmodussteue rung 200 und die Analogmodussteuerung 300 aus.

1) Digitale Betriebsart

Wird das DLL-Freigabesignal LEN aktiviert, wird durch die Schaltoperation der Nachbildungsbewegungsschalter 201- 203, wie in Fig. 2 gezeigt, ein Übertragungspfad des Ein gangstaktsignals CLKin durch die Nachbildung 202, wie in Fig. 7 gezeigt, gebildet. Die Schaltoperation kann vom Einrastsignal durchgeführt werden. Als Ergebnis davon wird das Eingangstaktsignal CLKin durch die Nachbildung 202 um eine vorbestimmte Zeit verzögert und das durch die Nachbil dung 202 verzögerte Taktsignal CLKin' wird, wie in Fig. 3 gezeigt, jeweils in eine Mehrzahl von Verzögerungsblöcken 50-58 der Verzögerungsblockgruppe 205 eingegeben.

Der Steuerspannungsumschalter 204 empfängt eine An fangsspannung VCE mit dem Pegel VCC-Vtp (Vtp repräsentiert die Schwellenspannung des PMOS-Transistors) vom Anfangssteu erspannungsgenerator 40 und gibt eine Steuerspannung zum Steuern der Verzögerungsverhältnisse der Verzögerungsblöcke 50-58 aus.

Da nämlich, wie in Fig. 3 gezeigt, das Einrastsignal auf High-Pegel bleibt, bevor das digitale Einrasten durchge führt ist, werden die Durchlaßgatter TG10 und TG12 durch die durch die Inverter I1 und I2 invertierten Einrastsignale mit Low-Pegel eingeschaltet, so daß die Eingangsleitungen 11 und 12 jeweils elektrisch mit der Ausgangsleitung 13 verbunden werden. Da der anfängliche Ausgangspegel der Ladungspumpe 304 in der digitalen Betriebsart in diesem Fall VCC-Vtp ist und die Verstärkung des differentiellen Verstärkers 1 ist, wird in diesem Fall die Spannung VBN mit dem Pegel VCC-Vtp über den differentiellen Verstärker 305 ausgegeben. Als Ergebnis davon bleiben die Anfangsspannung VCE und die Span nung VBN auf dem identischen elektrischen Potential mit dem Pegel VCC-Vtp, so daß die Steuerspannung VCT mit dem Pegel VCC-Vtp über die Ausgangsleitung 13 ausgegeben wird.

Deshalb verzögert die Verzögerungsblockgruppe 205 auf einanderfolgend das Taktsignal CLKin' gemäß der Steuerspan nung VCT vom Steuerspannungsumschalter 204 und gibt die Verzögerungstaktsignale D0-D8, wie in Fig. 8D-8G gezeigt, aus. Zu diesem Zeitpunkt sind die Verzögerungsblöcke 50 und 51, wie in Fig. 4 gezeigt, immer durch das DLL-Freigabe signal LEN eingeschaltet und die Verzögerungsblöcke 52-58 werden durch das Verzögerungsblockfreigabesignal YEN mit High-Pegel im eingeschalteten Modus betrieben.

Wie in Fig. 5 gezeigt, stellen die Verzögerungsblöcke 50-58 jeweils durch den PMOS-Transistor einen Anfangswert ein und werden durch das DLL-Freigabesignal LEN und das Verzögerungsblockfreigabesignal YEN im eingeschalteten Modus betrieben. Deshalb wird das über den Eingangsanschluß IN eingegebene Taktsignal CLKin' aufeinanderfolgend durch die Inverter verzögert und über den Ausgangsanschluß OUT ausge geben. Die Dauer der Verzögerung jedes Inverters wird durch die Beladung des Nebenschlußkondensators FET gemäß der Steu erspannung VCT bestimmt. Zu diesem Zeitpunkt wird aufgrund der Verzögerungscharakteristik des Nebenschlußkondensators FET die Anfangssteuerspannung VCT mit dem Pegel VCC-Vtp an jeden der Verzögerungsblöcke 50-58 angelegt.

Fig. 6 zeigt die Verzögerungskennlinie des Neben schlußkondensators FET basierend auf der Steuerspannung VCT. Falls der Pegel der in den NMOS-Transistor eingegebenen Steuerspannung VCT 0^~tn ist (Vtn repräsentiert die Schwel lenspannung des NMOS-Transistors, Punkt "a"), ist es unmög lich, den Anstieg der Verzögerung des eingerasteten Verzöge rungstaktsignals D infolge des Temperaturanstiegs der Verzö gerungsblöcke 50-58 in der analogen Betriebsart, nachdem das digitale Einrasten durchgeführt ist, zu verhindern. Falls zusätzlich die Versorgungsspannung VCC in der analogen Be triebsart rasch verändert wird (zum Beispiel von 2,7 V nach 2,3 V), ist es unmöglich, die rasche Abnahme der Versor gungsspannung VCC richtig zu bewältigen.

Falls außerdem der Pegel der Steuerspannung VCT gleich VCC ist (Punkt "c"), ist es unmöglich, den Anstieg von VCC richtig zu bewältigen. Angenommen, daß zum Beispiel die digitale Einrastoperation durch VCC von 2,3 V durchgeführt wird und die analoge Operation durch VCC von 2,7 V durchge führt wird, tritt ein großer Jitter auf, da kein Spielraum zum Erhöhen der Dauer der Verzögerung vorhanden ist. Um die oben beschriebenen Probleme zu lösen, wird deshalb die An fangssteuerspannung VCE mit dem Pegel VCC-Vtp als die Steu erspannung VCT der Verzögerungsblöcke 50-58 angelegt.

Die Verzögerungsverhältnisse der Verzögerungstaktsigna le D0-D8, die durch die Verzögerungsblockgruppe 205 im An fangsstadium erzeugt werden, stimmen jedoch möglicherweise infolge der Wellenformverzerrung nicht überein und der Ver zögerungsverhältnisunterschied kann ein anormales Einrasten der Multiplexersteuerung 206 verursachen. Um das stabile Verzögerungsverhältnis zu erhalten, werden deshalb die Ver zögerungssignale D0-D8 nachdem das DLL-Freigabesignal LEN aktiviert wird, 8 Blindzyklen lang an den Multiplexer 206 geliefert, und die Multiplexersteuerung 206 wird dann nach den 8 Blindzyklen durch den Rücksetzsignalgenerator 201 betätigt. Die 1-Periode des Rücksetzsignals RST entspricht hier 8 Zyklen der Eingangstaktsignals CLKin und jeder Teiler wird bei der steigenden Flanke des Eingangstaktsignals CLKin getriggert.

Die Multiplexersteuerung 206 vergleicht die Phasen der Verzögerungssignale D0-D8 aus der Verzögerungsblockgruppe 205 und die Phase des Eingangstaktsignals CLKin und bestimmt einen Einrastpunkt. Für den Fall, daß eine Mehrzahl von Einrastpunkten bestimmt werden, gibt die Multiplexersteue rung 206 Steuersignale CS0-CS7 zum Auswählen des Verzöge rungstaktsignals D, das am anfänglichen Einrastpunkt eine vorbestimmte Phasenverzögerung gegenüber dem Eingangstaktsi gnal CLKin aufweist (oder phasengleich zum Eingangstaktsi gnal CLKin ist), aus.

Wie in Fig. 9 gezeigt, werden die Ausgänge der Flip flops FF0-FF8 der Multiplexersteuerung 206 im Anfangszustand zum Durchführen einer Initialisierungsoperation durch das Rücksetzsignal RST auf Low-Pegel gesetzt und das Rücksetzsi gnal RST wird nach 8 Blindzyklen abgeschaltet. Wird das Rücksetzsignal RST abgeschaltet, tasten die Flipflops FF0- FF8 des Einrastpunktdetektors 60 die Verzögerungstaktsignale D0-D8 an der steigenden Flanke des Eingangstaktsignals CLKin ab, und die NAND-Gatter ND0-ND7 vergleichen aufeinanderfol gend den nichtinvertierenden Ausgang Q und den invertieren den Ausgang /Q der Flipflops FF0-FF8 und bestimmen den Ein rastpunkt. Zu diesem Zeitpunkt ist der Einrastpunkt ein Zeitpunkt, zu dem die Phase des Verzögerungstaktsignals gegenüber der Phase des Eingangstaktsignals CLKin voreilt und die Phase des nächsten (benachbarten) Verzögerungstakt signals gegenüber der des Eingangstaktsignals CLKin nach eilt. Falls genug Spielraum für logische Verschiebung zwi schen dem Eingangstaktsignal CLKin und dem Verzögerungstakt signal D (im eingerasteten Zustand) vorhanden ist, bleiben die von den NAND-Gattern ND0-ND7 ausgegebenen Einrastfreiga besignale LE0-LE7 bei jedem Takt auf Low-Pegel.

Zur Vereinfachung der Beschreibung werden die Verzöge rungstaktsignale D1 und D2, wie in Fig. 8E und 8F gezeigt, erklärt.

Wie in Fig. 8A-8H gezeigt, eilt die Phase des Verzöge rungstaktsignals D1 gegenüber der des Eingangstaktsignals CLKin vor und die Phase des Verzögerungstaktsignals D2 eilt der des Eingangstaktsignals CLKin nach. Deshalb werden die Ausgaben Q und /Q des Flipflop FF1 an der steigenden Flanke des Eingangstaktsignals CLKin jeweils zu High-Pegel und Low- Pegel. Auch die Ausgaben Q und /Q des Flipflop FF2 werden an der steigenden Flanke des Eingangstaktsignals CLKin jeweils zu High-Pegel und Low-Pegel. Deshalb gibt das NAND-Gatter ND1, wie in Fig. 8H gezeigt, ein Einrastfreigabesignal LE1 mit Low-Pegel aus und die übrigen NAND-Gatter ND0 und ND2-ND7 geben ein Einrastfreigabesignal (LE0, LE2-LE7) mit High- Pegel aus.

Falls jedoch die Phasen des Eingangstaktsignals CLKin und des Verzögerungstaktsignals D beinahe gleich sind, wer den die pulsförmigen Einrastfreigabesignale LE0-LE7 mit Low- Pegel ausgegeben und somit wird möglicherweise eine Mehrzahl von Einrastpunkten erzeugt. Um die oben beschriebenen Pro bleme zu lösen, detektiert die vorliegende Erfindung den anfänglichen Einrastpunkt und latcht den detektierten an fänglichen Einrastpunkt. Deshalb wird der Einrastpunkt des gewählten (eingerasteten) Verzögerungstaktsignals D, auch wenn der Einrastpunkt variiert wird, so gesteuert, daß er nicht verändert wird. Die Latcheinheit 61 latcht nämlich das vom NAND-Gatter ND1 ausgegebene Einrastfreigabesignal LE1 mit Low-Pegel gemäß dem invertierten Rücksetzsignal RST und gibt das Einrastsignal mit Low-Pegel aus.

Zusätzlich invertieren die Inverter I12-I15 der Steuer signalausgabeeinheit 62 die Ausgabe des SR-Latch 123 und geben ein kurzes Pulssignal mit High-Pegel aus und die Flipflops FF9-FF16 invertieren die Einrastfreigabesignale LE0-LE7 aus dem Einrastpunktdetektor 60 gemäß einem kurzen Pulssignal mit High-Pegel und die invertierten Ausgaben /Q der Flipflops FF9-FF16 werden durch die Inverter I20-I27 invertiert. Deshalb nimmt das Gleichstromsteuersignal CS1 einen Low-Pegel ein und die Gleichstromsteuersignale CS0 und CS2-CS7 nehmen High-Pegel ein.

Der Pulsgenerator 207 empfängt Gleichstromsteuersignale CS1-CS7 von der Multiplexersteuerung 206 und gibt ein Puls signal PS1 mit Low-Pegel und Pulssignale PS2-PS7 jeweils mit High-Pegel aus. Der Auswahlsignalgenerator 208 empfängt Steuersignale CS0-CS6 und Pulssignale PS1-PS7 von der Multi plexersteuerung 206 und dem Pulsgenerator 207 und gibt Aus wahlsignale SEL0-SEL7 zum Auswählen des eingerasteten Verzö gerungstaktsignals D2 aus.

Wie in Fig. 10 gezeigt, verknüpft die Logikoperations einheit 70 aufeinanderfolgend das Steuersignal CS1 mit Low- Pegel und die Steuersignale CS0 und CS2-CS6 mit High-Pegel und gibt ein Signal LOW1 mit High-Pegel und die Signale LOW2-LOW7 mit Low-Pegel aus. Der Auswahlsignalgenerator 71 empfängt ein Ausgangssignal LOW1 mit High-Pegel und die Aus gangssignale LOW2-LOW7 mit Low-Pegel von der Logikoperati onseinheit 70 und empfängt ein Pulssignal PS1 mit Low-Pegel und Pulssignale PS2-PS7 mit High-Pegel vom Pulssignalgenera tor 207 und gibt ein Auswahlsignal SEL1 mit Low-Pegel und die Auswahlsignale SEL0 und SEL2-SEL7 mit High-Pegel aus.

Das Flipflop FF20 des ersten Auswahlsignalgenerators 132 empfängt nämlich über die Inverter I30 und 131 ein Steu ersignal CS0 mit High-Pegel und gibt ein Auswahlsignal SEL0 mit High-Pegel aus, und das SR-Latch 125 des zweiten Aus wahlsignalgenerators 133 gibt gemäß einem Pulssignal PS1 mit Low-Pegel ein Signal mit High-Pegel aus. Das Flipflop FF21 empfängt somit über die Inverter I32-I34 eine Ausgabe des SR-Latch 125 und gibt ein Auswahlsignal SEL1 mit Low-Pegel aus. Auf dieselbe Weise gibt das SR-Latch 125 der dritten bis achten Auswahlsignalgeneratoren 134-139 gemäß den Puls signalen PS2-PS7 mit High-Pegel und den Ausgangssignalen LOW2-LOW7 mit Low-Pegel ein Signal mit Low-Pegel aus. Des halb empfängt das Flipflop FF21 über die Inverter I18-I20 eine Ausgabe des SR-Latch 125 und gibt Auswahlsignale SEL1- SEL7 mit High-Pegel aus.

Deshalb gibt der Multiplexer 209 gemäß den vom Auswahl signalgenerator 208 ausgegebenen Auswahlsignalen SEL0-SEL7 ein eingerastetes Verzögerungstaktsignal D2 aus den Verzöge rungstaktsignalen D0-D8 aus. Der Multiplexer 209 berechnet außerdem aufeinanderfolgend die Steuersignale CS0-CS6 und gibt Verzögerungsblockfreigabesignale YEN0-YEN6 zum Abschal ten der Verzögerungsblöcke 53-58 hinter dem Verzögerungs block 52 an die Verzögerungsblockgruppe 205 aus.

Wie in Fig. 11 gezeigt, wird das Durchlaßgatter TG2 durch das Auswahlsignal SEL1 mit Low-Pegel und die Auswahl signale SEL0 und SEL2-SEL7 mit High-Pegel, die vom Auswahl signalgenerator 208 ausgegeben werden, eingeschaltet. Die übrigen Durchlaßgatter TG1 und TG3-TG8 werden alle ausge schaltet. Deshalb wird das auf das Eingangstaktsignal CLKin eingerastete Verzögerungstaktsignal D2 über das eingeschal tete Durchlaßgatter TG2 an den Ausgangsanschluß ausgegeben. Zusätzlich gibt die Verzögerungsblockgruppensteuerung 81 das Verzögerungsblockfreigabesignal YEN0 mit High-Pegel und die Verzögerungsblockfreigabesignale YEN1-YEN6 gemäß dem Steuer signal CS1 mit Low-Pegel, den Steuersignalen CS0 und CS2-CS7 mit High-Pegel und der Peri-Spannung VPERI mit High-Pegel an die Verzögerungsblöcke 50-58 aus.

Deshalb werden die Verzögerungsblöcke 50-52 durch das Verzögerungsblockfreigabesignal YEN0 mit High-Pegel im ein geschalteten Modus betrieben und die Verzögerungsblöcke 53-58 werden im ausgeschalteten Modus betrieben, da die Ausgabe des NAND-Gatters durch die Verzögerungsblockfreigabesignale YEN1-YEN6 mit Low-Pegel auf einen High-Pegel fixiert wird. Als Ergebnis davon wird die Stromaufnahme infolge der Verzö gerungsblöcke 53-58 verringert.

Wie oben beschrieben, vergleicht die Digitalmodussteue rung 200 in der digitalen Betriebsart die Phasen der Taktsi gnale D0-D8, die um mehr als 1 Zyklus verzögert sind, und das Eingangstaktsignal CLKin, um dadurch einen Einrastpunkt zu detektieren, und gibt ein auf das Eingangstaktsignal CLKin eingerastetes Verzögerungstaktsignal D2 mit einer Phase, die gegenüber dem Eingangstaktsignal CLKin am detek tierten Einrastpunkt nacheilt, aus.

2. Betrieb nach dem digitalen Einrasten

Ist der Betrieb im digitalen Modus abgeschlossen, wird, wie in Fig. 2 gezeigt, die Verbindung zwischen der Nachbil dung 202 und dem Nachbildungsbewegungsschalter 203 getrennt und das vom Eingangspuffer 100 ausgegebene Eingangstaktsi gnal CLKin wird über den Nachbildungsbewegungsschalter 203 in die Verzögerungsblöcke 50-58 der Verzögerungsgruppe 205 eingegeben. Die Multiplexersteuerung 206 vergleicht aufein anderfolgend die Phase des Eingangstaktsignals CLKin und jede Phase der Verzögerungstaktsignale D0-D8 aus der Verzö gerungsblockgruppe 205. In diesem Fall wird das Eingangs taktsignal CLKin direkt und nicht über die Nachbildung 202 in die Verzögerungsblockgruppe 205 eingegeben. Somit wird für den Fall, daß die Nachbildung zu jedem der Verzögerungs blöcke 50-58 hinzugefügt wird, um die Verzögerung der Nach bildung in Betracht zu ziehen, die Layoutfläche erhöht und bedeutend Strom verbraucht.

Deshalb wird nach dem digitalen Einrasten die Position der Nachbildung 202 hinter den Multiplexer 209 bewegt, um ein Taktsignal mit einer gewünschten Dauer der negativen Verzögerung durch die Nachbildung 202 zu erhalten. Das be deutet, daß die Nachbildung 202, wie in Fig. 12 gezeigt, in der hinteren Stufe des Multiplexers 209 positioniert wird, wenn die digitale Betriebsart beendet ist. Deshalb wird das Verzögerungstaktsignal D2 aus dem Multiplexer 209 durch die Nachbildung 202 verzögert und in den Phasendetektor 303 der Analogmodussteuerung 300 eingegeben.

Beim Vergleich der Verzögerungsdauer um einen Zyklus vor der Bewegung der Nachbildung 202 und nach der Bewegung der Nachbildung 202, wie in Fig. 11 gezeigt, ist die Verzö gerungsdauer um 1 Zyklus in diesem Fall identisch zu tReplica + tDelay = tDelay + tReplica. Als Ergebnis der Simulation steuert der Analogbetrieb, obwohl eine gewisse Dauer der Verzögerung infolge der anzuschließenden Beladungsdifferenz hinzugefügt wird, die Verzögerungsdauer durch die Steuer spannung, um die Phase des Verzögerungstaktsignals D2' mit dem Eingangstaktsignal CLKin zusammenfallen zu lassen, so daß die Charakteristik nicht berührt wird.

3. Die analoge Betriebsart

Die Analogmodussteuerung 300 führt eine Feinabstim mungsoperation durch, um die Phase des durch die Digitalmo dussteuerung 200 verzögerten Verzögerungstaktsignals D2 mit der Phase des Eingangstaktsignals CLKin zusammenfallen zu lassen.

Falls von der Multiplexersteuerung 206 nach dem digita len Einrasten, wie in Fig. 3 gezeigt, ein Einrastsignal mit Low-Pegel ausgegeben wird, werden die Durchlaßgatter TG10 und TG12 des Steuerspannungsumschalters 204 abgeschaltet und das Durchlaßgatter TG11 wird eingeschaltet, so daß die Ein gangsleitung 11 und die Ausgangsleitung 13 elektrisch ver bunden werden. Deshalb wird die Ausgangsspannung VBN des differentiellen Verstärkers 305, wie in Fig. 14 gezeigt, jeweils als Steuerspannung VCT in die Verzögerungsblöcke 50- 58 eingegeben. Nachdem das Einrastsignal eingegeben wird, gibt die Verzögerungseinheit 302 nach 2 Zyklen ein Freigabe signal EN2 aus, um dadurch den Phasendetektor 303 zu betrei ben. Der Phasendetektor 303 detektiert die Phasendifferenz zwischen dem Eingangstaktsignal CLKin und dem durch die Nachbildung 202 gelaufenen Verzögerungstaktsignal D2'. Falls die Phase des Verzögerungstaktsignals D2' gegenüber der des Eingangssignals CLKin voreilt, wird die Breite des Puls signals DN als Ergebnis der Detektion größer als die Breite des Pulssignals UP. Andernfalls wird die Breite des Puls signals UP größer als die Breite des Pulssignals DN.

Da die Phase des Verzögerungstaktsignals D2' gegenüber der des Eingangstaktsignals CLKin, wie in Fig. 14 gezeigt, verzögert ist, erzeugt der Phasendetektor 303 im Anfangssta dium des Analogmodus das Pulssignal UP mit einer Breite, die größer als die des Pulssignals DN ist, um dadurch die Trei befähigkeit der Ladungspumpe 304 zu schwächen. Deshalb wer den die Ausgangsspannungen VBN und Vtn bis VCC aus dem dif ferentiellen Verstärker 305 vermindert. Als Ergebnis davon wird der NMOS-Transistor jedes der Verzögerungsblöcke 50-52 durch die verminderte Steuerspannung VCT schwach eingeschal tet, so daß die Beladung des Kondensators FET vermindert und die Verzögerungsdauer des Inverters vermindert wird.

Da die oben beschriebenen Schritte wiederholt durchge führt werden, werden die Breiten der Pulssignale UP und DN aus dem Phasendetektor 303 identisch, wenn die Phasen des Eingangstaktsignals CLKin und des Verzögerungstaktsignals D2 zusammenfallen, so daß die Ausgabe der Ladungspumpe 32 sta bil wird. Dieser Zustand ist ein endgültiger Einrastzustand der Analogmodussteuerung 300. Zu diesem Zeitpunkt wird das Verzögerungstaktsignal D2 vom Multiplexer 209 als das end gültige interne Taktsignal CLKint an den Ausgangspuffer (nicht gezeigt) ausgegeben.

Falls eine Phasenübereinstimmung durch eine genaue Variation der Verzögerungsdauer infolge der Variation der Betriebsspannung, Störungen von außen und eines Temperatur anstiegs zerstört wird, überwacht der Phasendetektor 303 eine derartige Variation und gibt die Pulssignale UP und DN zum Steuern der Ausgangsspannung VBN des differentiellen Verstärkers 305 aus. Als Ergebnis davon wird die Verzöge rungsdauer der Verzögerungsblöcke 50-52 durch die Ausgangs spannung VBN, die die Steuerspannung VCT ist, variiert, um dadurch eine Phasenübereinstimmung herzustellen.

Wie in Fig. 14 gezeigt, wird die Ausgangsspannung VBN = Vtn^~VCC des differentiellen Verstärkers 305 in der ana logen Betriebsart in den eingerasteten Verzögerungsblock 52 und die Verzögerungsblöcke 50 und 51 eingegeben. Für den Fall, daß die Verzögerungsblöcke 50-52 alle im Analogmodus betrieben werden, werden die Auswirkungen von Störungen usw. vergrößert, da die Verzögerungsdauer der Verzögerungsblöcke 50-52 erhöht wird.

Fig. 15 zeigt eine erste Ausführungsform der vorlie genden Erfindung. Wie darin gezeigt, werden in der analogen Betriebsart die Steuerspannungen VCC-Vtp in der digitalen Betriebsart in die Verzögerungsblöcke 50 und 51 eingegeben, und die Ausgangsspannung VBN = Vtn^~VCC des differentiellen Verstärkers 305 wird an den Verzögerungsblock 52 angelegt, um dadurch die Auswirkungen von Störungen zu vermindern. Zu diesem Zeitpunkt schaltet der Schalter SW1 im Steuerspan nungsumschalter 204, wie in Fig. 3 gezeigt, das Auswahlsi gnal SEL statt des Einrastsignals. Deshalb wird in der digi talen Betriebsart die Steuerspannung VCT mit dem Pegel VCC- Vtp basierend auf dem Einrastsignal mit High-Pegel an die Verzögerungsblöcke 50-58 angelegt. Falls der Verzögerungs block 52 eingerastet ist, wird die Steuerspannung VCT mit dem Pegel VCC-Vtp durch die Auswahlsignale SEL0 und SEL1 mit Low- und High-Pegel in die Verzögerungsblöcke 50 und 51 eingegeben und die Ausgangsspannung VBN des differentiellen Verstärkers 305 wird als eine Steuerspannung VCT an den Verzögerungsblock 52 angelegt.

Als Ergebnis davon nimmt die Steuerspannung VCT der Verzögerungsblöcke 50 und 51 in der digitalen und analogen Betriebsart den Pegel VCC-Vtp ein und die Steuerspannung VCT des Verzögerungsblocks 52 nimmt in der digitalen Betriebsart den Pegel VCC-Vtp ein und dieselbe wird in der analogen Betriebsart zu Vtn^~VCC.

Fig. 16 zeigt eine zweite Ausführungsform der vorlie genden Erfindung. In dieser Ausführungsform ist vor dem Verzögerungsblock 50 zusätzlich ein Kompensationsverzöge rungsblock 90, der dieselbe Verzögerungsdauer wie die Nach bildung 202 aufweist, angeordnet, um dadurch die übermäßige Verzögerungsdauer der Nachbildung 202 infolge äußerer Fakto ren wie Temperatur, Störungen usw. zu kompensieren. Der Kompensationsverzögerungsblock 90 arbeitet in der analogen Betriebsart als eine Verzögerungseinheit.

Deshalb wird die Ausgabe der Nachbildung 202 in der digitalen Betriebsart durch die Kompensationsverzögerungs einheit 90 kompensiert und jeweils in die Verzögerungsblöcke 50-58 eingegeben. Wie in Fig. 17 gezeigt, wird auch in der analogen Betriebsart die übermäßige Dauer der Verzögerung der Nachbildung 202 kompensiert, da das Verzögerungsverhält nis der Kompensationsverzögerungseinheit 90 durch die Steu erspannungen VCT = Vtn^~VCC aus dem differentiellen Verstärker 305 variiert wird.

Fig. 18 zeigt eine dritte Ausführungsform der vorlie genden Erfindung zum Verringern der Auswirkungen von Störun gen in der analogen Betriebsart.

Wie darin gezeigt, wird in der analogen Betriebsart die Steuerspannung VCC-Vtp, die in der digitale Betriebsart be trieben wird, nur an die Verzögerungsblöcke 50 und 51 ange legt, und die Ausgangsspannung VBN = Vtn^~VCC des differentiel len Verstärkers 305 wird an den Verzögerungsblock 52 ange legt, um dadurch die Auswirkungen der Störung zu vermindern. Zu diesem Zeitpunkt wird die Schaltoperation des Steuerspan nungsumschalters 204 identisch zur ersten Ausführungsform der vorliegenden Erfindung durchgeführt.

In der vorliegenden Erfindung wurde der 9-stufige Ver zögerungsblock als Beispiel erklärt, aber die Stufen der Verzögerungsblöcke können variiert werden.

Wie oben beschrieben, kann in der vorliegenden Erfin dung ein Betrieb in einem breiten Frequenzband basierend auf einer Mehrzahl von Verzögerungsblöcken implementiert werden. Zusätzlich ist es möglich, die Detailvariation der Verzöge rungsdauer infolge der Betriebsspannung, Störungen von außen und Temperaturanstieg genau zu steuern.

In der vorliegenden Erfindung ist es möglich, ein mehr faches Einrasten während des Betriebs in einem breiten Fre quenzband durch Latchen des anfänglichen Einrastpunkts zu verhindern und es ist möglich, durch Abschalten der Verzöge rungsblöcke hinter dem eingerasteten Verzögerungsblock den Stromverbrauch zu verringern.

Zusätzlich können die Layoutfläche und der Stromver brauch durch Bewegen der Position der Nachbildung in den hinteren Teil des Multiplexers in der analogen Betriebsart nach der digitalen Einrastoperation verringert werden.

Außerdem kann das interne Taktsignal durch Detektieren des Einrastpunkts durch Vergleichen der Phasen der Verzöge rungstaktsignale, die um mehr als 1 Zyklus verzögert sind, und des Eingangstaktsignals sowie Auswählen eines Verzöge rungstaktsignals, das am detektierten Einrastpunkt auf das Eingangstaktsignal eingerastet ist und eine gegenüber dem Eingangstaktsignal nacheilende Phase aufweist, rasch aus einem externen Taktsignal erzeugt werden.

In der vorliegenden Erfindung ist es möglich, durch Kompensieren der übermäßigen Verzögerungsdauer der Nachbil dung und unterschiedliches Steuern der nach der digitalen Einrastoperation an den Verzögerungsblock angelegten Steuer spannung eine hervorragende Jittercharakteristik und große Unempfindlichkeit gegenüber Störungen zu implementieren.

Claims

1. Analog-Digital-Hybrid-DLL (Delay Locked Loop bzw. Ver zögerungsregelkreis), die umfaßt:
einen Eingangspuffer (100) zum Puffern eines externen Taktsignals und Ausgeben eines ersten Taktsignals;
eine Analogmodussteuerung (300) zum Vergleichen der Phasen eines DLL-eingerasteten Verzögerungstaktsignals und eines ersten Taktsignals und Ausgeben einer ersten Steuer spannung;
einen Nachbildungsbewegungsschalter (201, 203) zum Bewegen der Position einer Nachbildung (202);
einen Steuerspannungsumschalter (204) zum Schalten der ersten Steuerspannung und einer von außen eingegebenen zwei ten Steuerspannung gemäß den digitalen und analogen Be triebsarten;
eine Verzögerungsblockgruppe (205), gebildet aus einer Mehrzahl von Verzögerungsblöcken (50-58), zum Variieren der Verzögerungsdauer durch die ersten und zweiten Steuerspan nungen zum aufeinanderfolgenden Verzögern des ersten Taktsi gnals;
eine Multiplexersteuerung (206) zum Vergleichen der Phasen der Verzögerungstaktsignale aus der Verzögerungs blockgruppe (205) und des ersten Taktsignals, Ausgeben eines Einrastsignals und Ausgeben eines Steuersignals zum Steuern des Pfads der Verzögerungstaktsignale;
einen Auswahlsignalgenerator (208) zum Empfangen des Steuersignals und Ausgeben eines Auswahlsignals; und
einen Multiplexer (209) zum Ausgeben eines durch das Auswahlsignal ausgewählten Verzögerungstaktsignals an die Analogmodussteuerung (300) und Ausgeben eines Freigabesi gnals zum Empfangen eines Steuersignals von der Multiplexer steuerung (206) und Steuern der Verzögerungsblöcke (50-58).

2. DLL nach Anspruch 1, worin die Mehrzahl von Verzöge rungsblöcken (50-58) spannungsgesteuerte Verzögerungseinhei ten sind, die in der Lage sind, die Verzögerungsdauer gemäß einer Steuerspannung zu variieren.

3. DLL nach Anspruch 1, worin, wenn der anfängliche Ein rastpunkt detektiert ist, die hinter dem Verzögerungsblock, der ein eingerastetes Verzögerungstaktsignal ausgibt, ange schlossenen Verzögerungsblöcke gemäß einem Freigabesignal vom Multiplexer (209) abgeschaltet werden.

4. DLL nach Anspruch 1, worin ein Bereich der ersten Steu erspannung Vtn^~VCC ist und die zweite Steuerspannung VCC-Vtp ist.

5. DLL nach Anspruch 1, worin die zweite Steuerspannung eine Ausgangsspannung des Anfangsspannungsgenerators (40) ist und der Steuerspannungsumschalter (204) in der digitalen Betriebsart die ersten und zweiten Steuerspannungen an den Verzögerungsblock ausgibt, und in der analogen Betriebsart die erste Steuerspannung an den Verzögerungsblock ausgibt.

6. DLL nach Anspruch 5, worin die ersten und zweiten Steu erspannungen in der digitalen Betriebsart VCC-Vtp sind.

7. DLL nach Anspruch 1, worin der Nachbildungsbewegungs schalter aus ersten und zweiten Nachbildungsbewegungsschal tern (201, 203) gebildet ist und der Nachbildungsbewegungs schalter die Nachbildung gemäß einem Einrastsignal zum vor deren Teil der Verzögerungsblockgruppe bewegt, bevor die digitale Einrastoperation durchgeführt ist, und die Nachbil dung zum hinteren Teil des Multiplexers bewegt, nachdem die digitale Einrastoperation durchgeführt ist.

8. DLL nach Anspruch 1, worin der durch das Freigabesignal vom Multiplexer (209) ausgewählte Verzögerungsblock und die vorherigen Verzögerungsblöcke eine erste Steuerspannung von der Analogmodussteuerung (300) empfangen.

9. DLL nach Anspruch 1, worin der durch das Freigabesignal vom Multiplexer (209) ausgewählte Verzögerungsblock eine erste Steuerspannung von der Analogmodussteuerung (300) empfängt und die vorherigen Verzögerungsblöcke eine feste Steuerspannung empfangen.

10. DLL nach Anspruch 9, worin der Bereich der ersten Steu erspannung Vtn^~VCC ist und die feste Steuerspannung eine erste Steuerspannung mit dem Pegel VCC-Vtp ist.

11. DLL nach Anspruch 1, worin die Verzögerungsblockgruppe (205) eine mit dem vorderen Teil des ersten Verzögerungs blocks (50) verbundene Kompensationsverzögerungseinheit (90) mit derselben Verzögerungsdauer wie die Nachbildung (202) beinhaltet.

12. DLL nach Anspruch 11, worin die Kompensationsverzöge rungseinheit (90) in der analogen Betriebsart als eine va riable Verzögerungseinheit gemäß der ersten Steuerspannung arbeitet und der ausgewählte Verzögerungsblock, der vorheri ge Verzögerungsblock und die Kompensationsverzögerungsein heit (90) die erste Steuerspannung empfangen.

13. DLL nach Anspruch 1, worin der ausgewählte Verzöge rungsblock in der analogen Betriebsart die erste Steuerspan nung empfängt und der vorherige Verzögerungsblock die zweite Steuerspannung empfängt.

14. DLL nach Anspruch 1, worin die Mehrzahl von Verzöge rungsblöcken (50-58) die spannungsgesteuerte Verzögerungs einheit sind, die dieselbe Verzögerungsdauer bezüglich der Steuerspannung erzeugt und jeder Verzögerungsblock aus einem Inverter mit Nebenschlußkondensator gebildet ist.

15. DLL nach Anspruch 1, worin die ersten und zweiten Ver zögerungsblöcke der Verzögerungsblockgruppe (205) durch das DLL-Freigabesignal betrieben werden und die übrigen Verzöge rungsblöcke gemäß dem Verzögerungsblockfreigabesignal im eingeschalteten/ausgeschalteten Modus betrieben werden.

16. DLL nach Anspruch 1, worin die zweite Steuerspannung vom Anfangsspannungsgenerator (40) eingegeben wird und der Steuerspannungsumschalter (204) in der digitalen Betriebsart die ersten und zweiten Steuerspannungen an den Verzögerungs block ausgibt und in der analogen Betriebsart eine erste Steuerspannung an den Verzögerungsblock ausgibt.

17. DLL nach Anspruch 16, worin die ersten und zweiten Steuerspannungen in der digitalen Betriebsart VCC-Vtp sind und die erste Steuerspannung in der analogen Betriebsart Vtn^~VCC ist.

18. DLL nach Anspruch 1, worin die Multiplexersteuerung (206) beinhaltet:
einen Einrastpunktdetektor (60) zum Vergleichen einer Mehrzahl von Verzögerungssignalen aus der Verzögerungsblock gruppe (205) und des ersten Taktsignals und Detektieren eines Einrastpunkts;
eine Latcheinheit (61) zum Latchen des anfänglichen Einrastpunkts und Ausgeben eines Einrastsignals; und
eine Steuersignalausgabeeinheit (62) zum Abtasten des Einrastfreigabesignals vom Einrastpunktdetektor (60) gemäß einer Ausgabe der Latcheinheit (61) und Ausgeben eines Steu ersignals.

19. DLL nach Anspruch 18, worin der Einrastpunktdetektor (60) beinhaltet:
eine Mehrzahl von Flipflops (FF0-FF8), die durch ein Rücksetzsignal eingeschaltet werden, zum Abtasten einer Mehrzahl von Verzögerungstaktsignalen bei der steigenden Flanke des ersten Taktsignals; und
eine Mehrzahl von NAND-Gattern (ND0-ND7) zum aufeinan derfolgenden Empfangen der nichtinvertierten Ausgabe des Flipflop und der invertierten Ausgabe des nächsten Flipflop, um dadurch ein Einrastfreigabesignal auszugeben.

20. DLL nach Anspruch 18, worin die Latcheinheit (61) bein haltet:
erste und zweite NAND-Gatter (120, 121) zum NAND-Ver knüpfen einer Hälfte der Mehrzahl von Einrastfreigabesigna len aus dem Einrastpunktdetektor (60);
ein NOR-Gatter (122) zum NOR-Verknüpfen der Ausgaben der ersten und zweiten NAND-Gatter (120, 121);
ein SR-Latch (123) zum Latchen der Ausgabe des NOR- Gatters (122) gemäß einem invertierten Rücksetzsignal; und
einen Inverter (124) zum Invertieren der Ausgabe des SR-Latch (123) und Ausgeben eines Einrastsignals.

21. DLL nach Anspruch 18, worin die Steuersignalausgabeein heit (62) beinhaltet:
eine Mehrzahl von Flipflops (FF9-FF16) zum Invertieren einer Mehrzahl von Einrastfreigabesignalen vom Einrastpunkt detektor (60) gemäß einer Ausgabe der Latcheinheit (61); und
eine Mehrzahl von Invertern (I20-I27) zum Invertieren der Ausgaben der Flipflops (FF9-FF16) und Ausgeben einer Mehrzahl von Steuersignalen.

22. DLL nach Anspruch 1, worin der Auswahlsignalgenerator (208) beinhaltet:
einen Pulsgenerator (207) zum Empfangen einer Anzahl (n-1) von Steuersignalen von der Multiplexersteuerung (206) und Ausgeben eines kurzen Pulssignals;
eine Logikberechnungseinheit (70) zum aufeinanderfolgen AND-Verknüpfen der Anzahl (n-1) von Steuersignalen von der Multiplexersteuerung (206) und Erzeugen einer Mehrzahl von Ausgangssignalen; und
einen Auswahlsignalgenerator (71) zum Erzeugen von Auswahlsignalen gemäß einem Ausgangssignal der Logikberech nungseinheit (70) und einem Pulssignal vom Pulsgenerator (207).

23. DLL nach Anspruch 22, worin der Pulsgenerator (207) das erste Steuersignal nicht empfängt und die Logikberechnungs einheit (70) aus einer Mehrzahl von AND-Gattern gebildet ist, bei denen jede Stufe aus einem NAND-Gatter und einem Inverter besteht, und das Ausgangssignal jeder Stufe in die nächste Stufe eingegeben wird.

24. DLL nach Anspruch 1, worin der Auswahlsignalgenerator (71) eine Mehrzahl von Auswahlsignalgeneratoren (132-139) beinhaltet, die eine Mehrzahl von Auswahlsignalen ausgeben, wobei der erste Auswahlsignalgenerator (132) umfaßt:
zwei Inverter (I30, I31) zum Invertieren des ersten Steuersignals; und
ein Flipflop (FF20) zum Ausgeben der nichtinvertierten Ausgaben der Inverter (I30, I31) gemäß dem ersten Taktsignal und wobei die übrige Auswahlgeneratoren (133-139) umfassen: ein SR-Latch (125), das zwei NAND-Gatter (ND10, ND11) beinhaltet;
drei Inverter (I32-I34) zum aufeinanderfolgenden Inver tieren der Ausgabe des SR-Latch (125); und
ein Flipflop (FF21) zum Ausgeben der nichtinvertierten Ausgaben der Inverter (I32-I34) gemäß einem ersten Taktsi gnal.

25. DLL nach Anspruch 1, worin der Multiplexer (209) bein haltet:
einen Multiplexer (80) zum Ausgeben eines Verzögerungs taktsignals gemäß einer Anzahl n von Auswahlsignalen vom Auswahlsignalgenerator (208); und
eine Verzögerungsblockgruppensteuerung (81) zum logi schen Verknüpfen der Anzahl (n-1) von Steuersignalen aus der Multiplexersteuerung (206) und des DLL-Freigabesignals und Erzeugen einer Anzahl (n-2) von Verzögerungsblockfreigabesi gnalen.

26. DLL nach Anspruch 25, worin der Multiplexer (80) bein haltet:
eine Mehrzahl von Durchlaßgattern (TG1-TG8), deren Ausgangsanschlüsse miteinander verbunden sind, zum Durchlas sen einer Mehrzahl von Verzögerungstaktsignalen gemäß einer Anzahl n von Auswahlsignalen außer dem ersten Verzögerungs taktsignal; und
einen parallel zu den Ausgangsanschlüssen geschalteten NMOS-Transistor; und
worin die Verzögerungsblockgruppensteuerung (81) aus einer Mehrzahl von AND-Gatteranordnungen gebildet ist, bei denen jede Stufe aus einem NAND-Gatter und einem Inverter besteht, und das Ausgangssignal jeder Stufe in die nächste Stufe eingegeben wird.