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Die
Erfindung betrifft eine Ansteuerschaltung für einen nichtflüchtigen
ferroelektrischen Speicher.
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Ferroelektrische
Direktzugriffsspeicher (FRAM = Ferroelectric Random Access Memory)
mit Datenverarbeitungsgeschwindigkeiten, die so hoch wie die von
DRAMs sind, die allgemein als Halbleiterspeicher verwendet werden,
ziehen derzeit als Speicher der nächsten Generation, die Daten
auch nach dem Abschalten der Spannung aufrechterhalten, Aufmerksamkeit
auf sich. Wie DRAMs verwenden FRAMs Kondensatoren als Speicherzellen,
wobei jedoch die hohe Restpolarisation einer ferroelektrischen Substanz
in den Kondensatoren dazu genutzt wird, dass Daten auch nach dem
Abschalten eines angelegten elektrischen Felds nicht gelöscht werden.
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1A zeigt eine allgemeine
Hystereseschleife einer ferroelektrischen Substanz, und 1B zeigt eine Konstruktion
einer Kondensatoreinheit bei einem bekannten ferroelektrischen Speicher.
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Aus
der Hystereseschleife von 1A ist
erkennbar, dass die durch ein elektrisches Feld hervorgerufene Polarisation
beim Wegnehmen des Felds nicht verschwindet, sondern wegen spontaner
Polarisation zu einem bestimmten Teil verbleibt (Zustand d oder
a). Diesen Zuständen
d und a können
die Werte 1 bzw. 0 zugeordnet werden, um den Kondensator als Speicherzellenkondensator
zu verwenden. Anders gesagt, ist, gemäß 1B, der Zustand, in dem eine positive
Spannung an einen Knoten 1 angelegt ist, der Zustand c in 1A, während der Zustand, in dem keine
Zustand an den Knoten 1 angelegt ist, der Zustand d ist. Im Gegensatz
hierzu geht, wenn eine negative Spannung an den Knoten 1 angelegt
wird, der Zustand d auf f über.
Wenn am Knoten 1 keine Spannung anliegt, geht der Zustand auf a über, und wenn
erneut eine positive Spannung angelegt wird, geht der Zustand über b nach
c. So kann, wenn an den beiden Enden des Kondensators keine Spannung
anliegt, ein Datenwert im stabilen Zustand a oder b gespeichert
werden. Auf der Hystereseschleife entspricht der Zustand c – d dem
logischen Wert 1, während
der Zustand a – f
dem logischen Wert 0 entspricht.
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Beim
Auslesen eines Datenwerts aus dem Kondensator wird der Zustand d
gelöscht.
Im Stand der Technik wird ein Leseverstärker dazu verwendet, einen
Datenwert unter Verwendung einer in einem Bezugsspannungsgenerator
erzeugten Spannung und einer in einem Hauptzellenarray erzeugten Spannung
zu lesen. In einer ferroelektrischen Bezugszelle werden zwei Modi
mit den Polaritäten
1 und 0 dazu verwendet, eine Bezugsspannung auf einer Bezugsbitleitung
zu erzeugen. Demgemäß vergleicht
der Leseverstärker
die Bitleitungsspannung für
eine Hauptzelle und die Bezugsbitleitungsspannung für eine Bezugszelle,
um Information in der Hauptzelle zu lesen. Durch Neueinschreiben
des gelesenen Datenwerts innerhalb desselben Zyklus kann der gelöschte Datenwert
wiederhergestellt werden.
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Nun
wird ein bekannter ferroelektrischer Speicher unter Bezugnahme auf
die 2 beschrieben, die
ein Array bekannter ferroelektrischer 2T/2C-Speicherzellen zeigt.
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Gemäß 2 ist das Array der bekannten ferroelektrischen
2T/2C-Speicherzellen mit einer Vielzahl von Wortleitungen W/L, die
in einer Richtung mit festem gegenseitigem Abstand angeordnet sind, einer
Vielzahl von Plattenleitungen P/L, die zwischen jeder der Wortleitungen
parallel zu diesen angeordnet sind, und einer Vielzahl von Bitleitungen
B_n, B_n+1, ... sowie invertierten Bitleitungen BB_n, BB_n+1, ...
versehen, die abwechselnd in der Richtung rechtwinklig zu den Wortleitungen
und den Plattenleitungen mit festem gegenseitigem Abstand angeordnet
sind. Außerdem
sind die Gateelektroden der zwei Transistoren T1 und T2 in einer
Speicherzelleneinheit 21 gemeinsam mit einer benachbarten Wortleitung
W/L verbunden, die Sourceelektroden der Transistoren sind mit einer
benachbarten Bitleitung B_n bzw. einer invertierten Bitleitung BB_n
verbunden, und die Drainelektroden der Transistoren sind mit ersten
Elektroden an zwei Kondensatoren verbunden, während die zweiten Elektroden
der Kondensatoren gemeinsam mit einer benachbarten Plattenleitung
W/L verbunden sind.
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Nun
werden eine Ansteuerungsschaltung und die Funktion des Arrays der
bekannten ferroelektrischen 2T/2C-Speicherzellen erläutert.
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Bei
diesem Array bekannter 2T/2C-FRAM-Zellen werden die logischen Werte
1 und 0 wie folgt geschrieben und gelesen. Gemäß 3A wird in einem Schreibmodus, wenn ein
Signal CSBpad, das ein externes Chipfreigabesignal ist, einen Übergang
von Hoch auf Niedrig erfährt,
das Array aktiviert, während
gleichzeitig auch ein Schreibmodus-Freigabesignal WEBpad von Hoch
auf Niedrig übergeht,
um Signale Hoch und Niedrig oder Niedrig und Hoch entsprechend dem
zu schreibenden logischen Wert an die Bitleitung und die intertierte
Bitleitung zu liefern. Dann wird mittels eines Adressendecodiervorgangs
damit begonnen, an der Wortleitung einer ausgewählten Zelle einen Übergang
von Niedrig auf Hoch auszuführen,
um die Zelle auszuwählen.
Während
eines Intervalls, in dem die Wortleitung auf Hoch gehalten wird,
wird an die relevante Plattenleitung P/L für ein festes Intervall ein
hohes Signal und für
ein weiteres festes Intervall anschließend ein niedriges Signal angelegt.
D. h., dass zum Schreiben des logischen Werts 1 ein hohes Signal
an eine Bitleitung B_n und ein niedriges Signal an eine invertierte
Bitleitung BB_n angelegt wird, während zum
Schreiben des logischen Werts 0 ein niedriges Signal an die Bitleitung
B_n und ein hohes Signal an die invertierte Bitleitung BB_n angelegt
werden. So kann entweder der logische Wert 1 oder der logische Wert
0 geschrieben werden.
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Nun
wird der Betriebsablauf zum Lesen eines Datenwerts aus der Zelle
erläutert.
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Gemäß 3B wird, wenn das Signal
CSBpad einen Übergang
von Hoch auf Niedrig erfährt und
das Schreibmodus-Freigabesignal WEBpad einen Übergang von Niedrig auf Hoch
erfährt,
der Schreibmodus beendet und ein Lesemodus aktiviert. Vor dem Auswählen einer
erforderlichen Wortleitung werden alle Bitleitungen durch ein Ausgleichersignal auf
Niedrig ausgeglichen. Nach Abschluss des Ausgleichsvorgangs auf
Niedrig wird die Adresse decodiert, um für einen Übergang des Signals auf der
erforderlichen Wortleitung von Niedrig auf Hoch zu sorgen, um die
gewünschte
Zelle auszuwählen.
Außerdem
wird ein hohes Signal an die Plattenleitung der ausgewählten Zelle
angelegt, um den Datenwert auf der Bitleitung oder der invertierten
Bitleitung zu löschen.
D. h., dass dann, wenn der logische Wert 1 eingeschrieben ist, der
Datenwert im mit der Bitleitung verbundenen Kondensator gelöscht wird,
während
dann, wenn der logische Wert 0 eingeschrieben ist, der Datenwert
im mit der invertierten Bitleitung verbundenen Kondensator gelöscht wird.
So wird, abhängig
vom gelöschten
Datenwert auf der Bitleitung oder der invertierten Bitleitung entsprechend dem
Prinzip der Hystereseschleife ein anderer Wert geliefert. Wenn der
entweder durch die Bitleitung oder die invertierte Bitleitung gelieferte
Datenwert durch den Leseverstärker
erfasst wird, ist der Datenwert entweder logisch 1 oder logisch
0. Nachdem der Leseverstärker
den Datenwert verstärkt
und geliefert hat, wird die Plattenleitung von Hoch auf Niedrig deaktiviert,
da in der Zelle der Datenwert wiederhergestellt werden sollte, während ein
hohes Signal an die erforderliche Wortleitung angelegt wird.
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Bei
diesem bekannten ferroelektrischen Speicher bestehen die folgenden
Probleme:
- – Erstens
muss, trotz des Vorteils der Datenaufbewahrung selbst nach dem Abschaltung
der Spannung, die Zellenplattenleitung im FRAM gesondert vorhanden
sein, was zu einem komplizierten Layout und einem komplizierten
Herstellprozess führt,
was für
Massenherstellung nachteilig ist.
- – Zweitens
beeinträchtigt
das Bereitstellen eines Steuersignals an die Plattenleitung zum
Lesen und Schreiben von Daten den Wirkungsgrad als Speicherbauteil.
- – Drittens überwindet
der bekannte FRAM das Integrationsproblem nicht, solange nicht ein
neues Elektrodenmaterial und ein neues Sperrschichtmaterial bereitgestellt
werden.
- – Viertens
existiert, hinsichtlich der Integration, ein weiteres Problem dahingehend,
dass ein Kondensator nicht unmittelbar auf einem Substrat aus Silizium
oder Polysilizium hergestellt werden kann, was davon herrührt, dass
die Technik zum Herstellen eines ferroelektrischen Films unmittelbar auf
einer Siliziumfläche
nicht ausreichend entwickelt ist, so dass ein FRAM eine größere Fläche als
ein DRAM mit demselben Speichervermögen belegt.
- – Fünftens machen
verschiedene Übertragungspfade
für Steuerungssignale über die
Wortleitungen und die Zellenplattenleitungen eine genaue Steuerung
unmöglich.
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Aus
der
US 5,706,245 ist
eine Ansteuerschaltung für
einen Halbleiterspeicher bekannt, der eine Vielzahl von Speicherzellen
und Zeilendecoder aufweist, wobei von den Zellendecodern jeweils
einer für
vier Wortleitungen zum Dekodieren einer externen Adresse vorgesehen
ist, um ein einzelnes Zeilendecodiersignal auszugeben. Wortleitungstreiber-Decoder
erzeugen Wortleitungstreibersignale für eine Vielzahl von geteilten
Wortleitungstreibern, die so angeordnet sind, dass jeweils eine
Vielzahl von Speicherzellen zwischen aufgeteilten Wortleitungstreibern
angeordnet sind. Der Zeilendecoder liefert also auf der Grundlage
eines anliegenden Adresssignals ein Auswahlsignal für vier Wortleitungen über eine
Ausgangsleitung an vier Treiberschaltungen eines aufgeteilten Wortleitungstreibers.
Jeweils zwei der Treiberschaltungen sind auf einer Seite der Speicherzellen
angeordnet.
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Wortleitungstreiberdecoder
erzeugen Wortleitungstreibersignale, die über erste bis vierte Leitungen
an die Treiberschaltungen angelegt werden. Jeder der Wortleitungstreiber-Decoder
treibt in Abhängigkeit
von einem anliegenden Steuersignal das aus dem Adresssignal abgeleitet
ist, jeweils nur eine von vier Treiberschaltungen der aufgeteilten
Wortleitungstreiber.
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Es
wird also eine der Wortleitungen durch das Ausgangssignal des Zeilendecoders
und ein Ausgangssignal von einem der Wortleitungstreiber-Decoder
ausgewählt.
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Der
Erfindung liegt die Aufgabe zugrunde, eine Schaltung zum Ansteuern
eines nichtflüchtigen ferroelektrischen
Speichers zu schaffen, die einen vereinfachten Wortleitungstreiber
aufweist und zum Minimieren der Layoutfläche geeignet ist.
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Diese
Aufgabe ist durch die Schaltung gemäß dem beigefügten Anspruch
1 gelöst.
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Der
Kürze halber
wird in der folgenden Figurenbeschreibung überwiegend der Begriff "Speicher" anstelle des ausführli cheren
Begriffs "nichtflüchtiger ferroelektrischer
Speicher" verwendet.
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1A zeigt
die Charakteristikkurve eines Speichers;
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1B zeigt
eine Kondensatoreinheit bei einem bekannten Speicher;
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2 zeigt
ein System eines bekannten Arrays nichtflüchtiger ferroelektrischer Speicherzellen;
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3A veranschaulicht
den zeitlichen Verlauf verschiedener Signale, um einen Schreibvorgang
bei einer bekannten ferroelektrischen 2T/2C-Speicherzelle zu erläutern;
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3B veranschaulicht
den zeitlichen Verlauf verschiedener Signale, um einen Lesevorgang bei
einer bekannten ferroelektrischen 2T/2C-Speicherzelle zu erläutern;
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4 zeigt
ein Systemblockdiagramm einer Ansteuerungsschaltung für einen
Speicher gemäß einem
bevorzugten Ausführungsbeispiel
der Erfindung;
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5 zeigt
ein Systemblockdiagramm eines Treibers für unterteilte Wortleitungen
sowie Zellenarrays eines erfindungsgemäßen Speichers;
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6 zeigt
eine Zelleneinheit, wie sie in der nachveröffentlichten
DE 198 46 264 A1 mit älterem Zeitrang
gezeigt ist, in einem erfindungsgemäßen Speicher;
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7 veranschaulicht
den zeitlichen Verlauf verschiedener Steuerungssignale bei einem
erfindungsgemäßen Speicher;
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8 zeigt
ein System eines Speicherzellenarrays in Zusammenhang mit einer
erfindungsgemäßen Ansteuerungsschaltung für einen
Speicher;
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9 zeigt
einen Globalsteuerungssignal-Generator einer erfindungsgemäßen Ansteuerungsschaltung
für einen
Speicher;
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10 zeigt
einen Lokalsteuerungssignal-Generator einer erfindungsgemäßen Ansteuerungsschaltung
für einen
Speicher;
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11 zeigt
ein System eines ersten Ausführungsbeispiels
eines Treibers für
unterteilte Wortleitungen in einer erfindungsgemäßen Ansteuerungsschaltung für einen
Speicher;
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12 veranschaulicht
den zeitlichen Verlauf von Eingangs- und Ausgangssignalen bei einem erfindungsgemäßen Treiber
für unterteilte
Wortleitungen;
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13 zeigt
ein System eines zweiten Ausführungsbeispiels
eines Treibers für
unterteilte Wortleitungen bei einer erfindungsgemäßen Ansteuerungsschaltung
für einen
Speicher; und
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14 zeigt
ein System eines dritten Ausführungsbeispiels
eines Treibers für
unterteilte Wortleitungen bei einer erfindungsgemäßen Ansteuerungsschaltung
für einen
Speicher.
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Gemäß 4 beinhaltet
die Ansteuerungsschaltung für
einen Speicher gemäß dem ersten
Ausführungsbeispiel
der Erfindung einen X-Puffer 11 zum Puffern einer Adresse
X unter Adressen X, Y und Z; einen X-Vordecodierer 12 zum
Vordecodieren eines Signals vom X-Puffer 11; einen Z-Puffer 13 zum Puffern
der Adresse Z; einen Z-Vordecodierer 14 zum Vordecodieren
eines Signals vom Z-Puffer 13; einen (X,Z-ATD)-Generator 15 zum
Erfassen von Adressenübergangspunkten
der Signale für
die Adressen X und Z vom X-Puffer 11 und vom Z-Puffer 13;
einen Globalsteuerungssignal-Generator 16 zum Empfangen
des Sig nals vom (X,Z-ATD)-Generator 15 und eines externen
Signals CSBpad zum Erzeugen eines Spannungseinschalt-Erfassungssignals und
zum Liefern eines Grundimpulses zur Speichersteuerung entsprechend
dem (X,Z-ATD)-Signal, dem Signal CSBpad und dem Spannungseinschalt-Erfassungssignal;
einen Y-Puffer 17 zum Puffern der Adresse Y; einen Y-Vordecodierer 18 zum
Vordecodieren eines Signals vom Y-Puffer 17; einen Y-ATD-Generator 19 zum
Erfassen eines Adressenübergangspunkts
im Signal der Adresse Y vom Y-Puffer 17; einen Lokalsteuerungssignal-Generator 20 zum
Verbinden eines Signals vom Globalsteuerungssignal-Generator 16,
eines Z-Vordecodiersignals vom Z-Vordecodierer 14 und eines
Signals vom Y-ATD-Generator 19 zu einem in jedem Speicherblock
erforderlichen Impuls; einen X-Nachdecodierer 21 zum Verbinden
des X-Vordecodiersignals und des Z-Vordecodiersignals vom X-Vordecodierer 12 und vom
Z-Vordecodierer 14 zum Auswählen eines Zellenblocks; einen
SWL(Split Word Line = unterteilte Wortleitung)-Treiber 22 zum
Verbinden von Signalen vom X-Nachdecodierer 21 und vom
Lokalsteuerungssignal-Generator 20, um an unterteilte Wortleitungen
in jedem von Zellenblöcken 23 ein
Ansteuerungssignal anzulegen; eine Spaltensteuerung 24 zum
Verbinden von Signalen vom Y-Vordecodierer 18 und vom Lokalsteuerungssignal-Generator 20 zum
Auswählen
einer Bitleitung; eine Leseverstärker-
und I/O(Input/Output = Eingabe/Ausgabe)-Steuerung 25 zum
Verbinden eines Signals vom Lokalsteuerungssignal-Generator 20 und
eines Signals von der Spaltensteuerung 24 zum Steuern des
Betriebs des Leseverstärkers
und von Eingabe/Ausgabe-Vorgängen;
und eine I/O-Bussteuerung 26 zur Schnittstellenbildung
zwischen einem externen Datenbus und der Leseverstärker- und
I/O-Steuerung 25.
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Nun
wird ein Speicherzellenarray erläutert, mit
dem die erfindungsgemäße Ansteuerungsschaltung
zusammenwirkt. 5 zeigt hierzu schematisch ein
Gesamtsystem-Blockdiagramm eines bevorzugten Ausführungsbeispiels.
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Der
erfindungsgemäße ferroelektrische Speicherchip
beinhaltet im Wesentlichen SWL-Treiber 41 zum jeweiligen
Ansteuern unterteilter Wortleitungen, Zellenarrays 42 zum
Speichern von Daten und Kerne 43 mit einem Leseverstärkerblock
zum Erfassen von Daten, einem Bitleitungssteuerblock zum Steuern
von Bitleitungen sowie einem Lokalsteuerungssignal-Generator (nicht
dargestellt). Die Zellenarrays 42 sind links und rechts
von einem zentrisch liegenden SWL-Treiber 41 angeordnet,
und die Kerne 43 sind nach oben und unten zwischen den Zellenarrays 42 angeordnet.
In den Kernen sind so viele Leseverstärker wie Bitleitungen vorhanden,
und sie sind mit einer Bitleitung und einer entsprechenden invertierten
Bitleitung verbunden.
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Nun
wird eine in der nachveröffentlichten
DE 198 46 264 A1 gezeigte
Zelleneinheit im Speicherzellenarray detaillierter erläutert.
6 veranschaulicht diese
Zelleneinheit in einem erfindungsgemäßen Speicherchip.
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Gemäß 6 beinhaltet
diese Zelleneinheit einen ersten. NMOS-Transistor T1 92,
dessen Gate mit einer SWL1 verbunden. ist; einen zweiten NMOS-Transistor
T2 93, dessen Gate mit einer SWL2 verbunden ist, einen
ersten ferroelektrischen Kondensator FC1 94, dessen eine
Elektrode mit der Source des ersten Transistors 92 verbunden
ist und dessen andere Elektrode mit der SWL2 verbunden ist; einen
zweiten ferroelektrischen Kondensator FC1 95, dessen eine
Elektrode mit der SWL1 90 verbunden ist und dessen andere
Elektrode mit der Source des zweiten Transistors 93 verbunden
ist. Der Drain des ersten Transistors 92 ist mit der Bitleitung
B_n verbunden, und der Drain des zweiten Transistors 93 ist
mit der nächsten
Bitleitung B_n+1 verbunden. Diese Speicherzelleneinheit kann unter
einer Zeilenadresse für
SWL1 und SWL2, die ein Paar bilden, und zwei Spaltenadressen von
Bitleitungen B_n und B_+1, die ein Paar bilden, zwei Datenwerte
spei chern.
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Nun
wird die Funktion dieser Speicherzelleneinheit unter Bezugnahme
auf die 6 und das in 7 dargestellte
zeitbezogene Diagramm erläutert.
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Gemäß diesen 6 und 7 können Lese-
und Schreibvorgänge
auf dieselbe Weise ausgeführt
werden, wenn bestimmte Signalverläufe auf der SWL1 und der SWL2
verwendet werden. Wenn sich der Speicher im Schreibmodus befindet,
kann im Intervall, in dem sich sowohl SWL1 als auch SWL2 auf Hoch
befinden, der logische Wert 0 in den ersten ferroelektrischen Kondensator
FC1 und den zweiten ferroelektrischen Kondensator FC2 eingespeichert werden.
Wenn er sich im Lesemodus befindet, werden die im ersten und zweiten
ferroelektrischen Kondensator gespeicherten Daten auf die Bitleitung
B_n und die nächste
Bitleitung B_n+1 geladen. Wenn der erste ferroelektrische Kondensator
FC1 den logischen Wert 0 speichert, während der zweite ferroelektrische
Kondensator FC2 den logischen Wert 1 speichert, ist der Spannungsanstieg
auf der Bitleitung B_n kleiner als der auf der nächsten Bitleitung B_n+1. Dies,
da der im zweiten ferroelektrischen Kondensator FC2 gespeicherte
logische Wert 1 dafür sorgt,
dass auf die Bitleitung B_n+1 eine größere Restpolarisationsladung
geladen wird, wenn der logische Wert 1 auf den logischen Wert 0
umgeändert wird,
was zum genannten größten Spannungsanstieg
führt.
Die Polarisationsaufhebung von logisch 1 auf logisch 0 im zweiten
ferroelektrischen Kondensator sollte erneut eingespeichert werden.
Wenn dagegen der erste ferroelektrische Kondensator FC1 den logischen
Wert 1 speichert, während
der zweite ferroelektrische Kondensator FC2 den logischen Wert 0 speichert,
wird, wenn die erste und zweite unterteilte Wortleitung SWL1 und
SWL2 auf Hoch gebracht werden, der erste ferroelektrische Kondensator
FC1 von logisch 1 auf logisch 0 geschaltet, wodurch der in ihm gespeicherte
Daten wert gelöscht
wird. In diesem Fall ist der folgende Impuls erforderlich, um den
gelöschten
logischen Wert 1 wieder in den ersten und zweiten ferroelektrischen
Kondensator einzuschreiben. Wenn der erste ferroelektrische Kondensator
den logischen Wert 1 speicherte, während der zweite ferroelektrische
Kondensator den logischen Wert 0 speicherte, sollte, um im ersten
ferroelektrischen Kondensator erneut den logischen Wert 1 zu speichern, an
die erste unterteilte Wortleitung ein hohes Signal angelegt werden,
während
an die zweite unterteilte Wortleitung ein niedriges Signal angelegt
werden sollte. D. h., dass der logische Wert 1 erneut im ersten
ferroelektrischen Kondensator FC1 gespeichert wird, wenn ein hoher
Datenwert auf der Bitleitung B_n über den durch die SWL1 eingeschalteten NMOS-Transistor
T1 an eine Elektrode des ersten ferroelektrischen Kondensators FC1
angelegt werden kann und über
die SWL2 eine niedrige Spannung an die andere Elektrode desselben
auf der entgegengesetzten Seite, die als Bezugselektrode dient,
angelegt wird. Wenn der erste ferroelektrische Kondensator FC1 den
logischen Wert 0 speicherte und der zweite ferroelektrische Kondensator
FC2 den logischen Wert 1 speicherte, sollte, um erneut den logischen
Wert 1 in den zweiten ferroelektrischen Kondensator einzuspeichern,
eine niedrige Spannung an die erste unterteilte Wortleitung SWL1
angelegt werden, während
an die zweite unterteilte Wortleitung SWL2 eine hohe Spannung angelegt
werden sollte. D. h., dass der logische Wert 1 erneut in den zweiten ferroelektrischen
Kondensator FC2 eingespeichert werden kann, wenn ein hoher Datenwert
auf der Bitleitung B_n+1 über
den durch die SWL2 angelegten NMOS-Transistor T2 an eine Elektrode
des ersten ferroelektrischen Kondensators FC2 angelegt werden kann,
während
eine niedrige Spannung über
die SWL1 an die andere Elektrode desselben auf der entgegengesetzten
Seite, die als Bezugselektrode dient, angelegt wird. Der oben genannte
Betrieb im Lesemodus ist auf identische Weise auf den Betrieb im
Schreibmodus anwendbar.
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D.
h., dass zum erneuten Einspeichern des logischen Werts 1 in den
ersten ferroelektrischen Kondensator FC1 ein hohes Signal an die
erste unterteilte Wortleitung SWL1 angelegt werden sollte und an
die zweite unterteilte Wortleitung ein niedriges Signal angelegt
werden sollte. Zum erneuten Einspeichern des logischen Werts 1 im
zweiten ferroelektrischen Kondensator FC2 sollte ein niedriges Signal
an die erste unterteilte Wortleitung SWL1 angelegt werden, und an
die zweite unterteilte Wortleitung sollte ein hohes Signal angelegt
werden.
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Gemäß 8 beinhaltet
ein Zellenarray eine Vielzahl erster unterteilter Wortleitungen
SWL1_n, SWL1_n+1, SWL1_n+2, SWL1_n+3, ..., eine Vielzahl zweiter
unterteilter Wortleitungen SWL2_n, SWL2_n+1, SWL2_n+2, SWL2_n+3,
... auf einer Seite der unterteilten Wortleitungen, eine Vielzahl
von Bitleitungen B_n, B_n+1, B_n+2, B_n+3, die die ersten und zweiten
unterteilten Wortleitungen schneiden, und Speicherzellen, die an
den Schnittpunkten der ersten und zweiten unterteilten Wortleitungen
mit ungeradzahligen und geradzahligen Bitleitungen unter der Vielzahl
von Bitleitungen ausgebildet sind. Es ist ersichtlich, dass die
Speicherzellen ein gefaltetes Bitleitungssystem bilden, bei dem
eine Speicherzelle nicht an jeder Schnittstelle der ersten und zweiten
unterteilten Wortleitungen mit den Bitleitungen vorhanden ist, sondern,
gesehen für
eine spezielle unterteilte Wortleitung, für jede zweite Bitleitung. Demgemäß sind die
unterteilten Wortleitungen so angeordnet, dass sie für jede ungeradzahlige
oder geradzahlige Bitleitung eine Speicherzelle enthalten, was bedeutet,
dass nicht eine unterteilte Wortleitung alleine aktiviert werden
kann, sondern dass die erste und die zweite unterteilte Wortleitung
SWL1 und SWL2 Gleichzeitig zu aktivieren sind.
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Gemäß 9 beinhaltet
der Globalsteuerungssignal-Generator gemäß dem ersten bevorzugten Ausführungsbeispiel
der Erfindung einen Empfangspuffer 31 zum Empfangen eines
Signals, das zumindest das Signal CSBpad unter den Signalen CSBpad,
(X,Z-ATD) vom (X,Z-ATD)-Generator 15 und dem Spannungseinschalt-Erfassungssignal
enthält,
um ein erstes und ein zweites Synchronisiersignal zu liefern; eine
Niederspannungsbetrieb- und Störungsverhinderungsschaltung 32 zum
Liefern eines Niederspannungs-Erfassungssignals zum Anhalten des
Betriebs bei niedriger Spannung, eines Störungslöschsignals zum Herausfiltern
eines Störsignals
aus dem ersten Synchronisiersignal, einen Voraktivierungsimpuls
zum Vorabladen der Bitleitungen und dergleichen auf das erste Synchronisiersignal vom
Empfangspuffer 31 hin und ein Rückkopplungssignal; eine erste
Steuerung 33, um, wenn von der Niederspannungsbetrieb-
und Störungsverhinderungsschaltung 32 eine
normale Versorgungsspannung geliefert wird, ein Signal zu empfangen,
aus dem Störsignale
beseitigt sind, um ein erstes Steuerungssignal zum Steuern eines
Aktivierungszeitpunkts für
den Leseverstärker,
ein zweites Steuerungssignal zum Steuern eines Spaltenauswahl-Aktivierungszeitpunkts
und des Hochziehens einer Bitleitung und einer invertierten Bitleitung
sowie ein drittes Steuerungssignal zum Erzeugen eines Signals für den SWL-Treiber
sowie andere Steuerungssignale zu erzeugen; eine zweite Steuerung 34 zum
Empfangen des dritten Steuerungssignals von der ersten Steuerung 33,
um die folgenden Signale zu erzeugen: vorläufige Signale S1 und S2 zum
Erzeugen von Signalen, die an ein Paar aus einer ersten und einer zweiten
Wortleitung SWL1 und SWL2 im SWL-Treiber anzulegen sind, ein viertes
Steuerungssignal, das ein Grundimpulssignal zum Steuern von Aktivierungszeitperioden
der Signale S1 und S2 ist, und ein Impulssignal P2 mit verbessertem
Ansteuerungsvermögen
gegenüber
dem vierten Steuerungssignal, um das vierte Steuerungssignal als
Rückkopplungssignal
an die Niederspannungsbetrieb- und Störungsverhinderungsschaltung 32 und
das Impulssignal P2 an den Lokalsteuerungssi gnal-Generator 20 zu
liefern; eine dritte Steuerung 35 zum Empfangen des ersten
und zweiten Synchronisiersignals vom Empfangspuffer 31 und
des vierten Steuerungssignals von der zweiten Steuerung 34 und
zum Liefern eines fünften
Steuerungssignals zum Steuern von Synchronität mit dem Signal CSBpad, wenn
alle Signale mit Ausnahme der vorläufigen Signale deaktiviert sind,
und eines sechsten Steuerungssignals zum Unterbrechen des deaktivierten
Zustands des Signals CSBpad, wenn dieses im Zustand deaktiviert
ist, in dem das vorläufige
Signal S1 zum Erzeugen eines an die erste unterteilte Wortleitung
SWL1 anzulegenden Signals und das vorläufige Signal S2 zum Erzeugen eines
an die zweite unterteilte Wortleitung SWL2 anzulegenden Signals
aktiviert sind, und zum Aufrechterhalten des aktivierten Zustands
bis zum Abschluss des normalen Betriebs der vorläufigen Signale S1 und S2, um
Signale zu erzeugen, die an die ersten und zweiten unterteilten
Wortleitungen SWL1 und SWL2 anzulegen sind, und eine vierte Steuerung 36 zum
Empfangen des fünften
und sechsten Steuerungssignals von der dritten Steuerung 35,
des ersten, zweiten und dritten Steuerungssignals von der ersten
Steuerung 33 und des Voraktivierungsimpulses von der Niederspannungsbetrieb-
und Störungsverhinderungsschaltung 32 und
zum Liefern vorläufiger
Signale SAN und SAP zum Erzeugen von Aktivierungssignalen für den Leseverstärker, eines
Steuerungssignals C3 zum Steuern von Niederspannungs-Vorabladevorgängen zwischen
einer Bitleitung und einer invertierten Bitleitung an einer Hauptzelle
sowie I/O-Anschlüssen
am Leseverstärker
und eines Steuerungssignals C4 zum Steuern des Hochziehens zu einem
Spaltenauswähl-Aktivierungszeitpunkt.
Indessen kann die Niederspannungsbetrieb- und Störungsverhinderungsschaltung
weggelassen werden, wenn die von außen zugeführten Signale (das Signal CSBpad,
das (X,Z-RTD)-Signal und das Spannungseinschalt-Erfassungssignal)
an den Globalsteuerungssignal-Generator stabil sind. Der Globalsteuerungssignal-Generator
liefert ein vorläufiges Signal
C3 zum Erzeugen eines Steuerungssignals C3_C, das an den Leseverstärker und
die I/O-Steuerung 25 zu liefern ist, vorläufige Signale
S1 und S2 zum Erzeugen von Steuerungssignalen PS1 und PS2, die an
die Treiber 22 für
unterteilte Wortleitungen zu legen sind, ein vorläufiges Signal
zum Erzeugen eines Steuerungssignals C4N, das an die Spaltensteuerung 24 anzulegen
ist, und vorläufige
Signale C1 und C2 zum Steuern der Verbindung zwischen Bitleitungen
und dem I/O-Anschluss am Leseverstärker mit dem Lokalsteuerungssignal-Generator 20.
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Gemäß 10 verfügt der Lokalsteuerungssignal-Generator über das
folgende System. Die Signale S1, S2, P2, Cl bis C4, SAN und SAP
werden vom Globalsteuerungssignal-Generator an ihn geliefert. Das
Signal Y-ATD, das ein Erfassungssignal für einen Übergang der Adresse Y ist,
ist ein hoher Impuls. Das Signal WEBpad ist ein Signal für einen Schreibfreigabe-Kontaktfleck, und
im Schreibmodus nimmt es den niedrigen Zustand ein, der als aktivierter
Zustand definiert ist. Signale Z-Add1 bis Z-Add4 werden von einem
Vordecodierer für
die Adresse Z geliefert. Der in 10 dargestellte
Lokalsteuerungssignal-Generator ist ein solcher, der beispielsweise
vorhanden ist, um Speicherzellen auf der linken Seite des in 5 dargestellten
SWL-Treibers auszuwählen.
Ein Lokalsteuerungssignal-Generator, der zum Auswählen von
Speicherzellen auf der rechten Seite des SWL-Treibers vorhanden
ist, hat dasselbe System.
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Gemäß 10 beinhaltet
der Lokalsteuerungssignal-Generator 20 im Wesentlichen
einen ersten Steuerungssignalgenerator 200 zum Erzeugen
von an die Leseverstärker-
und I/O-Steuerung 25 gelieferten Signalen, einen zweiten
Steuerungssignalgenerator 201 zum Erzeugen von an die Spaltensteuerung 24 gelieferten
Signalen sowie einen dritten Steuerungssignalgenerator 202 zum
Erzeugen von an den Treiber 22 für un terteilte Wortleitungen
gelieferten Signalen. Der erste Steuerungssignalgenerator 200 beinhaltet
eine erste Schaltung 203 für logische Operationen, um
die Signale SAN, SAP, Z-Add3, Z-Add4 und das dritte Steuerungssignal
C3 einer logischen Operation zu unterziehen, um Signale SAN_C, SAP_C,
C3N_C und C3P_C zu erzeugen, und eine zweite Schaltung 204 für logische
Operationen zum Empfangen des ersten und zweiten Steuerungssignals
Cl und C2 sowie der Signale Z-Add1 und Z-Add2, um Steuerungssignale
C1P_T, C1N_T, C2P_T, C2N_T und C3N_T zum Steuern von Speicherzellen
auf der Oberseite zu erzeugen.
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Nun
wird das System des Lokalsteuerungssignal-Generators detaillierter
erläutert.
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Die
erste Schaltung 203 für
logische Operationen im ersten Steuerungssignalgenerator 200 beinhaltet
ein erstes NAND-Gatter 203-1,
um die Signale Z-Add3 und Z-Add4 einer logischen Operation zu unterziehen,
um ein Signal zu erzeugen, das bei der Erzeugung von Steuerungssignalen
eine Rolle spielt, die an Speicherzellen auf der unteren Seite angelegt werden;
ein zweites NAND-Gatter 203-2, um das Signal vom ersten
NAND-Gatter 203-1 und die der NAND-Operation unterzogenen
Signale Z-Add1 und Z-Add2 einer logischen Operation zu unterziehen; ein
drittes NAND-Gatter 203-3, um das empfangene Signal SAP
und das Signal vom zweiten NAND-Gatter 203-2 einer logischen
Operation zu unterziehen; einen ersten Inverter 203-4 zum
Invertieren des Signals vom dritten NAND-Gatter 203-3, um ein Signal SAP_C
zu liefern; ein viertes NAND-Gatter 203-5, um das empfangene
Signal SAN und das Signal vom zweiten NAND-Gatter 203-2 einer
logischen Operation zu unterziehen; einen zweiten Inverter 203-6,
um das Signal vom vierten NAND-Gatter 203-5 zu invertieren,
um ein Signal SAN_C zu liefern; einen dritten Inverter 203-7,
um das dritte Steuerungssignal C3 vom Globalsteuerungssignal-Generator zu
invertieren; ein fünftes
NAND-Gatter 203-8, um das Signal vom zweiten NAND-Gatter 203-2 und
das Signal vom dritten Inverter 203-7 einer logischen Operation
zu unterziehen; einen vierten Inverter 203-9 zum Invertieren
des Signals vom fünften
NAND-Gatter 203-8, um ein Signal C3P_C zu erzeugen; und
einen fünften Inverter 203-10 zum
Invertieren des Signals C3 vom vierten Inverter 203-9,
um ein Signal C3N_C zu erzeugen.
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Die
zweite Schaltung 204 für
logische Operationen im ersten Steuerungssignalgenerator 200 beinhaltet
ein erstes NAND-Gatter 204-1,
um die Signal Z-Add1 und Z-Add2 einer logischen Operation zu unterziehen,
um ein Signal zu liefern, das bei der Erzeugung von Steuerungssignalen
eine Rolle spielt, die an Speicherzellen auf einer oberen Seite
anzulegen sind; einen ersten Inverter 204-2 zum Invertieren
des Signals vom ersten NAND-Gatter 204-1; ein zweites NAND-Gatter 204-3,
um das Signal vom ersten Inverter 204-2 und das erste Steuerungssignal
C1 einer NAND-Operation zu unterziehen; einen zweiten und einen
dritten Inverter 204-4 und 204-5 zum Anheben des
Signals vom zweiten NAND-Gatter 204-3, um ein Signal C1P_T
zu liefern; einen vierten Inverter 204-6 zum Invertieren
des Signals vom zweiten NAND-Gatter 204-3, um ein Signal
C1N_T zu liefern; ein drittes NAND-Gatter 204-7, um das
Signal vom ersten Inverter 204-2 und das zweite Steuerungssignal
C2 einer logischen Operation zu unterziehen; einen fünften und
einen sechsten Inverter 204-8 und 204-9, um das Signal
vom dritten NAND-Gatter 204-7 anzuheben, um ein Signal
C2P_T zu erzeugen; einen siebten Inverter 204-10 zum Invertieren
des Signals vom dritten NAND-Gatter 204-7, um ein Signal
C2N_T zu erzeugen; ein viertes NAND-Gatter 204-11, um das
Signal vom ersten Inverter 204-2 und das invertierte dritte
Steuerungssignal C3 einer logischen Operation zu unterziehen; und
einen neunten und einen zehnten Inverter 204-12 und 204-13 zum
Anheben des Signals vom vierten NAND-Gatter 204-11, um
ein Signal C3N_T zu er zeugen.
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Der
Steuerungssignalgenerator 201 beinhaltet einen ersten Inverter 201-1 zum
Invertieren des Signals WEBpad; einen zweiten Inverter 201-2 zum Invertieren
des Signals vom ersten Inverter 201-1; einen dritten Inverter 201-3 zum
Invertieren eines vierten Steuerungssignals C4, ein NAND-Gatter 201-4, um
die Signale vom zweiten und dritten Inverter 201-2 und 201-3 einer
logischen Operation zu unterziehen; einen vierten Inverter 201-5 zum
Invertieren des Signals vom NAND-Gatter 201-4;
ein NOR-Gatter 201-6, um das dritte Steuerungssignal C3,
das Signal vom vierten Inverter 201-5 und das Signal vom ersten
NAND-Gatter 204-1 in der ersten Schaltung 204 für logische
Operationen im ersten Steuerungssignalgenerator 200 einer
NOR-Operation zu unterziehen; einen fünften Inverter 201-7 zum
Invertieren des Signals vom NOR-Gatter 201-6,
um ein Signal C4P_T zu liefern; und einen sechsten Inverter 201-8 zum
Invertieren des Signals vom fünften
Inverter 201-7, um ein Signal C4N_T zu liefern.
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Der
dritte Steuerungssignalgenerator 202 beinhaltet einen ersten
Inverter 202-1 zum Invertieren des Signals P2, ein erstes
NAND-Gatter 202-2, um das Signal Y-ATD, das Signal vom
ersten Inverter 202-1, das vierte Steuerungssignal C4 und
das invertierte Signal WEBpad einer logischen Operation zu unterziehen;
einen zweiten Inverter 202-3 zum Invertieren des Signals
vom ersten NAND-Gatter 202-2; einen dritten bis sechsten
Inverter 202-4 bis 202-7 zum Verzögern des
Signals vom zweiten Inverter 202-3; ein erstes NOR-Gatter 202-8,
um das Signal S1 und das Signal vom zweiten Inverter 202-3 einer logischen
Operation zu unterziehen; ein zweites NOR-Gatter 202-9,
um das Signal vom ersten NOR-Gatter 202-8 und das Signal
vom ersten NAND-Gatter 204-1 in der zweiten Schaltung 204 für logische
Operationen einer NOR-Operation zu unterziehen; einen siebten Inverter 202-10 zum
Invertieren des Signals vom zweiten NOR-Gatter 202-9, um ein
Signal PS1_T zu liefern; ein drittes NOR-Gatter 202-11,
um das zweite Steuerungssignal C2 und das Signal vom sechsten Inverter 202-7 einer
Operation zu unterziehen; ein viertes NOR-Gatter 202-12,
um das Signal vom dritten NOR-Gatter 202-11 und das Signal
vom ersten NAND-Gatter 204-1 in der zweiten Schaltung 204 für logische
Operationen einer NOR-Operation zu unterziehen; und einen siebten Inverter 202-13 zum
Invertieren des Signals vom vierten NOR-Gatter 202-12,
um ein Signal PS2_T zu liefern.
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Im
Lokalsteuerungssignal-Generator der Erfindung erzeugt die erste
Schaltung 203 für
logische Operationen im ersten Steuerungssignalgenerator 200 Signale,
die gemeinsam sowohl an obere als auch untere Speicherzellen zu
liefern sind, und die zweite Schaltung 204 für logische
Operationen im ersten Steuerungssignalgenerator 200 sowie
der zweite und dritte Steuerungssignalgenerator 201 und 202 erzeugen
Signale zum Steuern oberer Speicherzellen. Die Signale PS1_T und
PS2_T, die Steuerungssignale zum Steuern oberer Speicherzellen sind,
sowie Signale PS1_B und PS2_B, die Steuerungssignale zum Steuern
unterer Speicherzellen sind, sind an den SWL-Treiber anzulegende Signale. Nun wird
ein Prozess zum Erzeugen von Steuerungssignalen erläutert, die
dazu erforderlich sind, Speicherzellen links vom SWL-Treiber 22 auszuwählen. Wie
erläutert,
ist der Prozess zum Liefern von Steuerungssignalen, die zum Auswählen rechter Speicherzellen
erforderlich sind, identisch mit dem Prozess zum Erzeugen von Steuerungssignalen,
die zum Auswählen
linker Speicherzellen erforderlich sind. Daher liefert der Lokalsteuerungssignal-Generator 20 auf
der rechten Seite auch Signale PS1_T und PS2_T sowie PS1_B und PS2_B
an den SWL-Treiber 22 in der Mitte. Der Prozess zum Liefern der
Signale PS1_B und PS2_B ist identisch mit dem Prozess zum Liefern
der Signale PS1_T und PS2_T. Daher wird, abhängig von der Seite des Lokal steuerungssignal-Generators 20,
von der die Signale PS1 und PS2 geliefert werden, ein Zellenarray
entweder auf der rechten oder der linken Seite ausgewählt.
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Gemäß 11 beinhaltet
das erste Ausführungsbeispiel
eines Treibers für
unterteilte Wortleitungen eine erste und eine zweite Signalleitung 100 bzw. 100a zum Übertragen
der Signale PS1 bzw. PS2 (in diesem Fall können die Signale PS1 und PS2 die
Signale PS1_T und PS2_T oder die Signale PS1_B und PS2_B sein) vom
Lokalsteuerungssignal-Generator, der Steuerungssignale liefert,
wie sie zum Auswählen
des Zellenarrays auf der linken Seite des in der Mitte liegenden
SWL-Treibers erforderlich sind; eine dritte und eine vierte Signalleitung 111 bzw. 111a zum Übertragen
der Signale PS1 bzw. PS2 (in diesem Fall können die Signale PS1 und PS2
die Signale PS1_T und PS2_T oder die Signale PS1_B und PS2_B sein)
vom Lokalsteuerungssignal-Generator, der Steuerungssignale liefert,
wie sie zum Auswählen
des Zellenarrays auf der rechten Seite des in der Mitte liegenden
SWL-Treibers erforderlich sind; mehrere erste SWL-Treibersignal-Weiterleiteschaltungen 112,
die jeweils mit der ersten Signalleitung 100 oder der dritten
Signalleitung 111 verbunden sind; eine Vielzahl zweiter
SWL-Treibersignal-Weiterleiteschaltungen 113, die jeweils
mit der zweiten Signalleitung 100a oder der vierten Signalleitung 111a verbunden
sind; X-Adressensignal-Weiterleiteschaltungen 114 jeweils
zum Empfangen und Decodieren einer Adresse X und zum Liefern eines
Steuerungssignals zum Auswählen
eines Paars einer ersten und einer zweiten SWL-Treibersignal-Weiterleiteschaltung 112 und 113 aus
der Vielzahl erster und zweiter SWL-Treibersignal-Weiterleiteschaltungen 112 und 113.
Die X-Adressensignal-Weiterleiteschaltung 114 beinhaltet
einen Decodierer 114a zum Empfangen und Decodieren von
mehr als zwei Adressen X sowie einen Inverter INV zum Invertieren
eines Signals vom Decodierer 114a. Die X-Adressensignal-Weiterleiteschaltung 114 liefert
Steuerungs signale zum Auswählen
eines Paars einer ersten und einer zweiten SWL-Treibersignal-Weiterleiteschaltung 112 und 113.
Demgemäß verfügt, wenn
die ersten und zweiten SWL-Treibersignal-Weiterleiteschaltungen 112 und 113 mit
mehreren Paaren vorliegen, auch die X-Adressensignal-Weiterleiteschaltung 114 über mehrere
Paare. Wenn z. B. acht Paare aus einer ersten und einer zweiten
SWL-Treibersignal-Weiterleiteschaltung 112 und 113 existieren,
verfügt
auch die X-Adressensignal-Weiterleiteschaltung 114 über acht
Paare. Demgemäß wird nur
die X-Adressensignal-Weiterleiteschaltung 114, die mit
der ersten und zweiten SWL-Treibersignal-Weiterleiteschaltung 112 und 113,
die ausgewählt
werden sollen, verbunden ist, aus den acht Paaren erster und zweiter
SWL-Treibersignal-Weiterleiteschaltungen 112 und 113 ausgewählt. Die
Anzahl der an den Decodierer 114a gelieferten Adressen
X hängt
von der Anzahl der ersten und zweiten SWL-Treibersignal-Weiterleiteschaltungen 112 und 113 ab.
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Wenn
beim oben genannten SWL-Treiber die ersten und zweiten Signalleitungen 100 und 100a zu
einem Zeitpunkt auf Niedrig aktiviert werden, wird das Treibersignal
an die Zellenarrays auf der linken Seite geliefert, und wenn die
dritten und vierten Signalleitungen 111 und 111a zu
einem Zeitpunkt auf Niedrig aktiviert werden, wird das Treibersignal
an die Zellenarrays auf der rechten Seite geliefert. D. h., dass
das Treibersignal abhängig
davon, ob die ersten und zweiten Signalleitungen 100 und 100a oder die
dritten und vierten Signalleitungen 111 und 111a aktiviert
werden, an die Zellenarrays auf der entsprechenden Seite (links
oder rechts) geliefert wird. Die Auswahl der ersten und zweiten
SWL-Treibersignal-Weiterleiteschaltungen 112 und 113 aus
der Vielzahl derartiger Schaltungen hängt vom Signal von der X-Adressensignal-Weiterleiteschaltung 114,
das aktiviert ist, ab. D. h., dass selbst dann, wenn ein Zellenarray
unter den linken und rechten Zellenarrays abhängig vom Aktivierungszu stand
der ersten und zweiten Signalleitungen 100 und 100a sowie
der dritten und vierten Signalleitungen 111 und 111a ausgewählt wird,
die mehreren Paare erster und zweiter unterteilter Wortleitungen
im ausgewählten
Zellenarray nicht gleichzeitig aktiviert werden können. Um
das Treibersignal selektiv an ein Paar erster und zweiter unterteilter
Wortleitungen unter einer Vielzahl derartiger Paare zu liefern,
sollte nur eine X-Adressensignal-Weiterleiteschaltung 114 aktiviert
werden. Wie erläutert,
ist der SWL-Treiber mit den Zellenarrays sowohl auf der linken als
auch auf der rechten Seite verbunden, und er liefert das Treibersignal
nur an ein Paar erster und zweiter unterteilter Wortleitungen unter
der Vielzahl erster unterteilter Wortleitungen SWL1_n, SWL1_n+1,
SWL1_n+2, ... sowie zweiter unterteilter Wortleitungen SWL2_n, SWL2_n+1, SWL2_n+2
...
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Nun
wird die SWL-Treibersignal-Weiterleiteschaltung detaillierter erläutert.
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Gemäß 11 beinhaltet
jede der SWL-Treibersignal-Weiterleiteschaltungen 112 und 113 einen
PMOS-Transistor und einen NMOS-Transistor, die in Reihe geschaltet
sind, wobei die Gates der Transistoren miteinander verbunden sind.
Die erste Signalleitung 100 und die dritte Signalleitung 111 verfügen über eine
Vielzahl von mit ihnen verbundenen ersten SWL-Treibersignal-Weiterleiteschaltungen 112,
und die zweite Signalleitung 100a und die vierte Signalleitung 111a verfügen über eine Vielzahl
zweiter von mit ihnen verbundenen SWL-Treibersignal-Weiterleiteschaltungen 113,
entgegengesetzt zu den ersten SWL-Treibersignal-Weiterleiteschaltungen 112.
Daher liefern die erste SWL-Treibersignal-Weiterleiteschaltung 112 und
die zweite SWL-Treibersignal-Weiterleiteschaltung 113, wie
sie mit der ersten Signalleitung 100 bzw. der zweiten Signalleitung 100a verbunden
sind, Treibersignale an das linke Zellenarray, während die erste SWL-Treibersignal-Wei terleiteschaltung 112 und
die zweite SWL-Treibersignal-Weiterleiteschaltung 113, die
mit der dritten Signalleitung 111 bzw. der vierten Signalleitung 111a verbunden
sind, Treibersignale an das rechte Zellenarray liefern. Diese Signalleitungen 100, 100a, 111 und 111a sind
mit einem gemeinsamen Gate des PMOS-Transistors und des NMOS-Transistors
in den SWL-Treibersignal-Weiterleiteschaltungen 112 bzw. 113 verbunden.
Daher werden, wenn die über
die erste und zweite Signalleitung 100 und 100a gelieferten
Signale PS1 und PS2 niedrig sind und ein Signal von der X-Adressensignal-Weiterleiteschaltung 114,
die ein Signal für
eine Adresse X1 oder X2 decodiert, aktiviert ist, werden ein erstes
Paar einer ersten und einer zweiten SWL-Treibersignal-Weiterleiteschaltung 112 und 113 der
mehreren Paare erster und zweiter SWL-Treibersignal-Weiterleiteschaltungen 112 und 113 auf
der linken Seite aktiviert, um die ersten und zweiten unterteilten
Wortleitungen L_SWL1_N und L_SWL_n zu aktivieren, während im
Gegensatz hierzu dann, wenn die über
die dritte und vierte Signalleitung 111 und 111a gelieferten
Signale PS1 und PS2 niedrig sind und ein Signal von der X-Adressensignal-Weiterleiteschaltung 114,
die ein Signal für
eine Adresse X1 oder X2 decodiert, aktiviert ist, ein erstes Paar
einer ersten und einer zweiten SWL-Treibersignal-Weiterleiteschaltung 112 und 113 unter
der Vielzahl von Paaren erster und zweiter SWL-Treibersignal-Weiterleiteschaltungen 112 und 113 auf
der rechten Seite aktiviert wird, um die erste und die zweite unterteilte Wortleitung
R_SWL1_n und R_SWL_n zu aktivieren. Indessen wird, wenn die über die
erste und zweite Signalleitung 100 und 100a gelieferten
Signale PS1 und PS2 niedrig sind und ein Signal von der X-Adressensignal-Weiterleiteschaltung 114,
die ein Signal für eine
Adresse X3 oder X4 decodiert, aktiviert ist, ein zweites Paar einer
ersten und einer zweiten SWL-Treibersignal-Weiterleiteschaltung 112 und 113 und
der Vielzahl von Paaren erster und zweiter SWL-Treibersignal-Weiterleiteschaltungen 112 und 113 auf
der linken Seite aktiviert, um die erste und zweite unterteilte
Wortleitung L_SWL1_n+1 und L_SWL_n+1 zu aktivieren, während im
Gegensatz hierzu dann, wenn die über
die dritte und vierte Signalleitung 111 und 111a gelieferten
Signale PS1 und PS2 niedrig sind und ein Signal von der X-Adressensignal-Weiterleiteschaltung 114,
die ein Signal für eine
Adresse X3 oder X4 decodiert, aktiviert ist, ein zweites Paar einer
ersten und einer zweiten SWL-Treibersignal-Weiterleiteschaltung 112 und 113 der
Vielzahl von Paaren erster und zweiter SWL-Treibersignal-Weiterleiteschaltungen 112 und 113 auf der
rechten Seite aktiviert wird, um die erste und die zweite unterteilte
Wortleitung R_SWL1_n+1 und R_SWL_n+1 zu aktivieren. Daraus folgt,
dass die Auswahl der Zellenarrays aus den Zellenarrays auf der linken
Seite oder den Zellenarrays auf der rechten Seite von den Signalen
PS1 und PS2 abhängt, die über die
erste und zweite Signalleitung 100 und 100a sowie
die dritte und vierte Signalleitung 111 und 111a geliefert
werden, während
die Auswahl eines Paars aus einer ersten und einer zweiten SWL nach Auswahl
der linken oder rechten Seite von Zellenarrays von an den Decodierer 114a angelegten
Signalen X1 bis X4 abhängt.
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Die
zeitlichen Verläufe
der über
die erste und zweite Signalleitung 100 und 100a sowie
die dritte und vierte Signalleitung 111 und 111a zu
geführten Signale
PS1 und PS2 in Bezug auf Signale von den SWL-Treibersignal-Weiterleiteschaltungen 112 und 113 sind
in 12 dargestellt.
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Gemäß 12 weisen
das Signal PS1 und das Signal SWL1 für die erste unterteilte Wortleitung wie
auch das Signal PS2 und das Signal SWL2 für die zweite unterteilte Wortleitung
entgegengesetzte Phasen, aber identische Übergangszeitpunkte auf. Wie
es im zeitbezogenen Diagramm dargestellt ist, werden die Signale
SWL1 und SWL2 bis zum Zeitpunkt t1, zu dem beide Signale PS1 und
PS2 hoch sind, auf Niedrig gehalten.
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In
einem Intervall t2, in dem PS1 und PS2 auf Hoch bzw. Niedrig gehalten
werden, wird das Signal SWL1 für
die erste unterteilte Wortleitung auf Niedrig gehalten, während das
Signal SWL2 für
die zweite unterteilte Wortleitung unverändert auf dem Zustand von t1
gehalten wird. In einem Intervall t3, in dem PS1 und PS2 auf Niedrig
bzw. Hoch gehalten werden, erfährt
das Signal SWL1 auf der ersten unterteilten Wortleitung einen Übergang
von zuvor Niedrig auf Hoch, während
das Signal SWL2 auf der zweiten unterteilten Wortleitung einen Übergang
von zuvor Hoch auf Niedrig erfährt.
In einem Intervall t4, in dem sowohl PS1 als auch PS2 auf Hoch gehalten
werden, erfährt
das Signal SWL1 auf der ersten unterteilten Wortleitung einen Übergang
von zuvor Hoch auf Niedrig, während
das Signal SWL2 auf der zweiten unterteilten Wortleitung auf Niedrig,
d. h. dem Zustand wie im Intervall t3, gehalten wird. Wie es aus dem
zeitbezogenen Diagramm erkennbar ist, sind, wenn beide Signale PS1
und PS2 auf Niedrig gehalten werden, das Signal SWL1 für die erste
unterteilte Wortleitung und das Signal SWL2 für die zweite unterteilte Wortleitung
aktiviert, wodurch eine Speicherzelle ausgewählt wird.
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Gemäß 13 verfügt das zweite
Ausführungsbeispiel
eines Treibers für
unterteilte Wortleitungen, im Vergleich zum ersten Ausführungsbeispiel, über Weiterleiteschaltungen 112 und 113 für Treibersignale
für unterteilte
Wortleitungen mit jeweils einem NOR-Gatter, und über X-Adressensignal-Weiterleiteschaltungen 114 mit
jeweils nur einem NAND-Gatter. Z. B. ist ein Eingangsanschluss des NOR-Gatters
der ersten SWL-Treibersignal-Weiterleiteschaltung 112 so
ausgebildet, dass er ein Signal von der X-Adressensignal-Weiterleiteschaltung 114 erhält, während der
andere Eingangsanschluss mit der ersten Signalleitung 100 verbunden
ist. Außerdem
ist ein Eingangsanschluss des NOR-Gatters der zweiten SWL-Treibersignal-Weiterleiteschaltung 113 so
ausgebildet, dass er ein Signal von der X-Adressensignal-Weiterleiteschaltung 114 empfängt, und der
andere Eingangsanschluss ist mit der zweiten Signalleitung 100a verbunden.
So sind die Systeme der ersten und zweiten SWL-Treibersignal-Weiterleiteschaltung 112 und 113 zum
Liefern von Treibersignalen zum Auswählen der Zellenarrays auf der
linken Seite identisch mit Systemen aus der ersten und zweiten SWL-Treibersignal-Weiterleiteschaltung 112 und 113 zum
Liefern von Treibersignalen zum Auswählen von Zellenarrays auf der
rechten Seite, mit der Ausnahme, dass ein Eingangsanschluss des NOR-Gatters
der ersten SWL-Treibersignal-Weiterleiteschaltung 112 mit
der dritten Signalleitung 111 und dem Signal von der X-Adressensignal-Weiterleiteschaltung 114 verbunden
ist, während
ein Eingangsanschluss des NOR-Gatters der zweiten SWL-Treibersignal-Weiterleiteschaltung 113 mit
der vierten Signalleitung 111a und dem Signal von der X-Adressensignal-Weiterleiteschaltung 114 verbunden
ist.
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Gemäß 14 verfügt das dritte
Ausführungsbeispiel
eines Treibers für
unterteilte Wortleitungen über
ein System, bei dem jedes der Signale PS1 und PS2, wie sie über die
erste und zweite Signalleitung 100 und 100a bzw.
die dritte und vierte Signalleitung 111 und 111a geliefert
werden, so beschaffen ist, dass es durch einen Inverter 130 läuft, bevor
es an eine jeweilige Weiterleiteschaltung 112 und 113 für Treibersignale
für unterteilte
Wortleitungen gegeben wird. Die X-Adressensignal-Weiterleiteschaltung 114 beinhaltet
einen Decodierer 114a mit einem NAND-Gatter zum Empfangen
und Decodieren von mindestens zwei Adressen X sowie einen Inverter
INV zum Invertieren des Signals vom Decodierer 114a, identisch
mit der X-Adressensignal-Weiterleiteschaltung 114 beim
ersten Ausführungsbeispiel. Außerdem beinhaltet,
in Vergleich zum zweiten Ausführungsbeispiel,
jede der SWL-Treibersignal-Weiterleiteschaltungen 112 und 113 ein
NAND-Gatter anstelle eines NOR-Gatters, wobei ein Inverter INV an
den Ausgangsanschluss des NAND-Gatters hinzugefügt ist. Bei diesem Ausführungsbeispiel
werden über
die erste und zweite Signalleitung 100 und 100a sowie
die dritte und vierte Signalleitung 111 und 111a gelieferte
Signale PS1 bzw. PS2 durch Inverter 130 invertiert, um
als Steuerungssignale zum Auswählen von
Zellenarrays entweder auf der linken oder der rechten Seite verwendet
zu werden. In diesem Fall werden, wenn die über die dritte Signalleitung 111 und
die vierte Signalleitung 111a gelieferten Signale PS1 bzw.
PS2 aktiviert sind und ein Signal von der X-Adressensignal-Weiterleiteschaltung 114 auf
Hoch aktiviert ist, die erste und zweite SWL-Treibersignal-Weiterleiteschaltung 112 und 113 aktiviert,
um die jeweils mit ihnen verbundenen ersten und zweiten unterteilten
Wortleitungen zu aktivieren, um einen Datenwert in eine Speicherzelle
zu schreiben oder aus einer solchen zu lesen.
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Die
erfindungsgemäße Ansteuerschaltung für einen
nichtflüchtigen
ferroelektrischen Speicher verfügt über den
Vorteil, dass eine Adresse in Zeilenrichtung so beschaffen ist,
dass sie sowohl für
linke als auch rechte Zellenarrays anwendbar ist und Steuerungssignale
vom Lokalsteuerungssignal-Generator zusammen mit einem Signal für eine Adresse
X die Möglichkeit
schaffen, eine gewünschte
Speicherzelle auszuwählen,
was ein einfaches System und eine Verkleinerung der Layoutfläche ermöglicht.