DE19904751C1 - Vertikal integrierte Schaltung und Verfahren zum Herstellen einer vertikal integrierten Schaltung - Google Patents

Abstract

Eine vertikal integrierte Schaltung umfaßt einen ersten Schaltungschip, der eine erste Schaltungsanordnung und eine erste Metallisierungsstruktur aufweist, einen zweiten Schaltungschip, der eine zweite Schaltungsanordnung und eine zweite Metallisierungsstruktur aufweist und auf dem ersten Schaltungschip gestapelt ist, und einen dritten Schaltungschip, der eine dritte Schaltungsanordnung und eine dritte Metallisierungsstruktur aufweist und auf dem zweiten Schaltungschip gestapelt ist, derart, daß sich ein Schaltungschipstapel ergibt. Eine Durchkontaktierung, die sich von der Metallisierungsstruktur des ersten Schaltungschips durch den zweiten Schaltungschip hindurch und zu der dritten Metallisierungsstruktur des dritten Schaltungschips erstreckt, ist ausgeführt, um die erste und die dritte Metallisierungsstruktur elektrisch leitfähig miteinander zu verbinden. Damit können sowohl die Herstellungskosten als auch die Ausbeute bei der Herstellung von vertikal integrierten Schaltungen verbessert werden, da der dritte Schaltungschip über das Durchgangsloch direkt mit dem ersten Schaltungschip ohne dazwischenliegende Metallisierungsstrukturen auf dem zweiten Schaltungschip verbunden wird.

Description

Die vorliegende Erfindung bezieht sich auf integrierte Schaltungen und insbesondere auf vertikal integrierte Schal­ tungen, d. h. Schaltungen, die Stromwege aufweisen, die sich im wesentlichen senkrecht zu einer Hauptebene der integrier­ ten Schaltung bzw. senkrecht zu Hauptebenen von Schaltungs­ chips erstrecken, die die vertikal integrierte Schaltung bilden.

Der Ausdruck "vertikal integriert" soll sich auf eine Inte­ gration von Schaltungen beziehen, bei denen Bauelemente, die durch eine planare Standard-Halbleiter-Technologie herge­ stellt worden sind, vertikal verbunden sind. Die Vorteile eines vertikal integrierten mikroelektronischen Systems be­ stehen insbesondere darin, daß mit im wesentlichen identi­ schen Entwurfsregeln höhere Packungsdichten im Vergleich zu zweidimensionalen Systemen erreicht werden können. Die Vor­ teile ergeben sich hauptsächlich aufgrund vorhandener kürze­ rer Leiterbahnen oder Verbindungen zwischen einzelnen Bau­ elementen oder Schaltungen und aufgrund der Möglichkeit der Realisierung einer parallelen Datenverarbeitung. Die erhöhte Effizienz vertikal integrierter Schaltungen wird ferner da­ durch optimiert, daß eine Verbindungstechnologie eingesetzt wird, die vertikale Verbindungen möglich macht, die be­ züglich ihrer Positionierung frei wählbar sind, und die für eine hohe Integration geeignet sind.

Die US 5,563,084 beschreibt ein Verfahren zum Herstellen einer vertikal integrierten Schaltung, bei dem ein vollständig prozessiertes erstes Substrat über eine Ver­ bindungsschicht mit einzelnen Schaltungschips verbunden wird. Die einzelnen Schaltungschips, die auf das erste Sub­ strats aufgebracht werden, werden durch Vereinzelung eines zweiten Substrats gewonnen. Dieselben werden derart auf die Verbindungsschicht aufgebracht und somit mit dem ersten Sub­ strat verklebt, daß zwischen den Schaltungschips Gräben vor­ handen sind. Nach dem Aufsetzen des Schaltungschips auf das erste Substrat werden die Gräben aufgefüllt, um Planartech­ nologien einsetzen zu können, um die Oberfläche des derart entstandenen Substratstapels strukturieren zu können, um er­ forderliche Metallisierungsverbindungen zu gestalten. Die einzelnen integrierten Schaltungen werden schließlich durch Vereinzeln des fertig prozessierten Substratstapels entlang der aufgefüllten Gräben gewonnen. Verbindungen zwischen Schaltungschips des ersten Substrats und Schaltungschips des zweiten Substrats werden mittels Durchgangslöchern reali­ siert, die durch die Schaltungschips der zweiten Substrat­ ebene erzeugt werden, bevor die Chips auf das erste Substrat aufgesetzt werden. Damit werden zwei unmittelbar übereinan­ derliegende Schaltungschips miteinander verbunden.

Es werden also bereits bei der Prozessierung des zweiten Substrats Interchipvialöcher in die Chips eingebracht, die nach dem Zusammenfügen der selektierten Chips mit dem ersten Substrat bis zu einer Metallisierungsebene dieses ersten Substrats durchgeätzt werden. Über diese Interchipvialöcher werden Schaltungschips des zweiten Substrats mit unmittelbar darunterliegenden Schaltungschips des ersten Substrats elek­ trisch leitend verbunden. Die dazu notwendige Ätz- und Me­ tallisierungs- und Planarisierungsschritte müssen zur Kon­ taktierung für jede Lage erneut durchgeführt werden, was zu erhöhten Produktionskosten und reduzierter Ausbeute führt.

Die DE 44 27 516 A1 bezieht sich auf ein Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung, bei der zunächst zwei Substrate getrennt voneinander verarbeitet werden, um jeweils ein Kontaktloch durch die elektrische Schichten zu haben. Anschließend werden die Kontaktlöcher mit leitfähigem Material aufgefüllt, woraufhin auf ein aufgefülltes Kontaktloch ein schmelzbares Lot aufgebracht wird. Anschließend werden die beiden Substrate aufeinander angeordnet, so daß das Metall des Kontaktlochs des einen Substrats in Kontakt mit dem schmelzbaren Lot auf dem Metall des Kontaktlochs des anderen Substrats kommt. Nach an­ schließender Erwärmung der Anordnung schmilzt das Lot und führt zu einer mechanisch festen und elektrisch leitfähigen Verbindung der beiden Metalle in den beiden Kontaktlöchern derart, daß eine Kontaktierung einer Metallisierungsebene des ersten Substrats mit einer Kontaktierung einer Metalli­ sierungsebene des zweiten Substrats erreicht ist.

Die Aufgabe der vorliegenden Erfindung besteht darin, ver­ tikal integrierte Schaltungen mit zumindest drei Lagen von Schaltungschips zu schaffen, die preisgünstiger und mit ho­ her Ausbeute hergestellt werden können.

Diese Aufgabe wird durch eine vertikal integrierte Schaltung nach Patentanspruch 1 gelöst.

Eine weitere Aufgabe der vorliegenden Erfindung besteht dar­ in, ein wirtschaftliches Verfahren zum Herstellen einer ver­ tikal integrierten Schaltung mit zumindest drei Lagen von Schaltungschips zu schaffen, das eine hohe Ausbeute erlaubt.

Diese Aufgabe wird durch ein Verfahren nach Patentanspruch 8 gelöst.

Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, daß die Prozessierung von Schaltungschips (zweiten Schal­ tungschips), die zwischen einem oberen (dritten Schaltungs­ chip) und einem unteren (ersten Schaltungschip) Schaltungs­ chip positioniert sind, wesentlich vereinfacht werden kann, ohne daß Flexibilitätseinbußen bezüglich der Verbindung ein­ zelner vertikal aufeinander gestapelter Schaltungen hinge­ nommen werden müssen. Im Gegensatz zum Stand der Technik, bei dem Schaltungschips der obersten Schicht des Substrat­ stapels nur mit Schaltungschips der unmittelbar darunter­ liegenden Schicht verbunden werden konnten, liefert die vor­ liegende Erfindung die Möglichkeit, Schaltungschips der obersten Lage auch mit entsprechenden Schaltungschips der weiter tiefer liegenden Lagen des Chipstapels direkt zu verbinden. Bei einer vertikal integrierten Schaltung mit drei Chiplagen bedeutet dies, daß im Gegensatz zum Stand der Technik, bei dem die oberste Lage mit der mittleren und die mittlere mit der unteren verbunden werden konnten, nun auch die oberste mit der untersten Lage verbunden werden kann. Diese Erhöhung der Flexibilität geht zugleich einher mit einer Verringerung der Produktionskosten, da keine Durchkon­ taktierungsprozessierung mehr erforderlich ist, um die mitt­ lere Lage mit der unteren Lage zu verbinden, wenn diese Ver­ bindung lediglich dafür vorgesehen ist, um die oberste Lage mit der untersten Lage zu verbinden. Es ist somit deutlich zu sehen, daß auf eine Vielzahl von Herstellungsschritten verzichtet werden kann, was zum einen den Vorteil hat, daß die Produktionskosten gesenkt werden können, was jedoch zum anderen auch den wesentlichen Vorteil besitzt, daß die Aus­ beute insgesamt erhöht werden kann, da die Ausbeute übli­ cherweise proportional zu der Anzahl von Herstellungsschrit­ ten fällt.

Eine vertikal integrierte Schaltung gemäß der vorliegenden Erfindung umfaßt somit einen ersten Schaltungschip, einen zweiten Schaltungschip und einen dritten Schaltungschip, die jeweils aufeinander gestapelt sind, sowie eine Durchkontak­ tierung, die sich von der Metallisierungsstruktur des ersten Schaltungschips durch den zweiten Schaltungschip hindurch und zu dem dritten Schaltungschip erstreckt, um den ersten Schaltungschip und den dritten Schaltungschip elektrisch leitfähig miteinander zu verbinden. Damit ist es nicht mehr notwendig, vor dem Stapeln des dritten Schaltungschips, d. h. der obersten Lage, auf den zweiten Schaltungschip irgend­ eine Oberflächenbehandlung wie im Stand der Technik durchzu­ führen, um das Durchgangsloch mit einer entsprechenden Me­ tallisierungsebene zu verbinden. Darüberhinaus ist es gemäß der vorliegenden Erfindung nicht einmal mehr erforderlich, vor dem Stapeln des zweiten Schaltungschips auf den ersten Schaltungschip ein Durchgangsloch in dem zweiten Schaltungs­ chip vorzusehen. Es wird lediglich ein Durchgangsloch im dritten, d. h. obersten, Schaltungschip vorgesehen, das ge­ wissermaßen als Maske verwendet wird, um ein Durchgangsloch herzustellen, durch das der oberste Schaltungschip mit dem untersten Schaltungschip verbunden werden kann. Neben der Tatsache der verringerten Anzahl von Herstellungsschritten hat die vorliegende Erfindung ferner den wesentlichen Vor­ teil, daß die Technik selbstjustierend ist, da das Durch­ gangsloch durch den zweiten, d. h. mittleren, Schaltungschip automatisch mit dem Durchgangsloch durch den dritten Schal­ tungschip, d. h. den obersten Schaltungschip, ausgerichtet ist.

Die Vorteile der vorliegenden Erfindung, die zum einen in der Verringerung der Prozeßkosten und zum anderen in der Erhöhung der Ausbeute zu sehen sind, treten noch wesentlich stärker hervor, wenn vertikal integrierte Schaltungen mit mehr als drei Lagen herzustellen sind, bei denen lediglich Verbindungen zwischen dem obersten Schaltungschip und einem beliebigen darunterliegenden Schaltungschip notwendig sind.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeich­ nungen detailliert erläutert. Es zeigen:

Fig. 1 eine Querschnittsansicht eines ersten Substrats, das zwei Schaltungschips aufweist;

Fig. 2 eine Querschnittsansicht eines zweiten Substrats, das zwei Schaltungschips aufweist;

Fig. 3 eine Querschnittsansicht des zweiten Substrats, das auf einem Handling-Substrat angeordnet ist;

Fig. 4 einen Querschnitt eines Substratstapels, der einen ersten Schaltungschip des ersten Schaltungssub­ strats und einen darüber angeordneten zweiten Schaltungschip des zweiten Schaltungssubstrats auf­ weist;

Fig. 5 einen Querschnitt eines dritten Substrats, das ei­ nen dritten Schaltungschip aufweist, in dem sich bereits vorprozessierte Durchgangslöcher befinden;

Fig. 6 einen Querschnitt des dritten Schaltungssubstrats, dessen Rückseite gedünnt worden ist, und das auf einem Handling-Substrat angeordnet ist;

Fig. 7 einen Querschnitt eines Substratstapels, der den ersten Schaltungschip, den zweiten Schaltungschip und den dritten Schaltungschip mit vorprozessierten Durchgangslöchern aufweist;

Fig. 8 einen zu Fig. 7 ähnlichen Querschnitt, bei dem die Durchgangslöcher jedoch fortgesetzt sind;

Fig. 9 einen Querschnitt durch einen Substratstapel, bei dem die erfindungsgemäße Verbindung des dritten Schaltungschips mit dem ersten Schaltungschip ge­ zeigt ist, vor dem Vereinzeln, um zwei vertikal integrierte Schaltungen zu erhalten.

Fig. 1 zeigt eine erste Substratlage A, die zwei nebeneinan­ der angeordnete erste Schaltungschips 2 aufweist, was veran­ schaulichen soll, daß eine Vielzahl derartiger erster Schal­ tungschips 2 auf einem Wafer hergestellt werden können, wie es in der Halbleitertechnologie üblich ist. Die beiden er­ sten Schaltungschips 2 umfassen ein gemeinsames Halbleiter­ substrat 1, eine erste Schaltungsanordnung 3, die vorzugs­ weise eine MOS-Schaltung ist, eine oder mehrere Metallisie­ rungsebenen 4, die vorzugsweise aus einer Aluminiumlegierung bestehen und je nach Anwendungsfall strukturiert sind, und zur elektrischen Isolation eine dielektrische Schicht 5, die auch als Intermetalldielektrikum bezeichnet wird. Die ober­ ste Metallisierungsebene der Metallisierungsstruktur 4 ist hierbei, wie es in der Halbleitertechnik üblich ist, durch eine dielektrische Passivierungsschicht 6 abgedeckt, die auch eine planarisierende Funktion übernehmen kann.

Die in Fig. 1 und ebenfalls in den Fig. 2 bis 9 gezeichnete vertikale Linie zwischen den beiden ersten Schaltungschips der ersten Substratlage A soll darauf hindeuten, daß am Ende des Herstellungsprozesses üblicherweise eine Vereinzelung durchgeführt wird, um die einzelnen vertikal integrierten Schaltungen zu erhalten, die dann beispielsweise gehäust und gebondet werden, um in ihrer beabsichtigten Anwendung einge­ setzt zu werden.

Fig. 2 zeigt eine zweite Substratlage B, die schematisch zwei nebeneinander angeordnete zweite Schaltungschips 8 dar­ stellt, die jeweils eine zweite Schaltungsanordnung 9 in ei­ nem zweiten Halbleitersubstrat 7 aufweisen, auf dem eine zweite Metallisierungsstruktur 10 mit einem Intermetalldi­ elektrikum 11 vorgesehen ist, wobei das Intermetalldielek­ trikum bzw. die oberste Metallisierungsebene wiederum durch eine Passivierungsschicht 12 abgedeckt sind.

Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird zur Erhöhung der Ausbeute die zweite Sub­ stratlage B vereinzelt, um einzelne zweite Schaltungschips zu erhalten, die einem Funktionstest unterzogen werden, da­ mit nur funktionsfähige zweite Schaltungschips verwendet werden, wodurch die Ausbeute wesentlich erhöht werden kann.

Es sei darauf hingewiesen, daß der Funktionstest prinzipiell vor oder nach dem Vereinzeln der zweiten Substratlage B durchgeführt werden könnte.

Fig. 3 zeigt die zweite Substratlage B, deren Rückseite nun jedoch mechanisch gedünnt worden ist, wobei die zweite Sub­ stratlage B dazu mittels einer organischen Haftschicht 13 vorzugweise an eine Siliziumscheibe 14 als temporäres Hand­ ling-Substrat geklebt ist. Die Dünnung der zweiten Substrat­ lage B von der Rückseite aus findet vorzugsweise naßchemisch oder/und chemomechanisch statt. Erst nach dem Dünnen wird die zweite Substratlage B gemeinsam mit dem Handlingsubstrat in die einzelnen zweiten Schaltungschips 8 zerlegt.

Wie es in Fig. 4 gezeigt ist, wird auf der Passivierungs­ schicht 6 der ersten Substratlage vorzugsweise eine Polyi­ midschicht 15 als permanente Verbindungsschicht aufgebracht. Anschließend werden, wie es beschrieben worden ist, nur se­ lektierte intakte zweite Schaltungschips 8 der zweiten Sub­ stratlage B nebeneinander justiert aufgebracht und damit zu einer neuen Chipebene zusammengesetzt. Die Justierung der zweiten Schaltungschips 8 zu den ersten Schaltungschips 2 kann beispielsweise analog zur Flip-Chip-Technik über Ju­ stierstrukturen auf den Chips und Justierstrukturen, die in der ersten Substratlage A integriert sind, erfolgen. Daran anschließend werden die vereinzelten Teilstücke des Hand­ ling-Substrats 14 (Fig. 3) entfernt, woraufhin die durch die Plazierung der vereinzelten Chips entstandenen Gräben zwi­ schen den zweiten Schaltungschips 8 mit einem planarisieren­ den Material 16 aufgefüllt werden. Auf diese Weise wird ein Zwischen-Substratstapel 17 hergestellt, der nun gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung in der neu aufgebrachten Chipebene nur noch intakte zweite Schaltungschips 8 enthält, und der nun aufgrund der planari­ sierenden Schicht 16 eine planare Oberfläche aufweist, die es ermöglicht, daß der Zwischen-Substratstapel 17 wie eine übliche Siliziumscheibe weiterprozessiert werden kann.

Fig. 5 zeigt eine bereits vorprozessierte dritte Substrat­ lage C, die zwei nebeneinander positionierte dritte Schal­ tungschips 19 aufweist, die in Analogie zur ersten und zwei­ ten Substratlage ein Halbleitersubstrat 18, eine dritte Schaltungsanordnung 20, eine dritte Metallisierungsstruktur 21 sowie ein die einzelnen Metallisierungsebenen isolieren­ des Intermetalldielektrikum 22 aufweist. Die obere Metalli­ sierungsebene ist typischerweise wie bei der ersten und der zweiten Substratlage A, B durch eine Passivierungsschicht 23 abgedeckt, auf der nun jedoch als Maskierungslage für ein später folgendes Trockenätzen eine sogenannten Hartmasken­ schicht 24 aufgebracht ist, die photolithographisch struk­ turiert worden ist, um Öffnungen in derselben zu erzeugen, die zwei Typen von Durchgangslöchern 25a, 25b definieren.

Mit Hilfe einer photolithographisch strukturierten Lackmaske (in Fig. 5 nicht gezeigt) werden die Hartmaskenschicht 24 sowie die darunterliegenden dielektrischen Schichten 23 und 22 anisotrop geätzt. Nach dem Entfernen dieser Lackmaske wird vorzugsweise mittels des sogenannten Trenchätzverfah­ rens bis einige Mikrometer in das dritte Halbleitersubstrat 18, das vorzugsweise monokristallines Silizium ist, geätzt, wobei nun die Hartmaskenschicht 24 als Maskierung dient. Damit entstehen die Durchgangslöcher 25a, 25b in den dritten Schaltungschips, die sich jedoch nicht vollständig durch das Substrat 18 erstrecken sondern lediglich teilweise. Es sei darauf hingewiesen, daß keine derartigen Durchgangslöcher in der zweiten Substratlage B, d. h. in den zweiten Schaltungs­ chips 8 erzeugt werden, was wesentlich dazu beiträgt, die Produktionskosten zu erniedrigen und die Ausbeute erfin­ dungsgemäß zu erhöhen.

Wie es in Fig. 6 gezeigt ist, wird die dritte Substratlage C wiederum auf einem weiteren Handling-Substrat 27 mittels ei­ ner geeigneten organischen Haftschicht 26 aufgebracht, um von der Rückseite aus gedünnt zu werden, bis sich die Durch­ gangslöcher 25a und 25b vollständig durch die dritten Schal­ tungschips 19 erstrecken. Anschließend wird in Analogie zu der zweiten Substratlage B die dritte Substratlage C vor­ zugsweise gemeinsam mit dem Handling-Substrat in die ein­ zelnen dritten Schaltungschips 19 zerlegt, die ebenso wie bei der zweiten Substratlage B einem Funktionstest unterzo­ gen werden, derart, daß nur funktionsfähige dritte Schal­ tungschips auf dem Zwischen-Substratstapel 17 (Fig. 4) auf­ gebracht werden. Die vereinzelten dritten Schaltungschips 19, deren Funktionsfähigkeit verifiziert worden ist, werden nun, wie es in Fig. 7 gezeigt ist, mittels einer weiteren permanenten Haftschicht 28 auf den Zwischen-Substratstapel 17 (Fig. 4) aufgesetzt, damit sich ein End-Substratstapel 30 ergibt, falls die vertikal integrierte Schaltung gemäß der vorliegenden Erfindung aus drei Lagen A, B, C besteht. Soll­ te eine vertikal integrierte Schaltung mehr als drei Lagen umfassen, so wird das bezugnehmend auf die Fig. 2 bis 4 be­ schriebene Verfahren je nach Anzahl der Substratlagen wie­ derholt. Es ist somit deutlich, daß lediglich die oberste Lage dem bezüglich der Fig. 5 und 6 beschriebenen Verfahren des Bildens von Durchgangslöchern, unterzogen werden braucht, nicht jedoch die Chips der zweiten Lage B.

Auf den Zwischen-Substratstapel 17 (Fig. 4) wird somit zu­ nächst eine Polyimidschicht 28 als Verbindungsschicht abge­ schieden. Danach werden, wie es ausgeführt worden ist, nur selektierte intakte dritte Schaltungschips 19 auf die ent­ sprechenden zweiten Schaltungschips 8 nebeneinander justiert aufgebracht. Daran anschließend werden die vereinzelten Handlingsubstrat-Teilstücke entfernt, und die Gräben zwi­ schen den dritten Schaltungschips 19 werden schließlich mit einem planarisierenden Material 29 aufgefüllt, damit sich wieder eine planare Oberfläche ergibt. Es sei darauf hinge­ wiesen, daß sämtliche zweiten und dritten Schaltungschips des End-Substratstapels 30 bei einem bevorzugten Ausfüh­ rungsbeispiel der vorliegenden Erfindung funktionsfähig sind, da sie vor ihrer Plazierung in dem End-Substratstapel einem Funktionstest unterzogen worden sind.

Um eine Verbindung zwischen den dritten Schaltungschips 19 und den darunterliegenden zweiten Schaltungschips 8 herzu­ stellen, wird das Durchgangsloch 25a anisotrop geätzt, bis es eine Metallisierungsebene des darunterliegenden zweiten Schaltungschips 8 erreicht. Ferner wird zur Herstellung des Durchgangslochs 25b die Verbindungsschicht 28, die Passivie­ rungsschicht 12 des zweiten Schaltungschips, das Interme­ talldielektrikum 11 des zweiten Schaltungschips, das Sub­ strat 7 des zweiten Schaltungschips sowie die Verbindungs­ schicht 15 zwischen dem ersten und dem zweiten Schaltungs­ chip und darüberhinaus die Passivierungsschicht 6 des ersten Schaltungschips durchgeätzt, derart, daß sich das Durch­ gangsloch 25b von der Oberfläche des End-Substratstapels 30 bis zu der Metallisierungsstruktur 4 des ersten Schaltungs­ chips 2 erstreckt.

Die Hartmaskenschicht 24 sowie das in der zweiten Substrat­ lage B vorprozessesierte Durchgangsloch 25b (Fig. 5, Fig. 6) dienen hierbei als Maskierung für den verwendeten Trocken­ ätzprozeß. Nach der Fertigstellung der Durchgangslöcher wird die Hartmaskenschicht 24 entfernt.

Die Durchgangslöcher 25a, 25b werden anschließend mittels konformer Oxidabscheidung und mittels einem nachfolgenden stark gerichteten Trockenätzverfahren, das auch als Spacer- Ätzverfahren bezeichnet wird, gegenüber dem ersten, dem zweiten und dem dritten Schaltungschip 2, 8, 19 isoliert, wie es in Fig. 9 schematisch angedeutet ist. Damit entsteht ein Spacer-Oxid 31 an den Seitenwänden der Durchgangslöcher 25a und 25b. Anschließend wird auf der Oberfläche des Substratstapels 30 und in die Durchgangslöcher 25a, 25b ein Metall, das vorzugsweise Wolfram ist, abgeschieden und durch chemisches Ätzen wieder von der Oberfläche des Substratstapels 30 entfernt, so daß die Durchgangslöcher 25a, 25b weiterhin mit leitendem Material 32 gefüllt sind, das jedoch von den Schaltungschips durch das Spacer-Oxid 31 isoliert ist.

Damit ist die erste Metallisierungsstruktur 4 des ersten Schaltungschips 2 über die Metallisierung 32 des Durchgangs­ lochs 25 an die Oberfläche des End-Substratstapels "ge­ führt", jedoch noch nicht mit einer Metallisierungsstruktur des dritten Schaltungschips 19 verbunden. Zu diesem Zweck werden gemäß einem bevorzugten Ausführungsbeispiel der vor­ liegenden Erfindung Kontaktlöcher zur Metallisierungsstruk­ tur 21 geöffnet. Nachfolgend wird auf die gesamte Oberfläche des End-Substratstapels 30 eine Metallisierungsebene vor­ zugsweise aus einer Aluminiumlegierung, aufgebracht, die anschließend mittels bekannten Techniken zum Strukturieren zu einer Metallisierungsstruktur 33 strukturiert wird, die schließlich eine elektrisch leitfähige Verbindung zwischen der Metallisierungsstruktur 21 des dritten Schaltungschips 19 und der ersten Metallisierungsstruktur 4 des ersten Schaltungschips 2 herstellt. Die gesamte Anordnung kann schließlich noch mit einer dielektrischen Schicht 34 zu Passivierungszwecken überzogen werden. Nach einem Öffnen von auf der Oberfläche des End-Substratstapels 30 vorgesehenen Bondpads und/oder Maß-Pads können schließlich die vertikal integrierten Chips getestet, vereinzelt und entweder ungehäust oder gehäust in ihrer beabsichtigten Anwendung eingesetzt werden.

Aus der vorangegangenen Beschreibung der erfindungsgemäßen vertikal integrierten Schaltung und des erfindungsgemäßen Verfahrens zum Herstellen der vertikal integrierten Schal­ tung ist es deutlich ersichtlich, daß lediglich CMOS-kompa­ tible Prozeßschritte eingesetzt werden können. Dies ermög­ licht es, vertikal integrierte Schaltungen unter Verwendung bestehender Technologien herzustellen.

Claims (13)

1. Vertikal integrierte Schaltung mit folgenden Merkmalen:
einem ersten Schaltungschip (2), der eine erste Schal­ tungsanordnung (3) und eine erste Metallisierungsstruk­ tur (4) aufweist;
einem zweiten Schaltungschip (8), der eine zweite Schaltungsanordnung (9) und eine zweite Metallisie­ rungsstruktur (10) aufweist und auf dem ersten Schal­ tungschip (2) gestapelt ist;
einem dritten Schaltungschip (19), der eine dritte Schaltungsanordnung (20) und eine dritte Metallisie­ rungsstruktur (21) aufweist und auf dem zweiten Schal­ tungschip (8) gestapelt ist, derart, daß sich ein Schaltungschip-Stapel (30) ergibt; und
eine Durchkontaktierung (25b, 33), die sich von der ersten Metallisierungsstruktur (4) des ersten Schal­ tungschips (2), durch den zweiten Schaltungschip (8) hindurch und zu der dritten Metallisierungsstruktur (21) des dritten Schaltungschips (19) erstreckt und die erste und die dritte Metallisierungsstruktur (4, 21) elektrisch leitfähig miteinander verbindet, wobei die Durchkontaktierung (25b, 33) von dem zweiten Schal­ tungschip (8) elektrisch isoliert ist.

2. Schaltung nach Anspruch 1, die ferner folgende Merkmale aufweist:
eine erste isolierende Haftschicht (15) zwischen dem ersten und dem zweiten Schaltungschip (2, 8); und
eine zweite isolierende Haftschicht (28) zwischen dem zweiten und dem dritten Schaltungschip (8, 19).

3. Schaltung nach Anspruch 1 oder 2, bei der die Durch­ kontaktierung (25b, 33) ein Durchgangsloch (25a), das mit einem elektrisch leitfähigen Material (32) gefüllt ist, aufweist, wobei das elektrisch leitfähige Material (32) durch eine isolierende Schicht (31) an der Seiten­ wand des Durchgangslochs (25b) von dem ersten, zweiten und dritten Schaltungschip (2, 8, 19) abgesehen von der ersten und der dritten Metallisierungsstruktur (4, 21) elektrisch isoliert ist.

4. Schaltung nach einem der vorhergehenden Ansprüche, bei der der zweite und der dritte Schaltungschip (8, 19) funktionsfähige Chips sind, die vor dem Stapeln auf dem ersten Schaltungschip (2) bzw. auf dem zweiten Schal­ tungschip (8) auf ihre Funktionsfähigkeit hin unter­ sucht worden sind.

5. Schaltung nach einem der vorhergehenden Ansprüche, bei der der erste, der zweite und der dritte Schaltungschip (2, 8, 19) jeweils folgende Merkmale aufweisen:
ein Halbleitersubstrat (1, 7, 18), das zumindest ein aktives Schaltungselement (3, 9, 20) aufweist, um die erste, zweite bzw. dritte Schaltungsanordnung zu bil­ den;
eine Mehrzahl von Metallisierungsebenen (4, 10, 21), die durch ein Intermetalldielektrikum (5, 11, 22) von­ einander elektrisch isoliert sind, um die erste, zweite bzw. dritte Metallisierungsstruktur zu bilden;
eine Passivierungsschicht (6, 12, 23) auf der dem Halb­ leitersubstrat gegenüberliegenden Hauptoberfläche des ersten, des zweiten bzw. des dritten Schaltungschips (2, 8, 19),
wobei sich die Durchkontaktierung (25b, 32, 33) zumin­ dest durch die Passivierungsschicht (6) des ersten Schaltungschips, gegebenenfalls durch eine erste Haft­ schicht (15) zwischen dem ersten Schaltungschip und dem zweiten Schaltungschip, das Halbleitersubstrat (7), das Intermetalldielektrikum (11) und die Passivierungs­ schicht (12) des zweiten Schaltungschips (8), gegebe­ nenfalls durch eine zweite Haftschicht (28) zwischen dem zweiten Schaltungschip und dem dritten Schaltungs­ chip, durch das Halbleitersubstrat (18) und zumindest durch einen Teil des Intermetalldielektrikums (22) des dritten Schaltungschips (19) erstreckt, um eine Metal­ lisierungsebene des dritten Schaltungschips zu errei­ chen.

6. Schaltung nach Anspruch 5, bei dem die Durchkontaktie­ rung (25b, 32, 33) ferner eine Durchkontaktierungsver­ bindung (33) aufweist, durch die das Ende des Durch­ gangslochs (25b) in dem dritten Schaltungschip (19), das dem Halbleitersubstrat (18) des dritten Schaltungs­ chips (19) gegenüberliegt, mit einer Metallisierungs­ ebene der Mehrzahl von Metallisierungsebenen (21) des dritten Schaltungschips (19) verbunden ist.

7. Schaltung nach einem der vorhergehenden Ansprüche, bei der die erste, zweite und dritte Schaltungsanordnung (3, 9, 20) CMOS-Schaltungen aufweisen.

8. Verfahren zum Herstellen einer vertikal integrierten Schaltung nach einem der Ansprüche 1 bis 7, mit fol­ genden Schritten:
Bereitstellen eines ersten Schaltungschips, der eine erste Schaltungsanordnung (3) und eine erste Metalli­ sierungsstruktur (4) aufweist;
Bereitstellen eines zweiten Schaltungschips, der eine zweite Schaltungsanordnung (9) und eine zweite Metal­ lisierungsstruktur (10) aufweist und auf dem ersten Schaltungschip (2) gestapelt ist;
Bereitstellen eines dritten Schaltungschips, der eine dritte Schaltungsanordnung (20) und eine dritte Metal­ lisierungsstruktur (21) aufweist und auf dem zweiten Schaltungschip (8) gestapelt ist, derart, daß sich ein Schaltungschip-Stapel (30) ergibt;
Erzeugen eines Durchgangslochs (25b) durch den dritten Schaltungschip (19);
Stapeln des zweiten Schaltungschips (8) auf dem ersten Schaltungschip (2);
Stapeln des dritten Schaltungschips (19) auf dem zwei­ ten Schaltungschip (8);
Fortsetzen des Durchgangslochs (25b) in dem dritten Schaltungschip (19) durch den zweiten Schaltungschip (8) hindurch auf die Metallisierungsstruktur (4) des ersten Schaltungschips (2); und
Herstellen einer elektrisch leitfähigen Verbindung (32, 33) zwischen der dritten Metallisierungsstruktur (21) des dritten Schaltungschips (19) und der ersten Metal­ lisierungsstruktur (4) des ersten Schaltungschips (2) unter Verwendung des durch den zweiten Schaltungschip (8) und zu der ersten Metallisierungsstruktur (4) des ersten Schaltungschips (2) fortgesetzten Durchgangs­ lochs (25b), wobei die elektrisch leitfähige Verbindung zwischen der dritten Metallisierungsstruktur (21) des dritten Schaltungschips (19) und der ersten Metallisie­ rungsstruktur (4) des ersten Schaltungschips (2) von dem zweiten Schaltungschip (8) elektrisch isoliert ist.

9. Verfahren nach Anspruch 8, bei dem der Schritt des Er­ zeugens eines Durchgangslochs (25b) durch den dritten Schaltungschip (19) folgende Teilschritte aufweist:
Ätzen des Durchgangslochs (25b) durch die Metallisie­ rungsstruktur (21) des dritten Schaltungschips (19) und in ein Substrat (18) des dritten Schaltungschips (19) hinein mittels einer entsprechend strukturierten Hart­ maske (24);
Dünnen des dritten Schaltungschips (19) von der Seite des Substrats (18) aus, die der Seite gegenüberliegt, auf der die Metallisierungsstruktur (21) gebildet ist, bis sich das Durchgangsloch (25b) vollständig durch den dritten Schaltungschip (19) erstreckt;
und bei dem der Schritt des Fortsetzens des Durchgangs­ lochs (25b) folgenden Teilschritt aufweist:
anisotropes Ätzen des Durchgangslochs (25b) unter Ver­ wendung der Hartmaske (24) und des Durchgangslochs (25b) durch den dritten Schaltungschip (19), bis das Durchgangsloch (25b) die erste Metallisierungsstruktur (4) des ersten Schaltungschips (2) erreicht.

10. Verfahren nach Anspruch 8 oder 9, bei dem der Schritt des Herstellens einer elektrisch leitfähigen Verbindung (32, 33) folgende Teilschritte aufweist:
Aufbringen einer isolierenden Schicht (32) auf die Sei­ tenwand des Durchgangslochs (25b);
Abscheiden eines Metalls (32) auf den Chipstapel (30);
Entfernen des Metalls von der Oberfläche des Chipsta­ pels (30), derart, daß dasselbe nur in dem Durchgangs­ loch (25b) verbleibt;
Öffnen von Kontaktlöchern zur dritten Metallisierungs­ struktur (21);
Metallisieren der Oberfläche des Chipstapels; und
Strukturieren der Metallisierung, um eine Metallisie­ rungsstruktur (33) zu erhalten, die über das Durch­ gangsloch (25b) die dritte Metallisierungsstruktur (21) mit der ersten Metallisierungsstruktur (4) elektrisch leitfähig verbindet.

11. Verfahren nach Anspruch 10, bei dem der Teilschritt des Aufbringens einer isolierenden Schicht (31) auf die Seitenwand des Durchgangslochs (25b) folgende Unter­ schritte aufweist:
konformes Abscheiden eines Oxids auf die Oberfläche des Chipstapels (30);
stark gerichtetes Trockenätzen, um das Oxid bis auf die isolierende Schicht (31) auf der Seitenwand des Durch­ gangslochs (25b) wieder zu entfernen.

12. Verfahren nach einem der Ansprüche 8 bis 11, bei dem die Schritte des Stapelns des zweiten Schaltungschips (8) auf den ersten Schaltungschip (2) und des dritten Schaltungschip (19) auf den zweiten Schaltungschip (8) jeweils folgende Teilschritte aufweisen:
Aufbringen einer isolierenden Haftschicht (15, 28) auf den ersten Schaltungschip (2) bzw. auf den zweiten Schaltungschip (8),
wobei die Haftschichten (15, 28) im Schritt des Fort­ setzens des Durchgangslochs (25b) in dem Bereich des Durchgangslochs (25) entfernt werden.

13. Verfahren nach einem der Ansprüche 8 bis 12,
bei dem der Schritt des Bereitstellens des ersten Schaltungschips (2) folgenden Teilschritt aufweist: Prozessieren eines Halbleitersubstrats (1), um eine Mehrzahl von ersten Schaltungschips (2) zu erhal­ ten;
bei dem der Schritt des Bereitstellens des zweiten Schaltungschips (8) folgende Teilschritte aufweist:
Prozessieren eines Halbleitersubstrats (7), um eine Mehrzahl von zweiten Schaltungschips (8) zu erhal­ ten;
Vereinzeln und Testen der zweiten Schaltungschips und Aussondern der nicht-funktionsfähigen zweiten Schaltungschips;
bei dem der Schritt des Bereitstellens des dritten Schaltungschips (19) folgende Teilschritte aufweist:
Prozessieren eines Halbleitersubstrats (18), um eine Mehrzahl von dritten Schaltungschips (19) zu erhalten;
Vereinzeln und Testen der dritten Schaltungschips (19) und Aussondern der nicht-funktionsfähigen dritten Schaltungschips (19);
bei dem der Schritt des Stapelns des ersten Schaltungs­ chips (2) auf den zweiten Schaltungschip (8) folgende Teilschritte aufweist:
Befestigen der funktionsfähigen Schaltungschips (8) an speziellen Plätzen auf dem ersten Substrat (A), wodurch sich Gräben zwischen den zweiten Schal­ tungschips (8) ergeben;
Planarisieren der entstehenden Oberfläche durch ein elektrisch isolierendes Material (16);
bei dem der Schritt des Stapelns der dritten Schal­ tungschips (19) auf den Schaltungschip (8) folgende Teilschritte aufweist:
Befestigen der dritten Schaltungschips (19) auf den zweiten Schaltungschips (8), wodurch sich Gräben zwischen den dritten Schaltungschips (19) ergeben;
Planarisieren der entstehenden Oberfläche durch ein elektrisch isolierendes Material (29);
und das ferner folgenden Schritt aufweist:
Vereinzeln des entstehenden Substratstapels (30) ent­ lang der aufgefüllten Gräben.