DE19904751C1 - Vertical IC, e.g. a vertical integrated CMOS circuit, comprises a chip stack with a via which electrically connects metallizations of spaced-apart chips and which is insulated from an intermediate chip - Google Patents
Vertical IC, e.g. a vertical integrated CMOS circuit, comprises a chip stack with a via which electrically connects metallizations of spaced-apart chips and which is insulated from an intermediate chipInfo
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Abstract
Description
Die vorliegende Erfindung bezieht sich auf integrierte Schaltungen und insbesondere auf vertikal integrierte Schal tungen, d. h. Schaltungen, die Stromwege aufweisen, die sich im wesentlichen senkrecht zu einer Hauptebene der integrier ten Schaltung bzw. senkrecht zu Hauptebenen von Schaltungs chips erstrecken, die die vertikal integrierte Schaltung bilden.The present invention relates to integrated Circuits and especially on vertically integrated scarf tungen, d. H. Circuits that have current paths that are essentially perpendicular to a main plane of the integrier circuit or perpendicular to main planes of circuit chips that extend the vertically integrated circuit form.
Der Ausdruck "vertikal integriert" soll sich auf eine Inte gration von Schaltungen beziehen, bei denen Bauelemente, die durch eine planare Standard-Halbleiter-Technologie herge stellt worden sind, vertikal verbunden sind. Die Vorteile eines vertikal integrierten mikroelektronischen Systems be stehen insbesondere darin, daß mit im wesentlichen identi schen Entwurfsregeln höhere Packungsdichten im Vergleich zu zweidimensionalen Systemen erreicht werden können. Die Vor teile ergeben sich hauptsächlich aufgrund vorhandener kürze rer Leiterbahnen oder Verbindungen zwischen einzelnen Bau elementen oder Schaltungen und aufgrund der Möglichkeit der Realisierung einer parallelen Datenverarbeitung. Die erhöhte Effizienz vertikal integrierter Schaltungen wird ferner da durch optimiert, daß eine Verbindungstechnologie eingesetzt wird, die vertikale Verbindungen möglich macht, die be züglich ihrer Positionierung frei wählbar sind, und die für eine hohe Integration geeignet sind.The expression "vertically integrated" is intended to refer to an integer gration of circuits in which components that through a planar standard semiconductor technology have been vertically connected. The advantages of a vertically integrated microelectronic system stand in particular in that with essentially identi design rules higher packing densities compared to two-dimensional systems can be achieved. The before parts result mainly from the existing shortness rer conductor tracks or connections between individual construction elements or circuits and due to the possibility of Realization of parallel data processing. The increased Efficiency of vertically integrated circuits is also there optimized by using a connection technology that makes vertical connections possible, the be are freely selectable in terms of their positioning, and those for a high level of integration is appropriate.
Die US 5,563,084 beschreibt ein Verfahren zum Herstellen einer vertikal integrierten Schaltung, bei dem ein vollständig prozessiertes erstes Substrat über eine Ver bindungsschicht mit einzelnen Schaltungschips verbunden wird. Die einzelnen Schaltungschips, die auf das erste Sub strats aufgebracht werden, werden durch Vereinzelung eines zweiten Substrats gewonnen. Dieselben werden derart auf die Verbindungsschicht aufgebracht und somit mit dem ersten Sub strat verklebt, daß zwischen den Schaltungschips Gräben vor handen sind. Nach dem Aufsetzen des Schaltungschips auf das erste Substrat werden die Gräben aufgefüllt, um Planartech nologien einsetzen zu können, um die Oberfläche des derart entstandenen Substratstapels strukturieren zu können, um er forderliche Metallisierungsverbindungen zu gestalten. Die einzelnen integrierten Schaltungen werden schließlich durch Vereinzeln des fertig prozessierten Substratstapels entlang der aufgefüllten Gräben gewonnen. Verbindungen zwischen Schaltungschips des ersten Substrats und Schaltungschips des zweiten Substrats werden mittels Durchgangslöchern reali siert, die durch die Schaltungschips der zweiten Substrat ebene erzeugt werden, bevor die Chips auf das erste Substrat aufgesetzt werden. Damit werden zwei unmittelbar übereinan derliegende Schaltungschips miteinander verbunden.US 5,563,084 describes a method for Manufacturing a vertically integrated circuit in which a fully processed first substrate via a ver bond layer connected to individual circuit chips becomes. The individual circuit chips that are on the first sub strats are applied by separating one won second substrate. The same are so on the Connection layer applied and thus with the first sub strat glued that trenches between the circuit chips are available. After placing the circuit chip on the first substrate, the trenches are filled to planartech to be able to use technologies to improve the surface of such to be able to structure the resulting stack of substrates in order to to design required metallization connections. The individual integrated circuits are eventually through Separating the finished processed stack of substrates along of the filled trenches. Connections between Circuit chips of the first substrate and circuit chips of the second substrate are realized by means of through holes siert by the circuit chips of the second substrate level are generated before the chips on the first substrate be put on. This means that two are immediately aligned the underlying circuit chips connected together.
Es werden also bereits bei der Prozessierung des zweiten Substrats Interchipvialöcher in die Chips eingebracht, die nach dem Zusammenfügen der selektierten Chips mit dem ersten Substrat bis zu einer Metallisierungsebene dieses ersten Substrats durchgeätzt werden. Über diese Interchipvialöcher werden Schaltungschips des zweiten Substrats mit unmittelbar darunterliegenden Schaltungschips des ersten Substrats elek trisch leitend verbunden. Die dazu notwendige Ätz- und Me tallisierungs- und Planarisierungsschritte müssen zur Kon taktierung für jede Lage erneut durchgeführt werden, was zu erhöhten Produktionskosten und reduzierter Ausbeute führt. So it is already processing the second Substrate interchipvial holes introduced into the chips, the after joining the selected chips with the first Substrate up to a metallization level of this first Substrate are etched through. About these interchipvial holes circuit chips of the second substrate with immediately underlying circuit chips of the first substrate elek trically connected. The necessary etching and me tallization and planarization steps must be carried out for con Tacting for each layer must be carried out again, resulting in increased production costs and reduced yield.
Die DE 44 27 516 A1 bezieht sich auf ein Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung, bei der zunächst zwei Substrate getrennt voneinander verarbeitet werden, um jeweils ein Kontaktloch durch die elektrische Schichten zu haben. Anschließend werden die Kontaktlöcher mit leitfähigem Material aufgefüllt, woraufhin auf ein aufgefülltes Kontaktloch ein schmelzbares Lot aufgebracht wird. Anschließend werden die beiden Substrate aufeinander angeordnet, so daß das Metall des Kontaktlochs des einen Substrats in Kontakt mit dem schmelzbaren Lot auf dem Metall des Kontaktlochs des anderen Substrats kommt. Nach an schließender Erwärmung der Anordnung schmilzt das Lot und führt zu einer mechanisch festen und elektrisch leitfähigen Verbindung der beiden Metalle in den beiden Kontaktlöchern derart, daß eine Kontaktierung einer Metallisierungsebene des ersten Substrats mit einer Kontaktierung einer Metalli sierungsebene des zweiten Substrats erreicht ist.DE 44 27 516 A1 relates to a method for Production of a three-dimensional circuit arrangement, at who initially processed two substrates separately to be one contact hole through the electrical To have layers. Then the contact holes filled with conductive material, whereupon a filled contact hole applied a fusible solder becomes. Then the two substrates are on top of each other arranged so that the metal of the contact hole of one Substrate in contact with the fusible solder on the metal of the contact hole of the other substrate. After on Subsequent heating of the assembly melts the solder and leads to a mechanically strong and electrically conductive Connection of the two metals in the two contact holes such that contacting a metallization level of the first substrate with contacting of a metal level of the second substrate is reached.
Die Aufgabe der vorliegenden Erfindung besteht darin, ver tikal integrierte Schaltungen mit zumindest drei Lagen von Schaltungschips zu schaffen, die preisgünstiger und mit ho her Ausbeute hergestellt werden können.The object of the present invention is to ver tically integrated circuits with at least three layers of To create circuit chips that are cheaper and with ho yield can be produced.
Diese Aufgabe wird durch eine vertikal integrierte Schaltung nach Patentanspruch 1 gelöst. This task is accomplished through a vertically integrated circuit solved according to claim 1.
Eine weitere Aufgabe der vorliegenden Erfindung besteht dar in, ein wirtschaftliches Verfahren zum Herstellen einer ver tikal integrierten Schaltung mit zumindest drei Lagen von Schaltungschips zu schaffen, das eine hohe Ausbeute erlaubt.Another object of the present invention is in, an economical process for making a ver tically integrated circuit with at least three layers of To create circuit chips that allow a high yield.
Diese Aufgabe wird durch ein Verfahren nach Patentanspruch 8 gelöst.This object is achieved by a method according to claim 8 solved.
Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, daß die Prozessierung von Schaltungschips (zweiten Schal tungschips), die zwischen einem oberen (dritten Schaltungs chip) und einem unteren (ersten Schaltungschip) Schaltungs chip positioniert sind, wesentlich vereinfacht werden kann, ohne daß Flexibilitätseinbußen bezüglich der Verbindung ein zelner vertikal aufeinander gestapelter Schaltungen hinge nommen werden müssen. Im Gegensatz zum Stand der Technik, bei dem Schaltungschips der obersten Schicht des Substrat stapels nur mit Schaltungschips der unmittelbar darunter liegenden Schicht verbunden werden konnten, liefert die vor liegende Erfindung die Möglichkeit, Schaltungschips der obersten Lage auch mit entsprechenden Schaltungschips der weiter tiefer liegenden Lagen des Chipstapels direkt zu verbinden. Bei einer vertikal integrierten Schaltung mit drei Chiplagen bedeutet dies, daß im Gegensatz zum Stand der Technik, bei dem die oberste Lage mit der mittleren und die mittlere mit der unteren verbunden werden konnten, nun auch die oberste mit der untersten Lage verbunden werden kann. Diese Erhöhung der Flexibilität geht zugleich einher mit einer Verringerung der Produktionskosten, da keine Durchkon taktierungsprozessierung mehr erforderlich ist, um die mitt lere Lage mit der unteren Lage zu verbinden, wenn diese Ver bindung lediglich dafür vorgesehen ist, um die oberste Lage mit der untersten Lage zu verbinden. Es ist somit deutlich zu sehen, daß auf eine Vielzahl von Herstellungsschritten verzichtet werden kann, was zum einen den Vorteil hat, daß die Produktionskosten gesenkt werden können, was jedoch zum anderen auch den wesentlichen Vorteil besitzt, daß die Aus beute insgesamt erhöht werden kann, da die Ausbeute übli cherweise proportional zu der Anzahl von Herstellungsschrit ten fällt.The present invention is based on the finding that that the processing of circuit chips (second scarf tungschips) between an upper (third circuit chip) and a lower (first circuit chip) circuit are positioned, can be significantly simplified, without sacrificing flexibility in connection zelner vertically stacked circuits hang have to be taken. In contrast to the state of the art, in the circuit chip of the top layer of the substrate stack only with circuit chips immediately below lying layer could be connected lying invention the possibility of circuit chips top layer also with appropriate circuit chips deeper layers of the chip stack directly to connect. With a vertically integrated circuit with three chip layers, this means that in contrast to the state of the Technology in which the top layer with the middle and the middle one could be connected to the lower one, now too the top one can be connected to the bottom one. This increase in flexibility goes hand in hand a reduction in production costs, since no con clocking processing is more required to the mitt connect the lower layer to the lower layer if this Ver Binding is only intended to be the top layer to connect with the lowest layer. It is therefore clear to see that on a variety of manufacturing steps can be dispensed with, which on the one hand has the advantage that production costs can be reduced, which, however, another also has the essential advantage that the Aus loot overall can be increased because the yield übli proportional to the number of manufacturing steps ten falls.
Eine vertikal integrierte Schaltung gemäß der vorliegenden Erfindung umfaßt somit einen ersten Schaltungschip, einen zweiten Schaltungschip und einen dritten Schaltungschip, die jeweils aufeinander gestapelt sind, sowie eine Durchkontak tierung, die sich von der Metallisierungsstruktur des ersten Schaltungschips durch den zweiten Schaltungschip hindurch und zu dem dritten Schaltungschip erstreckt, um den ersten Schaltungschip und den dritten Schaltungschip elektrisch leitfähig miteinander zu verbinden. Damit ist es nicht mehr notwendig, vor dem Stapeln des dritten Schaltungschips, d. h. der obersten Lage, auf den zweiten Schaltungschip irgend eine Oberflächenbehandlung wie im Stand der Technik durchzu führen, um das Durchgangsloch mit einer entsprechenden Me tallisierungsebene zu verbinden. Darüberhinaus ist es gemäß der vorliegenden Erfindung nicht einmal mehr erforderlich, vor dem Stapeln des zweiten Schaltungschips auf den ersten Schaltungschip ein Durchgangsloch in dem zweiten Schaltungs chip vorzusehen. Es wird lediglich ein Durchgangsloch im dritten, d. h. obersten, Schaltungschip vorgesehen, das ge wissermaßen als Maske verwendet wird, um ein Durchgangsloch herzustellen, durch das der oberste Schaltungschip mit dem untersten Schaltungschip verbunden werden kann. Neben der Tatsache der verringerten Anzahl von Herstellungsschritten hat die vorliegende Erfindung ferner den wesentlichen Vor teil, daß die Technik selbstjustierend ist, da das Durch gangsloch durch den zweiten, d. h. mittleren, Schaltungschip automatisch mit dem Durchgangsloch durch den dritten Schal tungschip, d. h. den obersten Schaltungschip, ausgerichtet ist.A vertically integrated circuit according to the present The invention thus comprises a first circuit chip, a second circuit chip and a third circuit chip that are stacked on top of each other, as well as a through contact tation, which differs from the metallization structure of the first Circuit chips through the second circuit chip and extends to the third circuit chip to the first Circuit chip and the third circuit chip electrically connect conductive. It is no longer so necessary before stacking the third circuit chip, d. H. the top layer on the second circuit chip to carry out a surface treatment as in the prior art lead to the through hole with an appropriate me to connect tallization level. Furthermore, it is in accordance of the present invention is no longer required before stacking the second circuit chip on top of the first Circuit chip has a through hole in the second circuit to provide chip. There is only a through hole in the third, d. H. uppermost, circuit chip provided, the ge used as a mask to make a through hole to manufacture, through which the top circuit chip with the lowest circuit chip can be connected. In addition to the Fact of reduced number of manufacturing steps the present invention also has the essential purpose partly that the technology is self-adjusting because the through passage through the second, d. H. middle, circuit chip automatically with the through hole through the third scarf tungschip, d. H. the top circuit chip aligned is.
Die Vorteile der vorliegenden Erfindung, die zum einen in der Verringerung der Prozeßkosten und zum anderen in der Erhöhung der Ausbeute zu sehen sind, treten noch wesentlich stärker hervor, wenn vertikal integrierte Schaltungen mit mehr als drei Lagen herzustellen sind, bei denen lediglich Verbindungen zwischen dem obersten Schaltungschip und einem beliebigen darunterliegenden Schaltungschip notwendig sind.The advantages of the present invention, firstly in the reduction in process costs and secondly in the Increases in yield are still seen significantly more prominent when using vertically integrated circuits more than three layers are to be produced, in which only Connections between the top circuit chip and one any underlying circuit chip are necessary.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeich nungen detailliert erläutert. Es zeigen:Preferred embodiments of the present invention are referred to below with reference to the attached drawing explained in detail. Show it:
Fig. 1 eine Querschnittsansicht eines ersten Substrats, das zwei Schaltungschips aufweist; FIG. 1 is a cross-sectional view of a first substrate having two circuit chips;
Fig. 2 eine Querschnittsansicht eines zweiten Substrats, das zwei Schaltungschips aufweist; Fig. 2 is a cross-sectional view of a second substrate having two circuit chips;
Fig. 3 eine Querschnittsansicht des zweiten Substrats, das auf einem Handling-Substrat angeordnet ist; Figure 3 is a cross-sectional view of the second substrate which is arranged on a handling substrate.
Fig. 4 einen Querschnitt eines Substratstapels, der einen ersten Schaltungschip des ersten Schaltungssub strats und einen darüber angeordneten zweiten Schaltungschip des zweiten Schaltungssubstrats auf weist; Fig. 4 is a cross-section of a substrate stack, which has a first circuit chip of the first Schaltungssub strats and an overlying second circuit chip on the second circuit substrate;
Fig. 5 einen Querschnitt eines dritten Substrats, das ei nen dritten Schaltungschip aufweist, in dem sich bereits vorprozessierte Durchgangslöcher befinden; Figure 5 has a cross-section of a third substrate, the egg NEN third circuit chip in which are already preprocessed through holes.
Fig. 6 einen Querschnitt des dritten Schaltungssubstrats, dessen Rückseite gedünnt worden ist, und das auf einem Handling-Substrat angeordnet ist;, And which is arranged on a handling substrate 6 shows a cross section of the third circuit substrate whose back side has been thinned.
Fig. 7 einen Querschnitt eines Substratstapels, der den ersten Schaltungschip, den zweiten Schaltungschip und den dritten Schaltungschip mit vorprozessierten Durchgangslöchern aufweist; Fig. 7 is a cross-section of a substrate stack having the first circuit chip, the second circuit chip and the third circuit chip with preprocessed through holes;
Fig. 8 einen zu Fig. 7 ähnlichen Querschnitt, bei dem die Durchgangslöcher jedoch fortgesetzt sind; FIG. 8 shows a cross section similar to FIG. 7, but in which the through holes are continued;
Fig. 9 einen Querschnitt durch einen Substratstapel, bei dem die erfindungsgemäße Verbindung des dritten Schaltungschips mit dem ersten Schaltungschip ge zeigt ist, vor dem Vereinzeln, um zwei vertikal integrierte Schaltungen zu erhalten. Fig. 9 shows a cross section through a substrate stack, in which the connection according to the invention of the third circuit chip with the first circuit chip is shown ge, prior to singulation, in order to obtain two vertically integrated circuits.
Fig. 1 zeigt eine erste Substratlage A, die zwei nebeneinan der angeordnete erste Schaltungschips 2 aufweist, was veran schaulichen soll, daß eine Vielzahl derartiger erster Schal tungschips 2 auf einem Wafer hergestellt werden können, wie es in der Halbleitertechnologie üblich ist. Die beiden er sten Schaltungschips 2 umfassen ein gemeinsames Halbleiter substrat 1, eine erste Schaltungsanordnung 3, die vorzugs weise eine MOS-Schaltung ist, eine oder mehrere Metallisie rungsebenen 4, die vorzugsweise aus einer Aluminiumlegierung bestehen und je nach Anwendungsfall strukturiert sind, und zur elektrischen Isolation eine dielektrische Schicht 5, die auch als Intermetalldielektrikum bezeichnet wird. Die ober ste Metallisierungsebene der Metallisierungsstruktur 4 ist hierbei, wie es in der Halbleitertechnik üblich ist, durch eine dielektrische Passivierungsschicht 6 abgedeckt, die auch eine planarisierende Funktion übernehmen kann. Fig. 1 shows a first substrate layer A, which has two arranged next to each other the first circuit chips 2 , which is to illustrate that a variety of such first scarf device chips 2 can be produced on a wafer, as is common in semiconductor technology. The two he most circuit chips 2 comprise a common semiconductor substrate 1 , a first circuit arrangement 3 , which is preferably a MOS circuit, one or more metallization levels 4 , which preferably consist of an aluminum alloy and are structured depending on the application, and for electrical purposes Isolation a dielectric layer 5 , which is also referred to as an intermetallic dielectric. The uppermost metallization level of the metallization structure 4 is, as is customary in semiconductor technology, covered by a dielectric passivation layer 6 , which can also take on a planarizing function.
Die in Fig. 1 und ebenfalls in den Fig. 2 bis 9 gezeichnete vertikale Linie zwischen den beiden ersten Schaltungschips der ersten Substratlage A soll darauf hindeuten, daß am Ende des Herstellungsprozesses üblicherweise eine Vereinzelung durchgeführt wird, um die einzelnen vertikal integrierten Schaltungen zu erhalten, die dann beispielsweise gehäust und gebondet werden, um in ihrer beabsichtigten Anwendung einge setzt zu werden.The vertical line drawn in FIG. 1 and also in FIGS. 2 to 9 between the two first circuit chips of the first substrate layer A is intended to indicate that a separation is usually carried out at the end of the manufacturing process in order to obtain the individual vertically integrated circuits, which are then packaged and bonded, for example, to be used in their intended application.
Fig. 2 zeigt eine zweite Substratlage B, die schematisch zwei nebeneinander angeordnete zweite Schaltungschips 8 dar stellt, die jeweils eine zweite Schaltungsanordnung 9 in ei nem zweiten Halbleitersubstrat 7 aufweisen, auf dem eine zweite Metallisierungsstruktur 10 mit einem Intermetalldi elektrikum 11 vorgesehen ist, wobei das Intermetalldielek trikum bzw. die oberste Metallisierungsebene wiederum durch eine Passivierungsschicht 12 abgedeckt sind. Fig. 2 shows a second substrate layer B, which schematically represents two juxtaposed second circuit chips 8 , each having a second circuit arrangement 9 in a second semiconductor substrate 7 , on which a second metallization structure 10 is provided with an intermetallic dielectric 11 , the Intermetallic dielectric or the top metallization level are in turn covered by a passivation layer 12 .
Gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird zur Erhöhung der Ausbeute die zweite Sub stratlage B vereinzelt, um einzelne zweite Schaltungschips zu erhalten, die einem Funktionstest unterzogen werden, da mit nur funktionsfähige zweite Schaltungschips verwendet werden, wodurch die Ausbeute wesentlich erhöht werden kann.According to a preferred embodiment of the present Invention is the second sub to increase the yield stratlage B isolated to individual second circuit chips to get a function test, because used with only functional second circuit chips be, whereby the yield can be increased significantly.
Es sei darauf hingewiesen, daß der Funktionstest prinzipiell vor oder nach dem Vereinzeln der zweiten Substratlage B durchgeführt werden könnte.It should be noted that the functional test in principle before or after the separation of the second substrate layer B could be done.
Fig. 3 zeigt die zweite Substratlage B, deren Rückseite nun jedoch mechanisch gedünnt worden ist, wobei die zweite Sub stratlage B dazu mittels einer organischen Haftschicht 13 vorzugweise an eine Siliziumscheibe 14 als temporäres Hand ling-Substrat geklebt ist. Die Dünnung der zweiten Substrat lage B von der Rückseite aus findet vorzugsweise naßchemisch oder/und chemomechanisch statt. Erst nach dem Dünnen wird die zweite Substratlage B gemeinsam mit dem Handlingsubstrat in die einzelnen zweiten Schaltungschips 8 zerlegt. Fig. 3 shows the second substrate layer B, the back of which, however, has now been thinned mechanically, the second substrate layer B being glued to a silicon wafer 14 as a temporary handling substrate by means of an organic adhesive layer 13 . The thinning of the second substrate layer B from the rear preferably takes place wet-chemically and / or chemomechanically. Only after thinning is the second substrate layer B disassembled into the individual second circuit chips 8 together with the handling substrate.
Wie es in Fig. 4 gezeigt ist, wird auf der Passivierungs schicht 6 der ersten Substratlage vorzugsweise eine Polyi midschicht 15 als permanente Verbindungsschicht aufgebracht. Anschließend werden, wie es beschrieben worden ist, nur se lektierte intakte zweite Schaltungschips 8 der zweiten Sub stratlage B nebeneinander justiert aufgebracht und damit zu einer neuen Chipebene zusammengesetzt. Die Justierung der zweiten Schaltungschips 8 zu den ersten Schaltungschips 2 kann beispielsweise analog zur Flip-Chip-Technik über Ju stierstrukturen auf den Chips und Justierstrukturen, die in der ersten Substratlage A integriert sind, erfolgen. Daran anschließend werden die vereinzelten Teilstücke des Hand ling-Substrats 14 (Fig. 3) entfernt, woraufhin die durch die Plazierung der vereinzelten Chips entstandenen Gräben zwi schen den zweiten Schaltungschips 8 mit einem planarisieren den Material 16 aufgefüllt werden. Auf diese Weise wird ein Zwischen-Substratstapel 17 hergestellt, der nun gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung in der neu aufgebrachten Chipebene nur noch intakte zweite Schaltungschips 8 enthält, und der nun aufgrund der planari sierenden Schicht 16 eine planare Oberfläche aufweist, die es ermöglicht, daß der Zwischen-Substratstapel 17 wie eine übliche Siliziumscheibe weiterprozessiert werden kann.As shown in FIG. 4, a polyimide layer 15 is preferably applied as a permanent connection layer on the passivation layer 6 of the first substrate layer. Subsequently, as has been described, only selected intact second circuit chips 8 of the second substrate layer B are applied next to one another in an adjusted manner and are thus assembled to form a new chip level. The adjustment of the second circuit chips 8 to the first circuit chips 2 can be carried out, for example, analogously to the flip-chip technology by means of bull structures on the chips and adjustment structures which are integrated in the first substrate layer A. Then the isolated sections of the handling substrate 14 ( FIG. 3) are removed, whereupon the trenches formed by the placement of the separated chips between the second circuit chips 8 are filled with a planarizing material 16 . In this way, an intermediate substrate stack 17 is produced which, according to a preferred exemplary embodiment of the present invention, now only contains intact second circuit chips 8 in the newly applied chip plane, and which, because of the planarizing layer 16, now has a planar surface which makes it possible that the intermediate substrate stack 17 can be processed further like a conventional silicon wafer.
Fig. 5 zeigt eine bereits vorprozessierte dritte Substrat lage C, die zwei nebeneinander positionierte dritte Schal tungschips 19 aufweist, die in Analogie zur ersten und zwei ten Substratlage ein Halbleitersubstrat 18, eine dritte Schaltungsanordnung 20, eine dritte Metallisierungsstruktur 21 sowie ein die einzelnen Metallisierungsebenen isolieren des Intermetalldielektrikum 22 aufweist. Die obere Metalli sierungsebene ist typischerweise wie bei der ersten und der zweiten Substratlage A, B durch eine Passivierungsschicht 23 abgedeckt, auf der nun jedoch als Maskierungslage für ein später folgendes Trockenätzen eine sogenannten Hartmasken schicht 24 aufgebracht ist, die photolithographisch struk turiert worden ist, um Öffnungen in derselben zu erzeugen, die zwei Typen von Durchgangslöchern 25a, 25b definieren. Fig. 5 shows an already preprocessed third substrate layer C, which has two side-by-side third circuit device chips 19 which, in analogy to the first and second substrate layers, isolate a semiconductor substrate 18 , a third circuit arrangement 20 , a third metallization structure 21 and also the individual metallization levels of the intermetallic dielectric 22 . The upper metallization level is typically covered, as in the first and second substrate layers A, B, by a passivation layer 23 , on which, however, a so-called hard mask layer 24 , which has been structured photolithographically, is applied as a masking layer for a subsequent dry etching To create openings in the same, which define two types of through holes 25 a, 25 b.
Mit Hilfe einer photolithographisch strukturierten Lackmaske (in Fig. 5 nicht gezeigt) werden die Hartmaskenschicht 24 sowie die darunterliegenden dielektrischen Schichten 23 und 22 anisotrop geätzt. Nach dem Entfernen dieser Lackmaske wird vorzugsweise mittels des sogenannten Trenchätzverfah rens bis einige Mikrometer in das dritte Halbleitersubstrat 18, das vorzugsweise monokristallines Silizium ist, geätzt, wobei nun die Hartmaskenschicht 24 als Maskierung dient. Damit entstehen die Durchgangslöcher 25a, 25b in den dritten Schaltungschips, die sich jedoch nicht vollständig durch das Substrat 18 erstrecken sondern lediglich teilweise. Es sei darauf hingewiesen, daß keine derartigen Durchgangslöcher in der zweiten Substratlage B, d. h. in den zweiten Schaltungs chips 8 erzeugt werden, was wesentlich dazu beiträgt, die Produktionskosten zu erniedrigen und die Ausbeute erfin dungsgemäß zu erhöhen.The hard mask layer 24 and the dielectric layers 23 and 22 underneath are anisotropically etched using a photolithographically structured resist mask (not shown in FIG. 5). After removal of this resist mask, etching is preferably carried out by means of the so-called trench etching process up to a few micrometers into the third semiconductor substrate 18 , which is preferably monocrystalline silicon, the hard mask layer 24 now serving as a mask. This creates the through holes 25 a, 25 b in the third circuit chips, which, however, do not extend completely through the substrate 18 but only partially. It should be noted that no such through holes are generated in the second substrate layer B, ie in the second circuit chips 8 , which contributes significantly to reducing the production costs and increasing the yield according to the invention.
Wie es in Fig. 6 gezeigt ist, wird die dritte Substratlage C wiederum auf einem weiteren Handling-Substrat 27 mittels ei ner geeigneten organischen Haftschicht 26 aufgebracht, um von der Rückseite aus gedünnt zu werden, bis sich die Durch gangslöcher 25a und 25b vollständig durch die dritten Schal tungschips 19 erstrecken. Anschließend wird in Analogie zu der zweiten Substratlage B die dritte Substratlage C vor zugsweise gemeinsam mit dem Handling-Substrat in die ein zelnen dritten Schaltungschips 19 zerlegt, die ebenso wie bei der zweiten Substratlage B einem Funktionstest unterzo gen werden, derart, daß nur funktionsfähige dritte Schal tungschips auf dem Zwischen-Substratstapel 17 (Fig. 4) auf gebracht werden. Die vereinzelten dritten Schaltungschips 19, deren Funktionsfähigkeit verifiziert worden ist, werden nun, wie es in Fig. 7 gezeigt ist, mittels einer weiteren permanenten Haftschicht 28 auf den Zwischen-Substratstapel 17 (Fig. 4) aufgesetzt, damit sich ein End-Substratstapel 30 ergibt, falls die vertikal integrierte Schaltung gemäß der vorliegenden Erfindung aus drei Lagen A, B, C besteht. Soll te eine vertikal integrierte Schaltung mehr als drei Lagen umfassen, so wird das bezugnehmend auf die Fig. 2 bis 4 be schriebene Verfahren je nach Anzahl der Substratlagen wie derholt. Es ist somit deutlich, daß lediglich die oberste Lage dem bezüglich der Fig. 5 und 6 beschriebenen Verfahren des Bildens von Durchgangslöchern, unterzogen werden braucht, nicht jedoch die Chips der zweiten Lage B.As shown in Fig. 6, the third substrate layer C is in turn applied to a further handling substrate 27 by means of a suitable organic adhesive layer 26 in order to be thinned from the rear side until the through holes 25 a and 25 b extend completely through the third scarf device chips 19 . Then, in analogy to the second substrate layer B, the third substrate layer C is preferably disassembled together with the handling substrate into the individual third circuit chips 19 , which, like the second substrate layer B, are subjected to a functional test in such a way that only functional third Scarf device chips are placed on the intermediate substrate stack 17 ( Fig. 4). The isolated third circuit chips 19 , the functionality of which has been verified, are now, as shown in FIG. 7, placed on the intermediate substrate stack 17 ( FIG. 4) by means of a further permanent adhesive layer 28 , so that an end substrate stack 30 results if the vertically integrated circuit according to the present invention consists of three layers A, B, C. Should te a vertically integrated circuit comprise more than three layers, the method described with reference to FIGS. 2 to 4 will be repeated depending on the number of substrate layers. It is therefore clear that only the uppermost layer needs to be subjected to the method of forming through holes described with reference to FIGS. 5 and 6, but not the chips of the second layer B.
Auf den Zwischen-Substratstapel 17 (Fig. 4) wird somit zu nächst eine Polyimidschicht 28 als Verbindungsschicht abge schieden. Danach werden, wie es ausgeführt worden ist, nur selektierte intakte dritte Schaltungschips 19 auf die ent sprechenden zweiten Schaltungschips 8 nebeneinander justiert aufgebracht. Daran anschließend werden die vereinzelten Handlingsubstrat-Teilstücke entfernt, und die Gräben zwi schen den dritten Schaltungschips 19 werden schließlich mit einem planarisierenden Material 29 aufgefüllt, damit sich wieder eine planare Oberfläche ergibt. Es sei darauf hinge wiesen, daß sämtliche zweiten und dritten Schaltungschips des End-Substratstapels 30 bei einem bevorzugten Ausfüh rungsbeispiel der vorliegenden Erfindung funktionsfähig sind, da sie vor ihrer Plazierung in dem End-Substratstapel einem Funktionstest unterzogen worden sind.On the intermediate substrate stack 17 ( FIG. 4), a polyimide layer 28 is thus first deposited as a connecting layer. Thereafter, as has been stated, only selected intact third circuit chips 19 are applied to the corresponding second circuit chips 8 adjacently adjusted. Then the isolated handling substrate sections are removed, and the trenches between the third circuit chips 19 are finally filled with a planarizing material 29 , so that a planar surface results again. It should be, carried reported that all of the second and third circuit chips of the final substrate stack 30 in a preferred exporting approximately example of the present invention are functional since they have been subjected to a functional test prior to their placement in the final substrate stack.
Um eine Verbindung zwischen den dritten Schaltungschips 19 und den darunterliegenden zweiten Schaltungschips 8 herzu stellen, wird das Durchgangsloch 25a anisotrop geätzt, bis es eine Metallisierungsebene des darunterliegenden zweiten Schaltungschips 8 erreicht. Ferner wird zur Herstellung des Durchgangslochs 25b die Verbindungsschicht 28, die Passivie rungsschicht 12 des zweiten Schaltungschips, das Interme talldielektrikum 11 des zweiten Schaltungschips, das Sub strat 7 des zweiten Schaltungschips sowie die Verbindungs schicht 15 zwischen dem ersten und dem zweiten Schaltungs chip und darüberhinaus die Passivierungsschicht 6 des ersten Schaltungschips durchgeätzt, derart, daß sich das Durch gangsloch 25b von der Oberfläche des End-Substratstapels 30 bis zu der Metallisierungsstruktur 4 des ersten Schaltungs chips 2 erstreckt.In order to establish a connection between the third circuit chips 19 and the underlying second circuit chips 8 , the through hole 25 a is anisotropically etched until it reaches a metallization level of the underlying second circuit chip 8 . Furthermore, for the production of the through hole 25 b, the connection layer 28 , the passivation layer 12 of the second circuit chip, the inter-tall dielectric 11 of the second circuit chip, the substrate 7 of the second circuit chip and the connection layer 15 between the first and the second circuit chip and beyond the passivation layer 6 of the first circuit chip is etched through such that the through hole 25 b extends from the surface of the end substrate stack 30 to the metallization structure 4 of the first circuit chip 2 .
Die Hartmaskenschicht 24 sowie das in der zweiten Substrat lage B vorprozessesierte Durchgangsloch 25b (Fig. 5, Fig. 6) dienen hierbei als Maskierung für den verwendeten Trocken ätzprozeß. Nach der Fertigstellung der Durchgangslöcher wird die Hartmaskenschicht 24 entfernt.The hard mask layer 24 and the through-hole 25 b preprocessed in the second substrate layer B ( FIG. 5, FIG. 6) serve here as a mask for the dry etching process used. After completion of the through holes, the hard mask layer 24 is removed.
Die Durchgangslöcher 25a, 25b werden anschließend mittels konformer Oxidabscheidung und mittels einem nachfolgenden stark gerichteten Trockenätzverfahren, das auch als Spacer- Ätzverfahren bezeichnet wird, gegenüber dem ersten, dem zweiten und dem dritten Schaltungschip 2, 8, 19 isoliert, wie es in Fig. 9 schematisch angedeutet ist. Damit entsteht ein Spacer-Oxid 31 an den Seitenwänden der Durchgangslöcher 25a und 25b. Anschließend wird auf der Oberfläche des Substratstapels 30 und in die Durchgangslöcher 25a, 25b ein Metall, das vorzugsweise Wolfram ist, abgeschieden und durch chemisches Ätzen wieder von der Oberfläche des Substratstapels 30 entfernt, so daß die Durchgangslöcher 25a, 25b weiterhin mit leitendem Material 32 gefüllt sind, das jedoch von den Schaltungschips durch das Spacer-Oxid 31 isoliert ist.The through holes 25 a, 25 b are then isolated from the first, second and third circuit chips 2 , 8 , 19 by means of conformal oxide deposition and by means of a subsequent strongly directed dry etching process, which is also referred to as a spacer etching process, as is shown in FIG . 9 is indicated schematically. This creates a spacer oxide 31 on the side walls of the through holes 25 a and 25 b. Subsequently, a metal, which is preferably tungsten, is deposited on the surface of the substrate stack 30 and into the through holes 25 a, 25 b and removed again by chemical etching from the surface of the substrate stack 30 , so that the through holes 25 a, 25 b continue with conductive material 32 are filled, but is isolated from the circuit chips by the spacer oxide 31 .
Damit ist die erste Metallisierungsstruktur 4 des ersten Schaltungschips 2 über die Metallisierung 32 des Durchgangs lochs 25 an die Oberfläche des End-Substratstapels "ge führt", jedoch noch nicht mit einer Metallisierungsstruktur des dritten Schaltungschips 19 verbunden. Zu diesem Zweck werden gemäß einem bevorzugten Ausführungsbeispiel der vor liegenden Erfindung Kontaktlöcher zur Metallisierungsstruk tur 21 geöffnet. Nachfolgend wird auf die gesamte Oberfläche des End-Substratstapels 30 eine Metallisierungsebene vor zugsweise aus einer Aluminiumlegierung, aufgebracht, die anschließend mittels bekannten Techniken zum Strukturieren zu einer Metallisierungsstruktur 33 strukturiert wird, die schließlich eine elektrisch leitfähige Verbindung zwischen der Metallisierungsstruktur 21 des dritten Schaltungschips 19 und der ersten Metallisierungsstruktur 4 des ersten Schaltungschips 2 herstellt. Die gesamte Anordnung kann schließlich noch mit einer dielektrischen Schicht 34 zu Passivierungszwecken überzogen werden. Nach einem Öffnen von auf der Oberfläche des End-Substratstapels 30 vorgesehenen Bondpads und/oder Maß-Pads können schließlich die vertikal integrierten Chips getestet, vereinzelt und entweder ungehäust oder gehäust in ihrer beabsichtigten Anwendung eingesetzt werden.The first metallization structure 4 of the first circuit chip 2 is thus “led” to the surface of the end substrate stack via the metallization 32 of the through hole 25 , but is not yet connected to a metallization structure of the third circuit chip 19 . For this purpose, according to a preferred embodiment of the prior invention, contact holes for the metallization structure 21 are opened. Subsequently, a metallization layer is applied to the entire surface of the end substrate stack 30 , preferably made of an aluminum alloy, which is then structured using known techniques for structuring to form a metallization structure 33 , which finally forms an electrically conductive connection between the metallization structure 21 of the third circuit chip 19 and of the first metallization structure 4 of the first circuit chip 2 . Finally, the entire arrangement can be covered with a dielectric layer 34 for passivation purposes. After opening bond pads and / or measuring pads provided on the surface of the end substrate stack 30 , the vertically integrated chips can finally be tested, singulated and used in their intended application either unhoused or packaged.
Aus der vorangegangenen Beschreibung der erfindungsgemäßen vertikal integrierten Schaltung und des erfindungsgemäßen Verfahrens zum Herstellen der vertikal integrierten Schal tung ist es deutlich ersichtlich, daß lediglich CMOS-kompa tible Prozeßschritte eingesetzt werden können. Dies ermög licht es, vertikal integrierte Schaltungen unter Verwendung bestehender Technologien herzustellen.From the preceding description of the invention vertically integrated circuit and the invention Method of making the vertically integrated scarf tion, it is clearly evident that only CMOS compa tible process steps can be used. This enables light it using vertically integrated circuits to manufacture existing technologies.
Claims (13)
einem ersten Schaltungschip (2), der eine erste Schal tungsanordnung (3) und eine erste Metallisierungsstruk tur (4) aufweist;
einem zweiten Schaltungschip (8), der eine zweite Schaltungsanordnung (9) und eine zweite Metallisie rungsstruktur (10) aufweist und auf dem ersten Schal tungschip (2) gestapelt ist;
einem dritten Schaltungschip (19), der eine dritte Schaltungsanordnung (20) und eine dritte Metallisie rungsstruktur (21) aufweist und auf dem zweiten Schal tungschip (8) gestapelt ist, derart, daß sich ein Schaltungschip-Stapel (30) ergibt; und
eine Durchkontaktierung (25b, 33), die sich von der ersten Metallisierungsstruktur (4) des ersten Schal tungschips (2), durch den zweiten Schaltungschip (8) hindurch und zu der dritten Metallisierungsstruktur (21) des dritten Schaltungschips (19) erstreckt und die erste und die dritte Metallisierungsstruktur (4, 21) elektrisch leitfähig miteinander verbindet, wobei die Durchkontaktierung (25b, 33) von dem zweiten Schal tungschip (8) elektrisch isoliert ist.1. Vertically integrated circuit with the following features:
a first circuit chip ( 2 ) having a first circuit arrangement ( 3 ) and a first metallization structure ( 4 );
a second circuit chip ( 8 ) which has a second circuit arrangement ( 9 ) and a second metallization structure ( 10 ) and is stacked on the first circuit chip ( 2 );
a third circuit chip ( 19 ) which has a third circuit arrangement ( 20 ) and a third metallization structure ( 21 ) and is stacked on the second circuit chip ( 8 ) such that a circuit chip stack ( 30 ) results; and
a via ( 25 b, 33 ) which extends from the first metallization structure ( 4 ) of the first circuit chip ( 2 ), through the second circuit chip ( 8 ) and to the third metallization structure ( 21 ) of the third circuit chip ( 19 ) and the first and the third metallization structure ( 4 , 21 ) are electrically conductively connected to one another, the via ( 25 b, 33 ) being electrically insulated from the second circuit chip ( 8 ).
eine erste isolierende Haftschicht (15) zwischen dem ersten und dem zweiten Schaltungschip (2, 8); und
eine zweite isolierende Haftschicht (28) zwischen dem zweiten und dem dritten Schaltungschip (8, 19). 2. The circuit of claim 1, further comprising:
a first insulating adhesive layer ( 15 ) between the first and second circuit chips ( 2 , 8 ); and
a second insulating adhesive layer ( 28 ) between the second and third circuit chips ( 8 , 19 ).
ein Halbleitersubstrat (1, 7, 18), das zumindest ein aktives Schaltungselement (3, 9, 20) aufweist, um die erste, zweite bzw. dritte Schaltungsanordnung zu bil den;
eine Mehrzahl von Metallisierungsebenen (4, 10, 21), die durch ein Intermetalldielektrikum (5, 11, 22) von einander elektrisch isoliert sind, um die erste, zweite bzw. dritte Metallisierungsstruktur zu bilden;
eine Passivierungsschicht (6, 12, 23) auf der dem Halb leitersubstrat gegenüberliegenden Hauptoberfläche des ersten, des zweiten bzw. des dritten Schaltungschips (2, 8, 19),
wobei sich die Durchkontaktierung (25b, 32, 33) zumin dest durch die Passivierungsschicht (6) des ersten Schaltungschips, gegebenenfalls durch eine erste Haft schicht (15) zwischen dem ersten Schaltungschip und dem zweiten Schaltungschip, das Halbleitersubstrat (7), das Intermetalldielektrikum (11) und die Passivierungs schicht (12) des zweiten Schaltungschips (8), gegebe nenfalls durch eine zweite Haftschicht (28) zwischen dem zweiten Schaltungschip und dem dritten Schaltungs chip, durch das Halbleitersubstrat (18) und zumindest durch einen Teil des Intermetalldielektrikums (22) des dritten Schaltungschips (19) erstreckt, um eine Metal lisierungsebene des dritten Schaltungschips zu errei chen.5. Circuit according to one of the preceding claims, in which the first, the second and the third circuit chip ( 2 , 8 , 19 ) each have the following features:
a semiconductor substrate ( 1 , 7 , 18 ) having at least one active circuit element ( 3 , 9 , 20 ) to form the first, second and third circuit arrangement;
a plurality of metallization levels ( 4 , 10 , 21 ) electrically isolated from each other by an intermetallic dielectric ( 5 , 11 , 22 ) to form the first, second and third metallization structures, respectively;
a passivation layer ( 6 , 12 , 23 ) on the main surface of the first, second and third circuit chips ( 2 , 8 , 19 ) opposite the semiconductor substrate,
wherein the plated-through hole ( 25 b, 32 , 33 ) at least through the passivation layer ( 6 ) of the first circuit chip, optionally through a first adhesive layer ( 15 ) between the first circuit chip and the second circuit chip, the semiconductor substrate ( 7 ), the intermetallic dielectric ( 11 ) and the passivation layer ( 12 ) of the second circuit chip ( 8 ), where appropriate by a second adhesive layer ( 28 ) between the second circuit chip and the third circuit chip, through the semiconductor substrate ( 18 ) and at least through part of the intermetallic dielectric ( 22 ) of the third circuit chip ( 19 ) extends to achieve a metalization plane of the third circuit chip.
Bereitstellen eines ersten Schaltungschips, der eine erste Schaltungsanordnung (3) und eine erste Metalli sierungsstruktur (4) aufweist;
Bereitstellen eines zweiten Schaltungschips, der eine zweite Schaltungsanordnung (9) und eine zweite Metal lisierungsstruktur (10) aufweist und auf dem ersten Schaltungschip (2) gestapelt ist;
Bereitstellen eines dritten Schaltungschips, der eine dritte Schaltungsanordnung (20) und eine dritte Metal lisierungsstruktur (21) aufweist und auf dem zweiten Schaltungschip (8) gestapelt ist, derart, daß sich ein Schaltungschip-Stapel (30) ergibt;
Erzeugen eines Durchgangslochs (25b) durch den dritten Schaltungschip (19);
Stapeln des zweiten Schaltungschips (8) auf dem ersten Schaltungschip (2);
Stapeln des dritten Schaltungschips (19) auf dem zwei ten Schaltungschip (8);
Fortsetzen des Durchgangslochs (25b) in dem dritten Schaltungschip (19) durch den zweiten Schaltungschip (8) hindurch auf die Metallisierungsstruktur (4) des ersten Schaltungschips (2); und
Herstellen einer elektrisch leitfähigen Verbindung (32, 33) zwischen der dritten Metallisierungsstruktur (21) des dritten Schaltungschips (19) und der ersten Metal lisierungsstruktur (4) des ersten Schaltungschips (2) unter Verwendung des durch den zweiten Schaltungschip (8) und zu der ersten Metallisierungsstruktur (4) des ersten Schaltungschips (2) fortgesetzten Durchgangs lochs (25b), wobei die elektrisch leitfähige Verbindung zwischen der dritten Metallisierungsstruktur (21) des dritten Schaltungschips (19) und der ersten Metallisie rungsstruktur (4) des ersten Schaltungschips (2) von dem zweiten Schaltungschip (8) elektrisch isoliert ist.8. A method for producing a vertically integrated circuit according to one of claims 1 to 7, with the following steps:
Providing a first circuit chip having a first circuit arrangement ( 3 ) and a first metallization structure ( 4 );
Providing a second circuit chip which has a second circuit arrangement ( 9 ) and a second metalization structure ( 10 ) and is stacked on the first circuit chip ( 2 );
Providing a third circuit chip which has a third circuit arrangement ( 20 ) and a third metalization structure ( 21 ) and is stacked on the second circuit chip ( 8 ) such that a circuit chip stack ( 30 ) results;
Creating a through hole ( 25 b) by the third circuit chip ( 19 );
Stacking the second circuit chip ( 8 ) on the first circuit chip ( 2 );
Stacking the third circuit chip ( 19 ) on the two-th circuit chip ( 8 );
Continuing the through hole ( 25 b) in the third circuit chip ( 19 ) through the second circuit chip ( 8 ) onto the metallization structure ( 4 ) of the first circuit chip ( 2 ); and
Establishing an electrically conductive connection ( 32 , 33 ) between the third metallization structure ( 21 ) of the third circuit chip ( 19 ) and the first metallization structure ( 4 ) of the first circuit chip ( 2 ) using and by the second circuit chip ( 8 ) The first metallization structure ( 4 ) of the first circuit chip ( 2 ) continues through hole ( 25 b), wherein the electrically conductive connection between the third metallization structure ( 21 ) of the third circuit chip ( 19 ) and the first metallization structure ( 4 ) of the first circuit chip ( 2 ) is electrically isolated from the second circuit chip ( 8 ).
Ätzen des Durchgangslochs (25b) durch die Metallisie rungsstruktur (21) des dritten Schaltungschips (19) und in ein Substrat (18) des dritten Schaltungschips (19) hinein mittels einer entsprechend strukturierten Hart maske (24);
Dünnen des dritten Schaltungschips (19) von der Seite des Substrats (18) aus, die der Seite gegenüberliegt, auf der die Metallisierungsstruktur (21) gebildet ist, bis sich das Durchgangsloch (25b) vollständig durch den dritten Schaltungschip (19) erstreckt;
und bei dem der Schritt des Fortsetzens des Durchgangs lochs (25b) folgenden Teilschritt aufweist:
anisotropes Ätzen des Durchgangslochs (25b) unter Ver wendung der Hartmaske (24) und des Durchgangslochs (25b) durch den dritten Schaltungschip (19), bis das Durchgangsloch (25b) die erste Metallisierungsstruktur (4) des ersten Schaltungschips (2) erreicht.9. The method of claim 8, wherein the step of generating a through hole ( 25 b) through the third circuit chip ( 19 ) comprises the following substeps:
Etching the through hole ( 25 b) through the metallization structure ( 21 ) of the third circuit chip ( 19 ) and into a substrate ( 18 ) of the third circuit chip ( 19 ) by means of a correspondingly structured hard mask ( 24 );
Thinning the third circuit chip ( 19 ) from the side of the substrate ( 18 ) opposite to the side on which the metallization structure ( 21 ) is formed until the through hole ( 25 b) extends completely through the third circuit chip ( 19 );
and in which the step of continuing the through hole ( 25 b) has the following substep:
anisotropically etching the through hole ( 25 b) using the hard mask ( 24 ) and the through hole ( 25 b) through the third circuit chip ( 19 ) until the through hole ( 25 b) the first metallization structure ( 4 ) of the first circuit chip ( 2 ) reached.
Aufbringen einer isolierenden Schicht (32) auf die Sei tenwand des Durchgangslochs (25b);
Abscheiden eines Metalls (32) auf den Chipstapel (30);
Entfernen des Metalls von der Oberfläche des Chipsta pels (30), derart, daß dasselbe nur in dem Durchgangs loch (25b) verbleibt;
Öffnen von Kontaktlöchern zur dritten Metallisierungs struktur (21);
Metallisieren der Oberfläche des Chipstapels; und
Strukturieren der Metallisierung, um eine Metallisie rungsstruktur (33) zu erhalten, die über das Durch gangsloch (25b) die dritte Metallisierungsstruktur (21) mit der ersten Metallisierungsstruktur (4) elektrisch leitfähig verbindet.10. The method according to claim 8 or 9, wherein the step of producing an electrically conductive connection ( 32 , 33 ) comprises the following substeps:
Applying an insulating layer ( 32 ) on the side wall of the through hole ( 25 b);
Depositing a metal ( 32 ) on the chip stack ( 30 );
Removing the metal from the surface of the chip stack ( 30 ) such that the same remains only in the through hole ( 25 b);
Opening contact holes to the third metallization structure ( 21 );
Metallizing the surface of the chip stack; and
Structuring the metallization in order to obtain a metallization structure ( 33 ) which electrically connects the third metallization structure ( 21 ) to the first metallization structure ( 4 ) via the through hole ( 25 b).
konformes Abscheiden eines Oxids auf die Oberfläche des Chipstapels (30);
stark gerichtetes Trockenätzen, um das Oxid bis auf die isolierende Schicht (31) auf der Seitenwand des Durch gangslochs (25b) wieder zu entfernen.11. The method according to claim 10, wherein the sub-step of applying an insulating layer ( 31 ) to the side wall of the through hole ( 25 b) has the following sub-steps:
depositing an oxide conformally on the surface of the chip stack ( 30 );
highly directional dry etching to remove the oxide except for the insulating layer ( 31 ) on the side wall of the through hole ( 25 b).
Aufbringen einer isolierenden Haftschicht (15, 28) auf den ersten Schaltungschip (2) bzw. auf den zweiten Schaltungschip (8),
wobei die Haftschichten (15, 28) im Schritt des Fort setzens des Durchgangslochs (25b) in dem Bereich des Durchgangslochs (25) entfernt werden.12. The method according to any one of claims 8 to 11, wherein the steps of stacking the second circuit chip ( 8 ) on the first circuit chip ( 2 ) and the third circuit chip ( 19 ) on the second circuit chip ( 8 ) each have the following substeps:
Applying an insulating adhesive layer ( 15 , 28 ) to the first circuit chip ( 2 ) or to the second circuit chip ( 8 ),
wherein the adhesive layers ( 15 , 28 ) are removed in the step of continuing the through hole ( 25 b) in the region of the through hole ( 25 ).
bei dem der Schritt des Bereitstellens des ersten Schaltungschips (2) folgenden Teilschritt aufweist: Prozessieren eines Halbleitersubstrats (1), um eine Mehrzahl von ersten Schaltungschips (2) zu erhal ten;
bei dem der Schritt des Bereitstellens des zweiten Schaltungschips (8) folgende Teilschritte aufweist:
Prozessieren eines Halbleitersubstrats (7), um eine Mehrzahl von zweiten Schaltungschips (8) zu erhal ten;
Vereinzeln und Testen der zweiten Schaltungschips und Aussondern der nicht-funktionsfähigen zweiten Schaltungschips;
bei dem der Schritt des Bereitstellens des dritten Schaltungschips (19) folgende Teilschritte aufweist:
Prozessieren eines Halbleitersubstrats (18), um eine Mehrzahl von dritten Schaltungschips (19) zu erhalten;
Vereinzeln und Testen der dritten Schaltungschips (19) und Aussondern der nicht-funktionsfähigen dritten Schaltungschips (19);
bei dem der Schritt des Stapelns des ersten Schaltungs chips (2) auf den zweiten Schaltungschip (8) folgende Teilschritte aufweist:
Befestigen der funktionsfähigen Schaltungschips (8) an speziellen Plätzen auf dem ersten Substrat (A), wodurch sich Gräben zwischen den zweiten Schal tungschips (8) ergeben;
Planarisieren der entstehenden Oberfläche durch ein elektrisch isolierendes Material (16);
bei dem der Schritt des Stapelns der dritten Schal tungschips (19) auf den Schaltungschip (8) folgende Teilschritte aufweist:
Befestigen der dritten Schaltungschips (19) auf den zweiten Schaltungschips (8), wodurch sich Gräben zwischen den dritten Schaltungschips (19) ergeben;
Planarisieren der entstehenden Oberfläche durch ein elektrisch isolierendes Material (29);
und das ferner folgenden Schritt aufweist:
Vereinzeln des entstehenden Substratstapels (30) ent lang der aufgefüllten Gräben.13. The method according to any one of claims 8 to 12,
wherein the step of providing said first circuit chip (2) comprises the following substep of: processing a semiconductor substrate (1), th at a plurality of first circuit chip (2) to preserver;
in which the step of providing the second circuit chip ( 8 ) has the following substeps:
Processing a semiconductor substrate ( 7 ) to obtain a plurality of second circuit chips ( 8 );
Separating and testing the second circuit chips and separating the non-functional second circuit chips;
in which the step of providing the third circuit chip ( 19 ) has the following substeps:
Processing a semiconductor substrate ( 18 ) to obtain a plurality of third circuit chips ( 19 );
Separating and testing the third circuit chips ( 19 ) and separating the non-functional third circuit chips ( 19 );
in which the step of stacking the first circuit chip ( 2 ) on the second circuit chip ( 8 ) has the following substeps:
Fasten the functional circuit chips ( 8 ) at special places on the first substrate (A), which results in trenches between the second circuit device chips ( 8 );
Planarizing the resulting surface by an electrically insulating material ( 16 );
in which the step of stacking the third circuit chip ( 19 ) on the circuit chip ( 8 ) has the following substeps:
Attaching the third circuit chips ( 19 ) to the second circuit chips ( 8 ), resulting in trenches between the third circuit chips ( 19 );
Planarizing the resulting surface by an electrically insulating material ( 29 );
and further comprising the step of:
Separating the resulting stack of substrates ( 30 ) along the filled trenches.
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1999
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