DE19859502C2 - Sperrschicht-Feldeffekttransistor mit höher dotiertem Verbindungsgebiet - Google Patents

Sperrschicht-Feldeffekttransistor mit höher dotiertem Verbindungsgebiet

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    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors

Description

Die Erfindung betrifft einen Sperrschicht-Feldeffekttran­ sistor, der mindestens eine Gate-Elektrode, einen Halbleiter­ bereich, der mindestens ein an einer ersten Oberfläche des Halbleiterbereichs angeordnetes, einen ersten Leitungstyp aufweisendes Drain-Kontaktgebiet, ein einen zweiten Leitungs­ typ aufweisendes Steuergebiet und ein den ersten Leitungstyp aufweisendes Innengebiet beinhaltet, sowie ein den ersten Leitungstyp aufweisendes Source-Kontaktgebiet umfaßt, wobei das Steuergebiet und das Innengebiet zumindest teilweise zwischen dem Source-Kontaktgebiet und dem Drain-Kontaktgebiet angeordnet sind.
Ein solcher Sperrschicht-Feldeffekttransistor ist aus der WO 97/23911 A1 oder auch der WO 98/49733 A1 bekannt. In beiden Dokumenten wird jeweils ein selbstleitender Sperr­ schicht-Feldeffekttransistor (engl.: Junction Field Effect Transistor = JFET) beschrieben, mit dem sich ein Stromfluß zwischen zwei Elektroden steuern läßt. Insbesondere wird der Strom mit Hilfe des JFETs ein- und ausgeschaltet oder auch auf einen maximalen Wert begrenzt. Andererseits ist der JFET in der Lage, die im Sperrfall anstehende Sperrspannung von mehr als 1000 V aufzunehmen. Wegen der hohen Durchbruch­ festigkeit von Siliciumcarbid (SiC) besteht der JFET bevor­ zugt aus entsprechendem einkristallinen Halbleitermaterial. Der JFET umfaßt ein vergrabenes Inselgebiet, das als Steuer­ gebiet fungiert und das eine Feldabschirmung der einen Elek­ trode bewirkt.
Die Spannungsfestigkeit wird bei einem unipolaren Transistor, wie dem JFET, unter anderem durch die Dotierung eines Innen­ gebiets bestimmt, das im Sperrfall einen großen Teil der Sperrspannung trägt und im Durchlaßfall den Strom führt. Das Innengebiet wird auch als Driftzone bezeichnet. Je höhere Werte die zu tragende Sperrspannung einerseits annimmt, desto niedriger ist die Dotierung des Innengebiets zu wählen. Um im Durchlaßfall andererseits einen möglichst verlustfreien Stromtransport durch dieses Innengebiet zu gewährleisten, sollte die genannte Dotierung dagegen möglichst hoch sein.
Die beschriebenen gegenläufigen Effekte führen beispielsweise dazu, daß ein in Silicium realisierter Leistungs-Transistor wie z. B. ein spannungsgesteuerter Si-MOSFET (Metal Oxide Semiconductor Field Effect Transistor) oder auch ein Si-JFET üblicherweise nur für eine maximale Sperrspannung von einigen 100 V realisiert wird. Bei einer Auslegung der Dotierung auf eine höhere Sperrspannung steigen die statischen Durchlaßver­ luste und infolge das Risiko einer Zerstörung des Transistors durch Überhitzung stark an.
Weiterhin ist aus der DE 43 09 764 C2 ein selbstsperrender Leistungs-MOSFET bekannt, der eine Spannung von mehr als 1000 V zu sperren kann. Um bei diesem MOSFET den Durchlaß­ widerstand herunterzusetzen, sind in dem Innengebiet zusätz­ liche p- und n-dotierte Zonen vorgesehen, die eine höhere Dotierungskonzentration aufweisen als das Innengebiet. Damit wird eine Eignung für eine hohe Sperrspannung bei gleichzei­ tig niedrigen statischen Durchlaßverlusten erreicht. Die angegebenen Gestaltungsmerkmale können sich dabei nur auf einen MOSFET beziehen. Im Gegensatz zu einem JFET benötigt ein MOSFET zur Beeinflussung des Stromflusses nämlich stets ein Steueroxid. Die spezifischen Eigenschaften des Steuer­ oxids, insbesondere die maximal zulässige Feldstärke, haben ebenfalls einen Einfluß auf die maximal mögliche Sperrspan­ nung. Beim MOSFET-Design ist deshalb auch darauf zu achten, daß im Sperrfall keine unzulässig hohen Feldspitzen im Steueroxid entstehen. Dies führt mitunter dazu, daß die Materialeigenschaften des Halbleitermaterials aufgrund der durch das Steueroxid bedingten Vorgaben nur zum Teil aus­ genützt werden können.
Der Erfindung liegt nun die Aufgabe zugrunde, einen Lei­ stungs-Transistor anzugeben, der zugleich für eine hohe Sperrspannung geeignet ist und außerdem im Durchlaßfall niedrige statische Verluste aufweist. Darüber hinaus soll der Leistungs-Transistor ohne ein Steueroxid auskommen.
Zur Lösung der Aufgabe wird ein Sperrschicht-Feldeffekt­ transistor der eingangs bezeichneten Art entsprechend den Merkmalen des Patentanspruchs 1 angegeben.
Bei dem erfindungsgemäßen Leistungs-Transistor handelt es sich um einen Sperrschicht-Feldeffekttransistor, bei welchem
  • - mindestens ein den ersten Leitungstyp aufweisendes erstes Verbindungsgebiet,
  • - von dem zumindest ein innerer Teil innerhalb des Halb­ leiterbereichs zumindest weitgehend senkrecht zur ersten Oberfläche verläuft,
  • - das niederohmig direkt mit dem Source-Kontaktgebiet ver­ bunden ist
  • - und das höher als das Innengebiet dotiert ist, sowie
  • - mindestens ein den zweiten Leitungstyp aufweisendes zweites Verbindungsgebiet,
  • - von dem zumindest ein innerer Teil innerhalb des Halb­ leiterbereichs zumindest weitgehend senkrecht zur ersten Oberfläche verläuft,
  • - und das in einem Sperrfall den Einfluß des ersten Ver­ bindungsgebiets kompensiert, vorgesehen sind.
Die Erfindung beruht dabei auf der Erkenntnis, daß der Bahn­ widerstand im Innengebiet des Sperrschicht-Feldeffekttransi­ stors (JFET) durch mindestens ein höher als das Innengebiet dotiertes erstes Verbindungsgebiet verringert werden kann. Das erste Verbindungsgebiet weist den gleichen Leitungstyp wie das Innengebiet auf und es erstreckt sich zumindest teilweise in den Bereich des JFETs, der im Durchlaßfall von einem Strom durchflossen wird. Um einen möglichst langen Strompfad mit niedrigem Bahnwiderstand zu erhalten, ist das erste Verbindungsgebiet direkt an das Source-Kontaktgebiet angeschlossen. Die Anbindung erfolgt dabei niederohmig. Damit ergibt sich für den im Durchlaßfall zwischen dem Source-Kon­ taktgebiet und dem Drain-Kontaktgebiet fließenden Strom ein deutlich verlustärmerer Pfad als bei einem Stromfluß über das niedriger dotierte Innengebiet.
Im Sperrfall kommt eine durch die höhere Dotierung bedingte niedrigere Spannungsfestigkeit des ersten Verbindungsgebiets dennoch nicht zum Tragen. Der Einfluß des ersten Verbindungs­ gebiets wird nämlich durch das zweite Verbindungsgebiet, das den zweiten Leitungstyp aufweist, zumindest teilweise kompen­ siert. Bei einer hohen Sperrspannung sind in den inneren Teilen des ersten und des zweiten Verbindungsgebiets prak­ tisch keine freien Ladungsträger mehr vorhanden. Sie sind nämlich ab einem bestimmten Wert der Sperrspannung vollstän­ dig ausgeräumt, so daß nur die Raumladungen zurückbleiben. Dadurch verlaufen die Äquipotentiallinien des elektrischen Felds ab diesem Sperrspannungswert praktisch parallel zur ersten Oberfläche durch den Halbleiterbereich. Es stellt sich also eine elektrische Feldverteilung ein, als ob die Verbin­ dungsgebiete überhaupt nicht vorhanden seien. Das Sperrver­ halten des JFETs wird durch die beschriebene Maßnahme zur Reduzierung des Bahnwiderstands im Durchlaßfall folglich nicht beeinträchtigt. Die maximale Sperrspannung, die der JFET tragen kann, bestimmt sich genau wie beim Stand der Technik nach der Dotierung des Innengebiets.
Bei dem JFET wird der Stromfluß durch mindestens eine Sperr­ schicht zwischen Halbleitergebieten mit entgegengesetzten Leitungstyp gesteuert. Ein Steueroxid ist hierfür nicht notwendig. Die bei einem MOSFET möglichen Feldspitzen im Steueroxid können bei dem JFET prinzipiell nicht auftreten.
Vorteilhafte Ausgestaltungen des Sperrschicht-Feldeffekt­ transistors gemäß der Erfindung ergeben sich aus den ab­ hängigen Ansprüchen.
Eine bevorzugte Ausführungsform betrifft die Anordnung der inneren Teile des ersten und zweiten Verbindungsgebiets innerhalb des Halbleiterbereichs. In dem Halbleiterbereich befindet sich eine Ausnehmung, die sich von einer zweiten Oberfläche des Halbleiterbereichs ausgehend in den Halb­ leiterbereich erstreckt. Die zweite Oberfläche ist dabei auf einer der ersten Oberfläche gegenüberliegenden Seite des Halbleiterbereichs angeordnet. Die Ausnehmung kann beispiels­ weise in Form eines Grabens in den Halbleiterbereich geätzt werden. In diesen Graben werden die inneren Teile des ersten und des zweiten Verbindungsgebietes eingebracht. Dies kann entweder über ein epitaktisches Aufwachsen undotierter oder nur schwach dotierter Schichten mit nachfolgender Ionen­ implantation oder auch über ein unmittelbares epitaktisches Wachstum entsprechend n- und p-dotierten Schichten erfolgen. Entsprechend dem Stromfluß zwischen dem Source-Kontaktgebiet und dem Drain-Kontaktgebiet durch den Halbleiterbereich ver­ laufen sowohl der Graben als auch die darin befindlichen inneren Teile des ersten und zweiten Verbindungsgebiets senkrecht zur ersten Oberfläche des Halbleiterbereichs.
Vorteilhaft ist weiterhin eine Ausführungsform des Sperr­ schicht-Feldeffekttransistors, bei der der mindestens eine innere Teil des ersten Verbindungsgebiets an Ränder der Ausnehmung angrenzt. Der innere Teil des ersten Verbindungs­ gebiets kann dabei sowohl in unmittelbarer Nachbarschaft zu den seitlichen Rändern als auch zu dem unteren Rand der Aus­ nehmung angeordnet sein. Dadurch grenzt der innere Teil des ersten Verbindungsgebiets an das Innengebiet des Halbleiter­ bereichs, das den gleichen Leitungstyp, wenn auch in schwä­ cherer Dotierungskonzentration aufweist. Damit ergibt sich eine günstigere Feldverteilung und eine bessere Ankopplung als bei einer Ausführungsform, bei der der mindestens eine innere Teil des zweiten Verbindungsgebiets an Ränder der Ausnehmung angrenzt.
Eine vorteilhafte Ausführungsform des Sperrschicht-Feld­ effekttransistors zeichnet sich dadurch aus, daß zu jedem senkrecht zur ersten Oberfläche verlaufenden inneren Teil des ersten Verbindungsgebiets ein dazu parallel verlaufender innerer Teil des zweiten Verbindungsgebiets existiert. Durch diese Zuordnung erreicht man, daß im Sperrfall eine möglichst optimale Kompensation von Raumladungen innerhalb der beiden Verbindungsgebiete stattfindet. Dadurch stellt sich dann der vorteilhafte, zur ersten Oberfläche parallel gerichtete Ver­ lauf der Äquipotentiallinien innerhalb des gesamten Halb­ leiterbereichs ein.
Die besagte Kompensation gegenseitiger Raumladungen zwischen den beiden Verbindungsgebieten wird in einer weiteren vor­ teilhaften Ausführungsform zusätzlich optimiert, indem die einander zugeordneten inneren Teile des ersten und zweiten Verbindungsgebiets direkt aneinandergrenzen. Je näher die entsprechenden Raumladungszonen mit entgegengesetzter Pola­ rität beieinanderliegen, um so besser ist die Kompensation.
In einer anderen vorteilhaften Ausgestaltungsform erstreckt sich das erste Verbindungsgebiet bis zum Drain-Kontaktgebiet, das seinerseits an die erste Oberfläche des Halbleiter­ bereichs angrenzt. Dadurch wird auch das Drain-Kontaktgebiet niederohmig an das erste Verbindungsgebiet angeschlossen. Es ergibt sich ein durchgehender Strompfad zwischen dem Source- Kontaktgebiet und dem Drain-Kontaktgebiet, der eine höhere Dotierung und somit einen niedrigeren Bahnwiderstand als das Innengebiet aufweist. Aufgrund der beschriebenen gegenseiti­ gen Kompensation von Raumladungen zwischen dem ersten und dem zweiten Verbindungsgebiet resultiert auch in dieser vorteil­ haften Ausgestaltungsform keine Verschlechterung im Sperr­ verhalten.
Vorteilhaft ist weiterhin eine Ausführungsform, bei der zumindest der innere Teil des ersten Verbindungsgebiets eine Dotierungskonzentration aufweist, die der Durchbruchsladung des verwendeten Halbleitermaterials zumindest weitgehend entspricht. Unter der Durchbruchsladung versteht man in diesem Zusammenhang diejenige Raumladung, die erforderlich ist, damit sich an einem p-n-Übergang eine maximale Feld­ stärke ausbildet, die der kritischen Feldstärke des verwende­ ten Halbleitermaterials entspricht. Steigt die Feldstärke über diesen materialspezifischen Wert der kritischen Feld­ stärke, so kommt es zu einem sogenannten Avalanche-Durch­ bruch. Hieraus leitet sich der obengenannte Begriff "Durch­ bruchsladung" ab. Die sich ausbildende maximale Feldstärke ist proportional zu der die Raumladung bestimmenden Dotie­ rungskonzentration. Deshalb weist der innere Teil des ersten Verbindungsgebiets also gerade dann seine maximal zulässige Dotierungskonzentration auf, wenn er gemäß der kritischen Feldstärke oder, was analog dazu ist, gemäß der Durchbruchs­ ladung dotiert ist. Da der Driftwiderstand mit steigender Dotierungskonzentration sinkt, erhält man mit der obengenann­ ten Dotierungskonzentration auch die minimal möglichen stati­ schen Durchlaßverluste.
In einer vorteilhaften Ausgestaltung des Sperrschicht-Feld­ effekttransistors besitzt der zumindest der innere Teil des zweiten Verbindungsgebiets eine Dotierungskonzentration, die der des inneren Teils des ersten Verbindungsgebiets zumindest weitgehend entspricht. Durch eine gleiche Dotierungskonzen­ tration in beiden Verbindungsgebieten wird erreicht, daß bei maximaler Sperrspannung jeder ortsfesten Raumladung des einen Verbindungsgebiets eine Raumladungszone des anderen Verbin­ dungsgebiets zugeordnet werden kann. Dadurch ergibt sich die größtmögliche gegenseitige Kompensation.
In einer anderen vorteilhaften Ausführungsform besteht der Sperrschicht-Feldeffekttransistor wenigstens teilweise aus einem Halbleitermaterial, das einen Bandabstand von wenig­ stens 2 eV aufweist. Beispiele für ein solches Halbleiter­ material sind Diamant, Galliumnitrid (GaN), Indiumphosphid (InP) und Siliciumcarbid (SiC). Vor allem letzteres eignet sich aufgrund dem extrem niedrigen intrinsischen Ladungs­ trägerkonzentration (= Ladungsträgerkonzentration ohne Do­ tierung) und der sehr niedrigen materialspezifischen Durch­ laßverluste besonders gut. Die genannten Halbleitermateria­ lien weisen außerdem eine im Vergleich zu dem "Universalhalb­ leiter" Silicium (Si) deutlich höhere Durchbruchfestigkeit auf. Deshalb kann ein mit einem der genannten Halbleiter realisierter JFET bei ansonsten gleicher Geometrie eine höhere Sperrspannung tragen als ein Si-JFET. Das bevorzugte Halbleitermaterial ist Siliciumcarbid, insbesondere einkri­ stallines Siliciumcarbid vom 3C-, 4H-, 6H- oder 15R-Polytyp, da SiC überragende elektronische und thermische Eigenschaften besitzt.
Bei einem Sperrschicht-Feldeffekttransistor aus Silicium­ carbid weist der innere Teil des ersten Verbindungsgebiets bevorzugt eine Dotierungskonzentration von höchstens 1 . 1013 cm-2 auf. Dieser Wert ist dabei bezogen auf eine fiktive Fläche, die senkrecht zur ersten Oberfläche angeordnet ist.
Prinzipiell läßt sich der Sperrschicht-Feldeffekttransistor aber auch mit dem Halbleitermaterial Silicium realisieren. Silicium ist ein hochverfügbares Halbleitermaterial, das in bester einkristalliner Qualität erhältlich ist. Für viele Anwendungen der Leistungselektronik ist außerdem die bei vorgegebener maximaler Sperrspannung mit Silicium erzielbare Verlustleistung klein genug.
Bei einer Realisierung des Sperrschicht-Feldeffekttransistors in Silicium weist das erste Verbindungsgebiet eine bevorzugte Dotierungskonzentration von höchstens 1,5 . 1012 cm-2 auf. Diese Konzentration ist wiederum auf eine fiktive Fläche bezogen, die senkrecht zur ersten Oberfläche verläuft.
Bevorzugt ist eine Ausführungsform, bei der sich das Steuer­ gebiet längs einer zweiten Oberfläche des Halbleiterbereichs erstreckt. Die zweite Oberfläche befindet sich an einer der ersten Oberfläche gegenüberliegenden Seite des Halbleiter­ bereichs.
Vorteilhaft ist eine Ausführungsform des Sperrschicht-Feld­ effekttransistors, bei der die Gate-Elektrode sowohl das Steuergebiet als auch das zweite Verbindungsgebiet ohmsch kontaktiert. Damit eröffnet sich die Möglichkeit, über ein einziges an der gemeinsamen Gate-Elektrode anstehendes Steuerpotential den Stromfluß und auch die Feldverteilung zu beeinflussen.
Vorteilhaft ist der Sperrschicht-Feldeffekttransistor so aus­ gebildet, daß auf dem Halbleiterbereich über dem Steuergebiet ein Schichtstapel bestehend aus einem äußeren Teil des ersten Verbindungsgebiets, dem Source-Kontaktgebiet und aus einem äußeren Teil des zweiten Verbindungsgebiets angeordnet ist. Der äußere Teil des ersten Verbindungsgebiets grenzt dabei an den Halbleiterbereich an. Vorteilhaft ist der Schichtstapel weiterhin so aufgebaut, daß sich eine Projektion des Steuer­ gebiets und eine Projektion des äußeren Teils des zweiten Verbindungsgebiets zumindest teilweise überlappen. Eine ge­ meinsame Richtung der Projektionen verläuft dabei senkrecht zur ersten Oberfläche. Im Bereich der Überlappung ergibt sich dann innerhalb des Source-Kontaktgebiets und des äußeren Teils des ersten Verbindungsgebiets eine Kanalzone, über die der Stromfluß gesteuert werden kann. An p-n-Übergängen zwischen dem äußeren Teil des zweiten Verbindungsgebiets und dem Source-Kontaktgebiet sowie zwischen dem Steuergebiet und dem äußeren Teil des ersten Verbindungsgebiets bilden sich Raumladungszonen (= Sperrschichtzonen), die die Kanalzone begrenzen. Durch ein an dem zweiten Verbindungsgebiet und dem Steuergebiet anstehendes Steuerpotential kann die Ausdehnung der Raumladungszonen und damit der Stromfluß beeinflußt werden.
Bevorzugte Ausführungsbeispiele eines erfindungsgemäßen JFETs werden nunmehr anhand der Zeichnung näher erläutert. Zur Ver­ deutlichung ist die Zeichnung nicht maßstäblich ausgeführt, und gewisse Merkmale sind schematisiert dargestellt. Im ein­ zelnen zeigen die:
Fig. 1 einen Sperrschicht-Feldeffekttransistor mit einem höher dotierten Verbindungsgebiet,
Fig. 2 bis 6 eine Herstellung der Verbindungsgebiete des Sperrschicht-Feldeffekttransistors von Fig. 1 mittels epitaktischem Schichtwachstum und nachgeschalteter Ionenimplantation,
Fig. 7 und 8 eine Herstellung der Verbindungsgebiete des Sperrschicht-Feldeffekttransistors von Fig. 1 mittels epitaktischem Wachstum dotierter Schichten und
Fig. 9 Äquipotentiallinien innerhalb des Sperr­ schicht-Feldeffekttransistors von Fig. 1 bei verschiedenen Sperrspannungen.
Einander entsprechende Teile sind in den Fig. 1 bis 9 mit denselben Bezugszeichen versehen.
In Fig. 1 ist ein selbstleitender Sperrschicht-Feldeffekt­ transistor (Junction Field Effect Transistor = JFET) 100 dar­ gestellt, der im wesentlichen aus einem Halbleiterbereich 10 sowie verschiedenen darauf aufgebrachten halbleitenden Schichten und Elektroden besteht. Der Halbleiterbereich 10 setzt sich aus einem hoch n-dotierten Drain-Kontaktgebiet 41, einem niedrig n-dotierten Innengebiet 13 und einem darüber angeordneten hoch p-dotierten Steuergebiet 31 zusammen.
Das Drain-Kontaktgebiet 41 ist an einer ersten Außenseite bzw. Oberfläche 11 des Halbleiterbereichs 10 über eine Drain- Elektrode 40 kontaktiert. An einer der ersten Oberfläche 11 gegenüberliegenden zweiten Oberfläche 12 des Halbleiter­ bereichs 10 befindet sich eine Ausnehmung 50, die in Form eines Grabens in den Halbleiterbereich 10 hineinreicht. Die Ausnehmung 50 besitzt seitliche Ränder 51 und einen unteren Rand 52. Der untere Rand 52 liegt im Bereich des Drain- Kontaktgebiets 41.
In das Innere der Ausnehmung 50 ragt ein erstes Verbindungs­ gebiet 22. Es ist n-dotiert und enthält innere Teile 221, die jeweils senkrecht zur ersten Oberfläche 11 längs den seitli­ chen Rändern 51 der Ausnehmung 50 verlaufen. Außerhalb der Ausnehmung 50 befindet sich über dem Steuergebiet 31 ein äußerer Teil 223 des ersten Verbindungsgebiets 22. Auf diesem äußeren Teil 223 des ersten Verbindungsgebiets 22 ist ein Source-Kontaktgebiet 21 angeordnet, das auf einer Seite der Ausnehmung 50 über eine Source-Elektrode 20 kontaktiert ist.
Im Inneren der Ausnehmung 50 ist an das erste Verbindungs­ gebiet 22 angrenzend ein zweites Verbindungsgebiet 32 vor­ gesehen. Das zweite Verbindungsgebiet 32 umfaßt wiederum innere Teile 321, die ebenfalls senkrecht zur ersten Ober­ fläche 11 des Halbleiterbereichs 10 verlaufen, sowie einen äußeren Teil 323, der auf dem Source-Kontaktgebiet 21 ange­ ordnet ist. Das zweite Verbindungsgebiet 32 ist p-dotiert. Auf dem Source-Kontaktgebiet 21 ist zwischen der Source- Elektrode 20 und dem äußeren Teil 323 des zweiten Verbin­ dungsgebiets 32 ein erstes Isolationsgebiet 61 vorgesehen. Auf der von der Source-Elektrode 20 abgewandten Seite der Ausnehmung 50 befindet sich eine Gate-Elektrode 30. Diese kontaktiert sowohl das Steuergebiet 31 an der zweiten Ober­ fläche 12 des Halbleiterbereichs 10 als auch das zweite Verbindungsgebiet 32 an seinem äußeren Teil 323. Ein zweites Isolationsgebiet 62 verhindert einen elektrischen Kontakt zwischen dem Source-Kontaktgebiet 21 und der Gate-Elektrode 30.
Im Bereich der Ausnehmung 50 umschließt das zweite Verbin­ dungsgebiet 32 eine Füllzone 56, die mit undotiertem Halb­ leitermaterial gefüllt ist. Anstelle von undotiertem Halb­ leitermaterial kann jedoch genausogut schwach dotiertes Halbleitermaterial verwendet werden.
Als Halbleitermaterial ist im dargestellten Ausführungs­ beispiel für alle halbleitenden Bereiche Siliciumcarbid (SiC) vorgesehen. Dieses Halbleitermaterial ist aufgrund seiner hervorragenden Eigenschaften besonders dann geeignet, wenn wie im vorliegenden Fall eine hohe Sperrspannungsfestigkeit, insbesondere über 1000 V, gefordert ist. Die Sperrspannungs­ festigkeit wird insbesondere durch die geometrische Abmessung und auch durch die Dotierungskonzentration des Innengebiets 13 bestimmt. Je höher die Dotierungskonzentration gewählt wird, um so niedriger ist eine maximale Sperrspannung Umax, die der Sperrschicht-Feldeffekttransistor 100 tragen kann. Diese Abhängigkeit der maximalen Sperrspannung Umax von der Dotierungskonzentration des Innengebiets 13 wird durch die folgenden Angaben verdeutlicht. Für eine maximale Sperr­ spannung Umax von etwa 60 V wird das Innengebiet 13 in einer Größenordnung von etwa 2 . 1017 cm-3, für eine maximale Sperr­ spannung Umax von etwa 700 V in einer Größenordnung von etwa 2 . 1016 cm3 und für eine maximale Sperrspannung Umax von etwa 1200 V in einer Größenordnung von etwa 6 . 1015 cm-3 dotiert. Um einen möglichst niederohmigen Übergang zwischen den halb­ leitenden Bereichen und den Elektroden zu ermöglichen, wird insbesondere für das Source-Kontaktgebiet 21 und das Drain- Kontaktgebiet 11 eine Dotierungskonzentration von über 1 . 1019 cm-3 vorgesehen. Das Steuergebiet 31 ist in der Größen­ ordnung zwischen 1 . 1018 cm-3 und 2 . 1019 cm-3 dotiert. In SiC bevorzugte Dotierstoffe sind Bor und Aluminium für eine p-Dotierung und Stickstoff für eine n-Dotierung. Die genann­ ten Dotierungskonzentrationen gelten alle jeweils für das Halbleitermaterial Siliciumcarbid.
In einem anderen, nicht dargestellten Ausführungsbeispiel, bei dem z. B. eine niedrigere maximale Sperrspannung Umax gefordert ist, kann als Halbleitermaterial jedoch auch Silicium zum Einsatz kommen. Dabei sind die oben für SiC angegebenen Dotierungskonzentrationen im allgemeinen jeweils durch etwa 100 zu dividieren (um zwei Größenordnungen klei­ ner).
Das erste und zweite Isolationsgebiet 61 und 62 bestehen aus einer Isolationsschicht, insbesondere aus einer Oxidschicht. Für diese Isolationsschicht wird vorzugsweise das Dielektri­ kum Siliciumdioxid (SiO2) verwendet, das insbesondere ther­ misch gewachsen wird. Thermisches Oxid weist hervorragende Isolationseigenschaften auf und kann insbesondere auch auf Siliciumcarbid durch Trocken- oder Naßoxidation bei Tempe­ raturen über 1000°C erzeugt werden. Für die Isolationsschicht kann jedoch auch ein anderes Dielektrikum, wie z. B. das nichtoxidische Siliciumnitrid (Si3N4), verwendet werden.
Die beiden Isolationsgebiete 61 und 62 dienen bei dem dar­ gestellten Sperrschicht-Feldeffekttransistor 100 jeweils ausschließlich der elektrischen Isolation. Sie haben keine dem Steueroxid eines MOSFETs vergleichbare Funktion bei der Stromsteuerung. Damit spielt die Frage von unzulässig hohen Werten der elektrischen Feldstärke innerhalb dieser beiden Isolationsgebiete 61 und 62 keine entscheidende Rolle. Der Qualität der Isolationsgebiete 61 und 62 kommt dann folglich auch keine vergleichbar hohe Bedeutung wie bei einem MOSFET zu. Da die beiden Isolationsgebiete 61 und 62 für die Strom­ steuerung keine Relevanz haben, ist auch der Sperrschicht- Feldeffekttransistor 100 in seinem Stromsteuerungsverhalten weitgehend temperaturunabhängig. Demgegenüber besitzt ein MOSFET eine im wesentlichen durch das Steueroxid hervor­ gerufene, deutlich höhere Temperaturempfindlichkeit.
Als Material für die Source-Elektrode 20, die Drain-Elektrode 40 und die Gate-Elektrode 30 kommen Polysilicium oder ein Metall, vorzugsweise Nickel (Ni), Aluminium (Al), Tantal (Ta), Titan (Ti) oder Wolfram (W) in Frage. Als Elektroden­ material kann weiterhin auch eine Verbindung oder eine Legie­ rung, die eines der vorstehend genannten Metalle enthält, verwendet werden. Das Elektrodenmaterial wird entweder durch Aufdampfen oder durch Sputtern aufgebracht.
Für einen Stromfluß über den Sperrschicht-Feldeffekttran­ sistor 100 zwischen der Source-Elektrode 20 und der Drain- Elektrode 40 ist im wesentlichen das n-dotierte erste Ver­ bindungsgebiet 22 vorgesehen. Dieses ist entsprechend der Durchbruchsladung von Siliciumcarbid dotiert. Die Durch­ bruchsladung ist eine materialspezifische Größe und mit der kritischen elektrischen Feldstärke in dem Halbleitermaterial verknüpft, ab der es zu einem Avalanche-Durchbruch kommen kann.
Die kritische Feldstärke von SiC liegt bei etwa 2 MV/cm. Bei einer Realisierung in SiC haben dann zumindest die inneren Teile 221 des Verbindungsgebiets 22 bezogen auf eine Fläche, die sowohl zur ersten Oberfläche 11 als auch zur Zeichenebene von Fig. 1 senkrecht ist, eine dieser kritischen Feldstärke entsprechende Dotierungskonzentration von etwa 1 . 1013 cm-2.
Demgegenüber weisen die inneren Teile 221 des Verbindungs­ gebiets 22 bei einer nicht explizit dargestellten Realisie­ rung des JFETs in Silicium (Si) eine der kritischen Feld­ stärke von Silicium entsprechende Dotierungskonzentration von etwa 1,5 . 1012 cm-2 auf.
Multipliziert man bei dem SiC-JFET von Fig. 1 die oben­ genannte, auf eine Fläche bezogene Dotierungskonzentration mit der entsprechenden geometrischen Ausdehnung in Richtung der Flächennormalen - im Ausführungsbeispiel von Fig. 1 entspricht dies der Dicke des Verbindungsgebiets 22 innerhalb der Ausnehmung 50 -, so erhält man eine räumliche Dotierungs­ konzentration von etwa 1 . 1018 cm-3. Hierbei ist eine Dicke des ersten Verbindungsgebiets 22 von 100 nm zugrunde gelegt. Die­ se Dotierungskonzentration liegt deutlich über der für die maximale Sperrspannung Umax maßgeblichen Dotierungskonzentra­ tion des Innengebiets 13. Für eine maximale Sperrspannung Umax von beispielsweise 2000 V ist in dem Innengebiet 13 in SiC eine Dotierungskonzentration in der Größenordnung von 1015 cm- 3, insbesondere von < 5 . 1015 cm-3, erforderlich.
Durch die hohe Dotierung in dem ersten Verbindungsgebiet 22 sinkt der Drift- oder auch Bahnwiderstand für den elektri­ schen Strom im Durchlaßfall erheblich. Gleichzeitig hat die hohe Dotierungskonzentration in dem ersten Verbindungsgebiet 22 jedoch auch keine nachteiligen Auswirkungen auf das Sperr­ verhalten. Das zweite Verbindungsgebiet 32 weist zu diesem Zweck nämlich eine in etwa gleiche Dotierungskonzentration wie das erste Verbindungsgebiet 22 auf, jedoch mit einem Dotierstoff, der den entgegengesetzten Leitungstyp hervor­ ruft. Die Einflüsse der Donator- und Akzeptoratome im ersten und zweiten Verbindungsgebiet 22 bzw. 32 kompensieren sich bei einem hohen Sperrspannungswert dann gegenseitig. In diesem Fall sind beide Verbindungsgebiete 22 und 32 komplett ausgeräumt, d. h. es existieren keine freien Ladungsträger mehr. Die Äquipotentiallinien des elektrischen Feldes ver­ laufen dann praktisch parallel zur ersten Oberfläche 11. Damit besteht im Sperrfall kein Unterschied im Verhalten zu einem Sperrschicht-Feldeffekttransistor ohne jegliche Verbin­ dungsgebiete. Gleichzeitig reduzieren sich die auf eine Flächenbelegung im Halbleiterbereich 10 bezogenen statischen Durchlaßverluste dank des höher dotierten ersten Verbindungs­ gebiets 22 jedoch erheblich. Dadurch eröffnet sich die Mög­ lichkeit, den Sperrschicht-Feldeffekttransistor 100 mit einem geringeren Platzbedarf zu realisieren.
Der Sperrschicht-Feldeffekttransistor 100 kann über ein an der Gate-Elektrode 30 anstehendes Steuerpotential zwischen einem leitenden und einem sperrenden Zustand umgeschaltet werden. Ein in den Sperrzustand umschaltendes Steuerpotential bewirkt, daß eine Kanalzone 70, die sich innerhalb des Source-Kontaktgebiets 21 und des äußeren Teils 223 des Ver­ bindungsgebiets 22 befindet, durch Raumladungszonen von p-n- Übergängen komplett abgeschnürt oder überdeckt wird. Damit wird die Kanalzone 70 für den elektrischen Strom unpassier­ bar. Die Kanalzone 70 wird an den äußeren Rändern durch das Steuergebiet 31 und durch den äußeren Teil 323 des zweiten Verbindungsgebiets 32 begrenzt. Projiziert man das Steuer­ gebiet 31 und den äußeren Teil 323 des zweiten Verbindungs­ gebietes 32 senkrecht zur ersten Oberfläche 11 des Halblei­ terbereichs 10 in eine gemeinsame Ebene, so überlappen sich die beiden Projektionen teilweise. Das Kanalgebiet 70 liegt genau im Bereich dieser Überlappung.
Im Unterschied zu dem in Fig. 1 gezeigten Sperrschicht-Feld­ effekttransistor 100 ist auch eine andere Ausführungsform möglich, bei der das Steuergebiet 31 als vergrabenes Insel­ gebiet (= Buried Gate) vorliegt.
Zur Erhöhung der Stromtragfähigkeit können darüber hinaus auch mehrere Sperrschicht-Feldeffekttransistoren 100 auf einem Halbleitersubstrat nebeneinander angeordnet sein. Der in Fig. 1 gezeigte Sperrschicht-Feldeffekttransistor 100 stellt in so einer Anordnung dann eine Einzelzelle dar, wobei alle Einzelzellen auf dem Halbleitersubstrat parallel ge­ schaltet sind. Die Stromtragfähigkeit kann außerdem auch dadurch erhöht werden, daß innerhalb eines Sperrschicht- Feldeffekttransistors 100 mehrere Ausnehmungen 50 vorgesehen sind, die jeweils erste und zweite Verbindungsgebiete 22 bzw. 32 beinhalten. Auch können in einer einzigen Ausnehmung 50 mehrere erste und zweite Verbindungsgebiete 22 bzw. 32 an­ geordnet sein.
In den Fig. 2 bis 6 ist ein erstes Verfahren zur Herstel­ lung der beiden Verbindungsgebiete 22 bzw. 32 dargestellt.
Ausgangspunkt ist der in Fig. 2 gezeigte, den Halbleiter­ bereich 10 des fertigen JFETs bildende und nachfolgend mit dessen Bezugszeichen gekennzeichnete Halbleiterkörper. Er enthält bereits die unterschiedlichen Dotierungen für das Drain-Kontaktgebiet 41, das Innengebiet 13 und das Steuer­ gebiet 31. Mittels der aus der Speichertechnologie bekannten Trench-Technik wird die Ausnehmung 50 in den Halbleiterkörper 10 mit vorgegebener Tiefe geätzt. Der untere Rand 52 der Aus­ nehmung 50 befindet sich innerhalb des Drain-Kontaktgebiets 41. Die Tiefe der Ausnehmung 50 hängt dabei sowohl vom ver­ wendeten Halbleitermaterial als auch von der geforderten maximalen Sperrspannung Umax ab, da diese Parameter die geo­ metrische Abmessung des Innengebiets 13 bestimmen. Für eine maximale Sperrspannung Umax von etwa 2000 V und dem hier ver­ wendeten SiC beträgt die durch das Innengebiet 13 bestimmte Tiefe der Ausnehmung 50 mindestens etwa 20 µm. Für einen nicht dargestellten Sperrschicht-Feldeffekttransistor 100 aus dem Halbleitermaterial Silicium, der beispielsweise für eine maximale Sperrspannung Umax von etwa 600 V dimensioniert ist, beträgt die Tiefe der Ausnehmung 50 mindestens 50 µm. Bei einer höheren maximalen Sperrspannung Umax ist ein entspre­ chend größeres Innengebiet 13 zum Abbau der Sperrspannung erforderlich. Bei einem Si-JFET kann die Tiefe der Ausnehmung 50 daher auch mehr als 80 µm betragen.
Ausgehend von dem in Fig. 2 dargestellten Halbleiterkörper 10 mit eingeätzter Ausnehmung 50 läßt man eine erste un­ dotierte Epitaxieschicht 53 aus dem Grundmaterial für das erste Verbindungsgebiet 22 in der Ausnehmung 50 und auf der zweiten Oberfläche 12 aufwachsen (Fig. 3). Anstelle einer undotierten kann auch eine schwachdotierte Epitaxieschicht aufgebracht werden.
In Fig. 4 ist eine sich anschließende Ionenimplantation der ersten undotierten Epitaxieschicht 53 dargestellt. Damit ent­ steht das n-dotierte erste Verbindungsgebiet 22. Die Ionen­ implantation findet dabei mit unterschiedlichen Neigungs­ winkeln bezüglich der zweiten Oberfläche 12 des Halbleiter­ körpers 10 statt. Die Bereiche der ersten undotierten Epita­ xieschicht 53, die sich an der zweiten Oberfläche 12 des Halbleiterkörpers 10 und am unteren Rand 52 der Ausnehmung 50 befinden, werden senkrecht zur zweiten Oberfläche 12 implan­ tiert. Die an die seitlichen Ränder 51 der Ausnehmung 50 angrenzenden Bereiche der ersten undotierten Epitaxieschicht 53 werden dagegen mittels Schrägimplantation dotiert. Die Wirkungsrichtung der Ionenimplantation ist in Fig. 4 durch die Pfeile angedeutet.
Die Schrägimplantation hat zur Folge, daß auch die Breite der Ausnehmung 50 mit zunehmender Tiefe ansteigt. Im Sinne eines möglichst geringen Platzbedarfs ist damit eine möglichst geringe Tiefe der Ausnehmung 50 günstig. In dieser Hinsicht bietet ein in SiC realisierter Sperrschicht-Feldeffekttran­ sistor 100 Vorteile, da er selbst bei einer hohen maximalen Sperrspannung Umax mit einer relativ flachen Graben-Ätzung auskommt. Für eine maximale Sperrspannung Umax von beispiels­ weise 2000 V hat die Ausnehmung 50 in SiC nur eine Tiefe von 20 µm.
Innerhalb der Ausnehmung 50 werden die Ionen so in die un­ dotierte erste Epitaxieschicht 53 implantiert, daß sich nur in unmittelbarer Nachbarschaft zu den seitlichen Rändern 51 und dem unteren Rand 52 der Ausnehmung 50 das n-dotierte erste Verbindungsgebiet 22 bildet. Ein von den Rändern 51 bzw. 52 der Ausnehmung 50 abgewandter Bereich der ersten undotierten Epitaxieschicht 53 bleibt dagegen undotiert und bildet eine Zwischenzone 54, da in SiC bei einer Temperatur ≦1700°C praktisch keine Diffusion von Dopanden stattfindet.
Auf das erste Verbindungsgebiet 22 wird außerhalb der Aus­ nehmung 50 das n-dotierte Source-Kontaktgebiet 21 epitaktisch aufgebracht. Anschließend läßt man eine weitere undotierte zweite Epitaxieschicht 55 auf das Source-Kontaktgebiet 21 und die Zwischenzone 54 aufwachsen (Fig. 5).
In Fig. 6 ist die p-Dotierung der zweiten undotierten Epi­ taxieschicht 55 mittels Ionenimplantation dargestellt. Die Ionenimplantation mit Akzeptoren erfolgt dabei analog zu der in Fig. 4 dargestellten Ionenimplantation mit Donatoren. Nach einer gegebenenfalls zur Aktivierung der implantierten Ionen und zur Ausheilung von entstandenen Gitterdefekten durchgeführten Temperung liegen dann das n-dotierte erste Verbindungsgebiet 22 und das p-dotierte zweite Verbindungs­ gebiet 32 vor. Die zwischen den beiden Verbindungsgebieten 22 und 32 angeordnete Zwischenzone 54 ist nicht absolut notwen­ dig. Sie erleichtert bei der Implantation lediglich die Ein­ stellung der benachbarten Dotierungsprofile mit jeweils unterschiedlichem Leitungstyp.
In den Fig. 7 und 8 ist ein alternatives Herstellungsver­ fahren der beiden Verbindungsgebiete 22 und 32 dargestellt. Ausgehend von dem in Fig. 2 gezeigten Grundkörper wird das erste Verbindungsgebiet 22 unmittelbar in Form einer n-do­ tierten Epitaxieschicht aufgebracht (Fig. 7). Es schließt sich das epitaktische Aufwachsen des Source-Kontaktgebiets 21 an. Danach wird das zweite Verbindungsgebiet 32 in Form einer p-dotierten Epitaxieschicht aufgebracht. (Fig. 8). Bei die­ ser Herstellungsmethode sind keine Implantationsschritte vor­ gesehen.
In Fig. 9 ist von dem Sperrschicht-Feldeffekttransistor 100 der Halbleiterkörper 10 mit der Ausnehmung 50 dargestellt. In diese schematische Darstellung sind außerdem Äquipotential­ linien 81, 82 und 83 der elektrischen Feldstärke für ver­ schiedene Sperrspannungen eingetragen. Eine erste Äquipoten­ tiallinie 81 (strichpunktierte Linie)symbolisiert den Verlauf der elektrischen Feldstärke für eine niedrige Sperrspannung (≦0,1 . Umax). Eine zweite Äquipotentiallinie 82 (gestrichelte Linie) gibt den Feldverlauf für eine mittlere Sperrspannung (0,2 . Umax bis 0,6 . Umax) wieder. Eine dritte Äquipotentiallinie 83 (durchgezogene Linie), die im wesentlichen parallel zur ersten Oberfläche 11 des Halbleiterkörpers 10 verläuft, zeigt schließlich die Feldverhältnisse für eine hohe Sperrspannung (0,7 . Umax bis 1 . Umax). Aus dem Verlauf der dritten Äquipoten­ tiallinie 83 wird deutlich, daß die in Fig. 9 nicht dar­ gestellten ersten und zweiten Verbindungsgebiete 22 bzw. 32 keinen Einfluß auf das Sperrverhalten haben.
Es versteht sich, daß die angegebenen Leitungstyp aller genannten Halbleitergebiete auch jeweils vertauscht werden können.

Claims (15)

1. Sperrschicht-Feldeffekttransistor umfassend mindestens:
  • a) eine Gate-Elektrode (30),
  • b) einen Halbleiterbereich (10), der mindestens
    • 1. ein an einer ersten Oberfläche (11) des Halbleiter­ bereichs (10) angeordnetes, einen ersten Leitungstyp aufweisendes Drain-Kontaktgebiet (41),
    • 2. ein einen zweiten Leitungstyp aufweisendes Steuer­ gebiet (31)
    • 3. und ein den ersten Leitungstyp aufweisendes Innen­ gebiet (13)
    beinhaltet,
  • c) sowie ein den ersten Leitungstyp aufweisendes Source- Kontaktgebiet (21),
wobei das Steuergebiet (31) und das Innengebiet (13) zumin­ dest teilweise zwischen dem Source-Kontaktgebiet (21) und dem Drain-Kontaktgebiet (41) angeordnet sind, dadurch gekennzeichnet, daß
  • a) mindestens ein den ersten Leitungstyp aufweisendes erstes Verbindungsgebiet (22),
    • 1. von dem zumindest ein innerer Teil (221) innerhalb des Halbleiterbereichs (10) zumindest weitgehend senkrecht zur ersten Oberfläche (11) verläuft,
    • 2. das niederohmig direkt mit dem Source-Kontaktgebiet (21) verbunden ist
    • 3. und das höher als das Innengebiet (13) dotiert ist,
  • b) sowie mindestens ein den zweiten Leitungstyp aufweisendes zweites Verbindungsgebiet (32),
    • 1. von dem zumindest ein innerer Teil (321) innerhalb des Halbleiterbereichs (10) zumindest weitgehend senkrecht zur ersten Oberfläche (11) verläuft,
    • 2. und das in einem Sperrfall den Einfluß des ersten Verbindungsgebiets (22) kompensiert,
vorgesehen sind.
2. Sperrschicht-Feldeffekttransistor nach Anspruch 1, da­ durch gekennzeichnet, daß in dem Halb­ leiterbereich (10) eine Ausnehmung (50) vorgesehen ist, die sich ausgehend von einer der ersten Oberfläche (11) gegen­ überliegenden zweiten Oberfläche (12) des Halbleiterbereichs (10) in den Halbleiterbereich (10) erstreckt und innerhalb der die inneren Teile (221, 321) des ersten und des zweiten Verbindungsgebiets (22, 32) angeordnet sind, die senkrecht zur ersten Oberfläche (11) verlaufen.
3. Sperrschicht-Feldeffekttransistor nach Anspruch 2, da­ durch gekennzeichnet, daß der innere Teil (221) des ersten Verbindungsgebiets (22) an Ränder (51, 52) der Ausnehmung (50) angrenzt.
4. Sperrschicht-Feldeffekttransistor nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeich­ net, daß jedem senkrecht zur ersten Oberfläche (11) verlaufenden inneren Teil (221) des ersten Verbindungsgebiets (22) ein dazu parallel verlaufender innerer Teil (321) des zweiten Verbindungsgebiets (32) zugeordnet ist.
5. Sperrschicht-Feldeffekttransistor nach Anspruch 4, da­ durch gekennzeichnet, daß die einander zugeordneten inneren Teile (221, 321) des ersten und des zweiten Verbindungsgebiets (22, 32) direkt aneinandergrenzen.
6. Sperrschicht-Feldeffekttransistor nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeich­ net, daß sich das erste Verbindungsgebiet (22) bis zum Drain-Kontaktgebiet (41) erstreckt.
7. Sperrschicht-Feldeffekttransistor nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeich­ net, daß zumindest der innere Teil (221) des ersten Verbindungsgebiets (22) eine der Durchbruchsladung zumindest weitgehend entsprechende Dotierungskonzentration aufweist.
8. Sperrschicht-Feldeffekttransistor nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeich­ net, daß vom zweiten Verbindungsgebiet (32) zumindest der innere Teil (321) eine zumindest weitgehend gleiche Dotierungskonzentration aufweist wie der innere Teil (221) des ersten Verbindungsgebiets (22).
9. Sperrschicht-Feldeffekttransistor nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeich­ net, daß der Halbleiterbereich (10), das erste und das zweite Verbindungsgebiet (22, 32) sowie das Source-Kontakt­ gebiet (21) aus Siliciumcarbid bestehen.
10. Sperrschicht-Feldeffekttransistor nach Anspruch 9, dadurch gekennzeichnet, daß zumindest der innere Teil (221) des ersten Verbindungsgebiets (22) bezogen auf eine zur ersten Oberfläche (11) senkrechte Fläche eine Dotierungskonzentration von höchstens 1 . 1013 cm-2 auf­ weist.
11. Sperrschicht-Feldeffekttransistor nach einem der Ansprü­ che 1 bis 8, dadurch gekennzeichnet, daß der Halbleiterbereich (10), das erste und das zweite Ver­ bindungsgebiet (22, 32) sowie das Source-Kontaktgebiet (21) aus Silicium bestehen.
12. Sperrschicht-Feldeffekttransistor nach Anspruch 11, dadurch gekennzeichnet, daß zumindest der innere Teil (221) des ersten Verbindungsgebiets (22) be­ zogen auf eine zur ersten Oberfläche (11) senkrechte Fläche eine Dotierungskonzentration von höchstens 1,5 . 1012 cm-2 auf­ weist.
13. Sperrschicht-Feldeffekttransistor nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeich­ net, daß das Steuergebiet (31) an einer der ersten Ober­ fläche (11) gegenüberliegenden zweiten Oberfläche (12) des Halbleiterbereichs (10) angeordnet ist.
14. Sperrschicht-Feldeffekttransistor nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeich­ net, daß die Gate-Elektrode (30) das Steuergebiet (31) und das zweite Verbindungsgebiet (32) ohmsch kontaktiert.
15. Sperrschicht-Feldeffekttransistor nach einem der vorher­ gehenden Ansprüche, dadurch gekennzeich­ net, daß ein äußerer Teil (223) des ersten Verbindungs­ gebiets (22) auf dem Halbleiterbereich (10) über dem Steuer­ gebiet (31) und das Source-Kontaktgebiet (21) auf dem äußeren Teil (223) des ersten Verbindungsgebiets (22) angeordnet sind sowie ein äußerer Teil (323) des zweiten Verbindungsgebiets (32) das Source-Kontaktgebiet (21) teilweise bedeckt, so daß sich bei einer Projektion senkrecht zur ersten Oberfläche (11) die Projektion des Steuergebiets (31) und die Projektion des äußeren Teils (323) des zweiten Verbindungsgebiets (32) überlappen.
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