DE19857524A1

DE19857524A1 - Leistungsverstärker

Info

Publication number: DE19857524A1
Application number: DE19857524A
Authority: DE
Inventors: Helmut Lenz
Original assignee: Siemens AG
Current assignee: Siemens Healthcare GmbH
Priority date: 1998-12-14
Filing date: 1998-12-14
Publication date: 2000-06-29
Anticipated expiration: 2018-12-15
Also published as: DE19857524C2; JP2000216642A; US6671329B1

Abstract

Ein Leistungsverstärker, der unter Beibehaltung seines exakten Endstufen-Schalttaktes einfacher aufgebaut ist und eine geringere Baugröße aufweist, umfaßt wenigstens eine Schaltendstufe, deren Leistungsbrückenschaltung eine vorgebbare Zahl von Schaltelementen (SE1 bis SE4) aufweist und die an einer potentialfreien Zwischenkreisspannung anliegt, sowie wenigstens einen Pulsweitenmodulator, der aus Eingangssignalen pulsweitenmodulierte Steuersignale (S1 bis S4) für alle Schaltelemente (SE1 bis SE4) der Leistungsbrückenschaltung generiert, um wenigstens eine Endstufenspannung (U¶E¶) gemäß einem Endstufen-Schalttakt zu erzeugen, wobei der Pulsweitenmodulator als digitaler Pulsweitenmodulator (DPWM) ausgebildet ist, dem digitale Eingangssignale (IN, CLK, PHASE, SAFE, SE1SE4OFF, SE2SE3OFF, MOD_ON, SOFTSTOP) zuführbar sind und dessen pulsweitenmodulierte Steuersignale (S1 bis S4) den Steuersignalen eines analogen Pulsweitenmodulators nachgebildet sind, so daß die erzeugten Endstufenspannungen einen zumindest nahezu analogen Verlauf aufweisen, und wobei dem digitalen Pulsweitenmodulator (DPWM) ein Vormodulator (PM1, PM2) vorgeschaltet ist, dem zunächst eine vorgebbare Zahl von Eingangssignalen für den digitalen Pulsweitenmodulator (DPWM) zuführbar ist, wobei die Ausgangssignale des Vormodulators (PM1, PM2) anschließend dem digitalen Pulsweitenmodulator (DPWM) als Eingangssignale zuführbar sind.

Description

Die Erfindung betrifft einen Leistungsverstärker mit wenig stens einer Schaltendstufe, deren Leistungsbrückenschaltung eine vorgebbare Zahl von Schaltelementen aufweist und die an einer potentialfreien Zwischenkreisspannung anliegt, sowie wenigstens einen Pulsweitenmodulator, der aus Eingangssigna len pulsweitenmodulierte Steuersignale für alle Schaltelemen te der Leistungsbrückenschaltung generiert, um wenigstens ei ne Endstufenspannung gemäß einem Endstufen-Schalttakt zu er zeugen.

Bei derartigen Leistungsverstärkern müssen hohe Leistungen äußerst exakt geregelt werden. Dies ist vor allem bei Gra dientenverstärkern in Kernspin-Tomographiegeräten der Fall. Die Erfindung ist jedoch beispielsweise auch bei induktiven Erwärmungseinrichtungen in Röntgengeräten oder zur Antriebs steuerung von Elektromotoren einsetzbar.

Bei dem genannten Anwendungsfall eines Gradientenverstärkers wird eine Wechselspannung in der Größenordnung von ± 300 V bei einem Stromfluß in der Größenordnung von 300 A mittels einer Leistungsbrückenschaltung erzeugt. Der Leistungsver stärker muß eine so hohe Genauigkeit aufweisen, daß der Stromfluß für jede der drei Gradientenspulen im mA-Bereich einstellbar ist. Die Einschaltphasen der einzelnen Schaltele mente in der Leistungsbrückenschaltung, die im wesentlichen durch die Endstufen-Schalttakte bestimmt werden, müssen daher hinsichtlich ihrer jeweiligen Zeitdauer im wesentlichen kon tinuierlich variiert werden können. Aus diesem Grund sind Pulsweitenmodulatoren von Gradientenverstärkern bisher rein analog ausgeführt worden, wodurch sich die Schaltzeitpunkte der Schaltelemente, bei denen es sich z. B. um Leistungstran sistoren handeln kann, beliebig fein steuern lassen.

Insbesondere Leistungsverstärker mit mehreren Schaltendstufen erfordern aufgrund der entsprechenden Anzahl an analogen Pulsweitenmodulatoren einen hohen Bauteileaufwand sowie eine entsprechend aufwendige Beschaltung, da in diesem Fall mehre re phasenverschobene dreieckförmige Spannungen benötigt wer den. Die erforderliche hohe Anzahl an Bauteilen führt bei den bekannten Leistungsverstärkern zu einem entsprechend großen Bauvolumen sowie zu entsprechend hohen Herstellungskosten.

Aufgabe der vorliegenden Erfindung ist es deshalb, einen Lei stungsverstärker zu schaffen, der unter Beibehaltung seines exakten Endstufen-Schalttaktes einfacher aufgebaut ist und eine geringere Baugröße aufweist.

Diese Aufgabe wird erfindungsgemäß durch einen Leistungsver stärker gemäß Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind jeweils Gegenstand von weiteren Ansprü chen.

Der Leistungsverstärker gemäß Anspruch 1 umfaßt wenigstens eine Schaltendstufe, deren Leistungsbrückenschaltung eine vorgebbare Zahl von Schaltelementen aufweist und die an einer potentialfreien Zwischenkreisspannung anliegt, sowie wenig stens einen Pulsweitenmodulator, der aus Eingangssignalen pulsweitenmodulierte Steuersignale für alle Schaltelemente der Leistungsbrückenschaltung generiert, um wenigstens eine Endstufenspannung gemäß einem Endstufen-Schalttakt zu erzeu gen. Erfindungsgemäß ist der Pulsweitenmodulator als digita ler Pulsweitenmodulator ausgebildet, dem digitale Eingangs signale zuführbar sind und dessen pulsweitenmodulierte Steu ersignale den Steuersignalen eines analogen Pulsweitenmodula tors nachgebildet sind, so daß die erzeugten Endstufenspan nungen einen zumindest nahezu analogen Verlauf aufweisen.

Bei dem erfindungsgemäßen Leistungsverstärker ist damit das Schaltverhalten des digitalen Pulsweitenmodulators dem Schaltverhalten eines analogen Pulsweitenmodulators nachge bildet. Die erzeugten Endstufenspannungen weisen damit einen zumindest nahezu analogen Verlauf, d. h. einen analogen Ver lauf oder einen nahezu analogen Verlauf auf.

Erfindungsgemäß ist dem digitalen Pulsweitenmodulator ein Vormodulator vorgeschaltet, dem zunächst eine vorgebbare Zahl von Eingangssignalen für den digitalen Pulsweitenmodulator zuführbar ist. Die im Vormodulator gebildeten Ausgangssignale sind anschließend dem digitalen Pulsweitenmodulator als Ein gangssignale zuführbar.

Durch Verwendung eines Vormodulators wird die Auflösung der pulsweitenmodulierten Steuersignale stark verbessert. Der er findungsgemäße Leistungsverstärker liefert damit exakte End stufen-Schalttakte, so daß der in der induktiven Last, die an den Ausgängen des Leistungsverstärkers anliegt, erzeugte Stromfluß eine hohe Genauigkeit aufweist. Der erfindungsgemä ße Leistungsverstärker ist somit in idealer Weise für Gra dientenspulen von Kernspin-Tomographiegeräten einsetzbar.

Der bei dem erfindungsgemäßen Leistungsverstärker eingesetzte digitale Pulsweitenmodulator weist gegenüber einem analogen Pulsweitenmodulator eine wesentlich geringere Baugröße auf. Damit benötigt der Leistungsverstärker gemäß Anspruch 1 weni ger Einbauraum.

Gemäß einer vorteilhaften Ausgestaltung (Anspruch 2) ist es möglich, daß im Vormodulator eine Offset-Verschiebung (Off set-Staffelung) der zugeführten Signale vorgenommen wird.

Als zweite Alternative ist es im Rahmen der Erfindung mög lich, durch Gegentakt-Dithering (Anspruch 3) die Auflösung der Ausgangssignale des digitalen Pulsweitenmodulators zu er höhen, wobei zusätzlich eine Offset-Staffelung vorgenommen werden kann (Anspruch 5).

Als weitere Variante gemäß einer besonders vorteilhaften Aus gestaltung der Erfindung kann die Auflösung der Ausgangs signale des digitalen Pulsweitenmodulators durch Gleichtakt- Dithering mit Offset-Staffelung erhöht werden (Anspruch 4).

Gemäß einer bevorzugten Ausführungsform der Erfindung sind ausgangsseitig wenigstens zwei Schaltendstufen derart in Rei he geschaltet, daß sich für den Leistungsverstärker eine Aus gangsspannung ergibt, die der Summe der Endstufenspannungen entspricht. In diesem Fall kann es dann gemäß einer weiteren Variante vorgesehen sein, alle Schaltendstufen mit gegenein ander versetzten Schaltsignalen anzusteuern. Durch diese Maß nahme vervielfachen sich sowohl die maximale Ausgangsspannung als auch die effektive Schaltfrequenz um einen Faktor, der im allgemeinen der Anzahl der Schaltendstufen entspricht.

Durch die Verwendung von mehreren Schaltendstufen verbessert sich das Preis-Leistungsverhältnis nochmals, da zusätzlich zu den kostengünstigen digitalen Pulsweitenmodulatoren die ein zelnen Schaltendstufen, aus denen der Leistungsverstärker zu sammengeschaltet ist, keine besonders hohen Anforderungen er füllen müssen und deshalb überproportional preisgünstiger als eine einzige Hochleistungs-Schaltendstufe sind. Damit können auch die Vorteile preiswerter, aber relativ langsam schalten der Leistungstransistoren (z. B. IGBTs, Insolated Gate Bipo lar Transistors) ausgenutzt werden. Durch die niedrige Schaltfrequenz der einzelnen Schaltendstufen entstehen dar über hinaus deutlich geringere Verluste.

In bevorzugten Ausführungsformen ist eine ungerade Anzahl von Schaltendstufen vorgesehen. Der Phasenwinkel der Endstufen- Schalttaktsignale beträgt vorzugsweise 360°/k, wobei k die Anzahl der Schaltendstufen ist.

Vorzugsweise erfolgt eine gleichmäßige Aufteilung der Gesamt belastung auf die einzelnen Schaltendstufen. Die Schaltend stufen können insbesondere zu gleichen Teilen und/oder in symmetrischer Weise zur Ausgangsspannung des Leistungsver stärkers beitragen. Beispielsweise können die Schaltendstufen so angesteuert werden, daß sie Spannungsimpulse gleicher Breite liefern.

Bei einer Ausgangsspannung von 2000 V erhält man bei bei spielsweise fünf gleichartigen Schaltendstufen jeweils einen Spannungshub von 400 V, und damit eine geringere Welligkeit am Ausgang des Leistungsverstärkers trotz einer maximalen Ausgangsspannung von 2000 V.

Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Leistungsverstärkers werden bei jeder Schaltendstufe in jedem Zyklus des Endstufen-Schalttaktes zwei Spannungsimpulse er zeugt, die von je einem Freilaufbetrieb getrennt sind. Die beiden Spannungsimpulse können je einem Diagonalbetrieb der Leistungsbrückenschaltung entsprechen und die beiden Frei laufbetriebe je einem Zustand der Leistungsbrückenschaltung, in dem ein Laststrom ungehindert durch die Leistungsbrücken schaltung fließen kann.

Bevorzugte Ausführungsbeispiele der Erfindung werden nun un ter Hinweis auf die schematischen Zeichnungen nachfolgend be schrieben. Es zeigen:

Fig. 1 ein Schaltbild einer Schaltendstufe,

Fig. 2a-2e die verschiedenen Schaltzustände der Schaltend stufe gemäß Fig. 1 beim Stromaufbau und beim Stromhalten,

Fig. 3a-3e die verschiedenen Schaltzustände der Schaltend stufe gemäß Fig. 1 beim Stromabbau,

Fig. 4 ein schematisches Schaltbild eines Leistungs verstärkers mit fünf Schaltendstufen,

Fig. 5 eine Prinzipdarstellung eines digitalen Puls weitenmodulators, der für einen erfindungsgemä ßen Leistungsverstärker geeignet ist,

Fig. 6 ein Modulatorgrundelement eines erfindungsgemä ßen Pulsweitenmodulators,

Fig. 7 das Schaltverhalten des Modulatorgrundelementes gemäß Fig. 6,

Fig. 8a, 8b die mit einer ersten Ausführungsform eines Vor modulators gemäß der Erfindung erzielbaren Quantisierungsstufen

Fig. 9 eine zweite Ausführungsform eines Vormodulators gemäß der Erfindung,

Fig. 10 eine dritte Ausführungsform eines Vormodulators gemäß der Erfindung,

Fig. 11a das Schaltverhalten des digitalen Pulsweitenmo dulators bei einem Vormodulator gemäß Fig. 9,

Fig. 11b das Schaltverhalten des digitalen Pulsweitenmo dulators bei einem Vormodulator gemäß Fig. 10.

Die in Fig. 1 dargestellte Schaltendstufe E umfaßt eine Lei stungsbrückenschaltung, die an einer potentialfreien (schwim menden) Versorgungsspannung Upst anliegt. Die Leistungsbrüc kenschaltung weist vier als H-Brücke angeordnete Schaltele mente SE1 bis SE4 auf, die auf je ein pulsweitenmoduliertes Steuersignal eines digitalen Pulsweitenmodulators DPWM (Fig. 5) ansprechen. Die Schaltelemente SE1 bis SE4 sind beispielswei se als MOS-FET oder als bipolare Transistoren mit Freilauf dioden ausgeführt. Je zwei der Schaltelemente SE1 und SE3 bzw. SE2 und SE4 sind mit dem positiven bzw. dem negativen Anschluß einer Versorgungsspannung Upst verbunden. Die ver bleibenden Anschlüsse von je zwei in einem Brückenzweig ange ordneten Schaltelementen (SE1 und SE2 bzw. SE3 und SE4) sind paarweise miteinander und mit je einer Verbindungsleitung 1 und 2 verbunden. Die Verbindungsleitung 1 führt an den Aus gang QA der Schaltendstufe E, wohingegen die Verbindungslei tung 2 an den Ausgang QB der Schaltendstufe E führt. Anti parallel zu den Schaltelementen SE1 bis SE4 ist jeweils eine Freilaufdiode V1 bis V4 angeordnet. Zur Pufferung der poten tialfreien Versorgungsspannung Upst dient der Kondensator C, wodurch an der Leistungsbrückenschaltung eine Zwischenkreis spannung anliegt.

Die Ausgänge QA und QB der Schaltendstufe E sind mit einer im wesentlichen induktiven Last L, beispielsweise einer Gradien tenspule verbunden (s. Fig. 2a bis 2d und Fig. 3a bis 3d).

Für den Stromaufbau und das Stromhalten nehmen die Schaltele mente SE1 bis SE4 der Schaltendstufe E gemäß Fig. 1 die in den Fig. 2a bis 2d gezeigten Schaltzustände ein. Der Stromfluß, der immer vom Ausgang QA über die induktive Last L zum Aus gang QB der Schaltendstufe E fließt, ist in den Fig. 2a bis 2d gestrichelt dargestellt.

In Fig. 2a sind die Schaltelemente SE1 und SE4 geschlossen, der Strom fließt von der positiven Versorgungsspannungsseite über das Schaltelement SE1 in die induktive Last L und über das Schaltelement SE4 zum negativen Anschluß der Versorgungs spannung Upst. Aus dem Zwischenkreis (Kondensator C) wird Energie entnommen. Der Ausgang QA der Schaltendstufe E ist positiv gegenüber dem Ausgang QB der Schaltendstufe E. Die Schaltendstufe E befindet sich damit im "ersten Diagonalbe trieb"

Bei dem Schaltzustand gemäß Fig. 2b ist das Schaltelement SE4 geschlossen, wohingegen das Schaltelement SE2 ein- oder aus geschaltet sein kann. Der Strom fließt in der Schaltendstufe E vom Ausgang QB über das Schaltelement SE4 und die Freilauf diode V2 zum Ausgang QA der Schaltendstufe E. Falls es sich bei dem Schaltelement SE2 um einen MOS-FET handelt und dieses eingeschaltet ist, kann das Schaltelement SE2 einen Teil des Diodenstromes der Freilaufdiode V2 übernehmen. Der Ausgang QB der Schaltendstufe E ist dann minimal positiv gegenüber dem Ausgang QA. Der in Fig. 2b gezeigte Schaltzustand der Schalt endstufe E wird als "unterer Freilaufbetrieb" bezeichnet.

Die in Fig. 2c gezeigte Stellung der Schaltelemente SE1 bis SE4 entspricht der Stellung der Schaltelemente SE1 bis SE4 in Fig. 2a und wird deshalb wiederum als "erster Diagonalbetrieb" bezeichnet.

Bei der in Fig. 2d dargestellten Stellung der Schaltelemente SE1 bis SE4 ist das Schaltelement SE1 eingeschaltet, das Schaltelement SE3 kann, muß aber nicht, eingeschaltet sein und die Schaltelemente SE2 und SE4 sind geöffnet. Der Strom fließt in der Schaltendstufe E vom Ausgang QB über die Frei laufdiode V3 und das Schaltelement SE1 zum Ausgang QA der Schaltendstufe E. Falls es sich bei dem Schaltelement SE3 um ein MOS-FET handelt, kann das Schaltelement SE2 einen Teil des Diodenstromes der Freilaufdiode V3 übernehmen. Der in Fig. 2d gezeigte Schaltzustand wird als "oberer Freilaufbetrieb" bezeichnet.

In Fig. 2e sind die pulsweitenmodulierten Steuersignale S1 bis S4, mit denen der digitale Pulsweitenmodulator DPWM die Schaltelemente SE1 bis SE4 ansteuert, für die in den Fig. 2a bis 2d dargestellten Betriebszustände der Schaltendstufe E gezeigt. Die Endstufenspannung U_E (Spannung zwischen den Aus gängen QA und QB der Schaltendstufe E) ist in Fig. 2e unten dargestellt. Der kurze zeitliche Versatz in den Ansteuerungen der Schaltelemente SE1 bis SE4 stellt eine Sicherheitszeit t_S dar, da die Schaltelemente SE1 und SE2 bzw. SE3 und SE4 nie mals gleichzeitig eingeschaltet sein dürfen. Mit den Buchsta ben a bis d wird auf die in den Fig. 2a bis 2d dargestellten Betriebsfälle verwiesen.

In den Fig. 3a bis 3d sind die Schaltzustände der in Fig. 1 dargestellten Schaltendstufe E beim Stromabbau in der induk tiven Last L (Gradientenspule) durch Gegenspannung gezeigt. Dabei wird Energie aus der Gradientenspule L in den Zwischen kreis (Kondensator C) zurückgeführt. Der Stromfluß ist wie derum gestrichelt dargestellt.

Den in Fig. 3a dargestellten Stromfluß erhält man, wenn die Schaltelemente SE1 und SE4 geöffnet sind. Die Schaltelemente SE2 und SE3 können, müssen aber nicht, geschlossen sein. Der Strom fließt von der negativen Versorgungsspannungsseite über die Freilaufdiode V2 in die induktive Last L und vom Ausgang QB der Schaltendstufe E über die Freilaufdiode V3 zum positi ven Anschluß der Versorgungsspannung Upst. Damit wird Energie in den Zwischenkreis (Kondensator C) zurückgespeist. Der Aus gang QB der Schaltendstufe E ist positiv gegenüber dem Aus gang QA der Schaltendstufe E.

In Fig. 3b ist das Schaltelement SE4 geschlossen und damit eingeschaltet, das Schaltelement SE2 kann, muß aber nicht, eingeschaltet sein. Die Schaltelemente SE1 und SE3 sind ge öffnet. Damit fließt der Strom vom Ausgang QB der Schaltend stufe E über das Schaltelement SE4 und die Freilaufdiode V2 zum Ausgang QA der Schaltendstufe E (unterer Freilaufbe trieb).

Der in Fig. 3c dargestellte Schaltzustand der Schaltendstufe E entspricht dem in Fig. 3a gezeigten Schaltzustand.

Der in Fig. 3d gezeigte Stromfluß wird dadurch erreicht, daß das Schaltelement SE1 geschlossen ist und die Schaltelemente SE2 und SE4 geöffnet sind. Das Schaltelement SE3 kann, muß aber nicht, geschlossen sein. Der Strom fließt damit vom Aus gang QB der Schaltendstufe E über die Freilaufdiode V3 und das Schaltelement SE1 zum Ausgang QA der Schaltendstufe E zu rück (oberer Freilaufbetrieb).

Die in den Fig. 3a bis 3d gezeigten Schaltzustände der Schalt elemente SE1 bis SE4 werden durch die in Fig. 3e gezeigten pulsweitenmodulierten Steuersignale S1 bis S4 erreicht, wobei sich die in Fig. 3e unten dargestellte Endstufenspannung U_E (Spannung zwischen den Ausgängen QA und QB der Schaltendstufe E) ergibt. Die Einschaltdauern der Schaltelemente SE1 und SE4 sind hier geringer als bei den in Fig. 2e dargestellten Ein schaltdauern. Damit wären in diesem Beispiel die Eingangs signale des digitalen Pulsweitenmodulators DPWM, aus denen die pulsweitenmodulierten Steuersignale S1 bis S4 für alle Schaltelemente SE1 bis SE4 der Leistungsbrückenschaltung ge neriert werden, kleiner.

Nicht dargestellt sind die Schaltzustände bei umgekehrter Stromrichtung, sie entsprechen sinngemäß Fig. 2 und Fig. 3, wo bei das Schaltelement SE1 mit dem Schaltelement SE3 und das Schaltelement SE2 mit dem Schaltelement SE4 getauscht sei.

Die in den Fig. 2a bis 2e sowie 3a bis 3e dargestellte Modula tion ist gegenüber einer nicht dargestellten, bekannteren einfacheren Modulation wesentlich vorteilhafter. Bei dieser bekannten einfacheren Modulation sind die Schaltelemente SE1 und SE4 sowie danach die Schaltelemente SE2 und SE3 in Folge eingeschaltet. Durch das Fehlen des oberen Freilaufbetriebes und des unteren Freilaufbetriebes liegt ständig die volle Endstufenspannung U_E (Ausgangsspannung der Schaltendstufe E) an der induktiven Last L an, was zu einer sehr hohen Strom welligkeit führt.

In Fig. 4 ist eine Reihenschaltung (Kaskadierung) von (in die sem Ausführungsbeispiel) fünf Schaltendstufen E1 bis E5 dar gestellt. Jede Schaltendstufe E1 bis E5 wird von jeweils ei ner potentialfreien Versorgungsspannung Upst1 bis Upst5 ver sorgt. Die fünf Schaltendstufen E1 bis E5 sind identisch auf gebaut und entsprechen der in Fig. 1 beschriebenen Schaltend stufe E. Die pulsweitenmodulierten Steuersignale S1 bis S4 für die Schaltendstufen E1 bis E5 (Ausgangssignale des digi talen Pulsweitenmodulators DPWM) entsprechen den pulsweitefl modulierten Steuersignalen S1 bis S4 aus den Fig. 2e und 3e. Die pulsweitenmodulierten Steuersignale S1 bis S4 für jede Schaltendstufe E1 bis E5 sind bei einer Schaltperiode von 360° zueinander um jeweils 360°/5 = 72° verschoben (Phasen versatz). Die Ausgangsspannung U_A des Leistungsverstärkers ist damit die Summe der Endstufenspannungen U_E1 bis U_E5.

Die in Fig. 5 in einer Prinzipdarstellung gezeigte Ausfüh rungsform des erfindungsgemäßen digitalen Pulsweitenmodula tors DPWM erzeugt aus einem Eingangssignal IN für fünf Schaltendstufen E1 bis E5 jeweils die für die Schaltelemente SE1 bis SE4 benötigten pulsweitenmodulierten Steuersignale S1 bis S4. Die Angabe E3S2 bedeutet z. B., daß an diesem Ausgang des digitalen Pulsweitenmodulators DPWM das pulsweitenmodu lierte Steuersignal S2 für das Schaltelement SE2 in der Schaltendstufe E3 ausgegeben wird. Analog bedeutet z. B. die Angabe E1S4, daß über diesen Ausgang das Schaltelement SE4 der Schaltendstufe E1 mit seinem pulsweitenmodulierten Steu ersignal S4 angesteuert wird.

Zur Ermittlung des Eingangssignals IN erzeugt der digitale Pulsweitenmodulator DPWM den AD-Wandlertakt CLK-W.

Für das Eingangssignal IN gilt, daß für einen unteren Grenz wert in seinem Wertebereich die Pulsweite (auch als Pulsbrei te bezeichnet) null % einer Schaltperiodendauer beträgt, wo hingegen bei einem oberen Grenzwert seines Wertebereiches die Pulsweite 100% beträgt. Das Eingangssignal IN kann hierbei ein digitales Wort, beispielsweise von einem digitalen Reg ler, oder ein analoges Regel- oder Steuersignal sein, das über einen Analog-Digital-Wandler in einen digitalen Wert um gewandelt wird.

Das Eingangssignal IN ist mehrere Bit breit und bestimmt die pulsweitenmodulierten Steuersignale S1 bis S4 des digitalen Pulsweitenmodulators DPWM.

Bei dem in Fig. 5 dargestellten digitalen Pulsweitenmodulator DPWM ist als Option berücksichtigt, daß die Schaltelemente SE1 bis SE4, die jeweils nicht zur Stromführung bei gegebener Stromrichtung notwendig sind, nicht eingeschaltet werden, al so geöffnet bleiben. Bei den in den Fig. 2a bis 2d sowie 3a bis 3d definierten Stromrichtungen sind dies immer die Schaltelemente SE2 und SE3. Dies wird durch die beiden ein gangsseitig dem digitalen Pulsweitenmodulator zuführbaren Ab schaltsignale SE1SE4OFF und SE2SE3OFF berücksichtigt. Wird also das Abschaltsignal SE1SE4OFF dem digitalen Pulsweitenmo dulator DPWM zugeführt, dann werden die Schaltelemente SE1 und SE4 in ihrer geöffneten Stellung gesperrt, wohingegen beim Anlegen des Abschaltsignals SE2SE3OFF die beiden Schaltelemente SE2 und SE3 im geöffneten Zustand verharren. Bei den Abschaltsignalen SE1SE4OFF und SE2SE3OFF handelt es sich im dargestellten Ausführungsbeispiel um HIGH-Signale.

Der bei der in Fig. 4 gezeigten Reihenschaltung der fünf Schaltendstufen E1 bis E5 gewünschte Phasenversatz wird bei dem digitalen Pulsweitenmodulator DPWM gemäß Fig. 5 durch das Phasensignal PHASE berücksichtigt.

Das Signal SAFE bestimmt die Dauer der Sicherheitszeit t_S. Das Signal MOD_ON gibt die Ausgänge des digitalen Pulsweiten modulators DPWM frei. Das Abschaltsignal SOFTSTOP bewirkt ein Abschalten der Endstufenspannungen U_E1 bis U_E5 durch Ansteuern eines Freilaufkreises und damit eine Sanftabschaltung der Ausgangsspannung U_A des Leistungsverstärkers. Dadurch wird eine Nervenstimulation beim Patienten durch eine zu starke Magnetfeldänderung zuverlässig verhindert.

Vernachlässigt man die in den Fig. 2e und 3e dargestellte Si cherheitszeit t_S, so ist die Ansteuerung des Schaltelementes SE2 invers zur Ansteuerung des Schaltelementes SE1 und die Ansteuerung des Schaltelementes SE4 ist invers zur Ansteue rung des Schaltelementes SE3. In gleichem Maß wie bei stei gendem Eingangssignal die Einschaltdauer des Schaltelementes SE1 zunimmt, nimmt die Einschaltdauer des Schaltelementes SE3 ab. Das Verhalten des Schaltelementes SE3 entspricht somit dem Schaltverhalten des Schaltelementes SE1 mit umgekehrtem Eingangssignal.

In Fig. 6 ist ein Modulatorgrundelement 9 mit drei Bit Breite dargestellt. Es wird von einem Taktgenerator 4 mit einem Taktsignal CLK versorgt und besteht aus einem 3-Bit-Zähler 5, der selbständig auf- und abzählt, also von "000" nach "111" und von "111" wieder nach "000". Das Eingangssignal IN weist ebenfalls eine Breite von drei Bit auf. Das Eingangssignal IN, das die Werte 10, 11, 12 annehmen kann, und der Zähler stand Z, der die Werte 20, 21, 22 annehmen kann, werden einem ersten Komparator 61 zugeführt und von diesem miteinander verglichen. Der erste Komparator 61 weist zwei Ausgänge I<Z und I<Z auf. Ist das Eingangssignal IN größer als der Zähler stand Z, so wird der Ausgang I<Z auf "HIGH" gesetzt, ist das Eingangssignal IN kleiner als der Zählerstand Z, so wird I<Z auf "HIGH" gesetzt. Die beiden Komparatorsignale I<Z und I<Z werden einem ersten Flip-Flop 71 zugeführt, dessen Ausgang QFF1 bei positiver Flanke des Taktsignals CLK durch das Kom paratorsignal I<Z auf "HIGH" und durch das Komparatorsignal I<Z auf "LOW" gesetzt wird. Ein LOW-Pegel an den beiden Ein gängen des ersten Flip-Flops 71 ist der Speicherzustand. Der Zähler 5 hat als zunächst nicht verwendete Funktionen einen Ausgang NULL, der dann auf HIGH gesetzt wird, wenn der Zäh lerstand Z "000" ist, der Zähler 5 aufwärts zählt und das Taktsignal CLK gerade HIGH ist. Der Zähler 5 hat weiterhin einen Preload-Eingang PR und einen 3-Bit-Dateneingang für das Phasensignal (digitales Wort "PHASE") mit den Preload-Daten PR2 (Most Significant Bit MSB) und PR1 sowie PR0. Liegt der Preload-Eingang auf HIGH, so werden als neuer Zählerstand Z die Preload-Daten genommen und der Zähler 5 wird in Richtung "aufwärts" ("count up") gestellt.

Das invertierte Eingangssignal N_IN, das die Werte N_10, N_11, N_12 annehmen kann, wird zusammen mit dem Zählerstand Z einem zweiten Komparator 62 zugeführt, dessen Ausgänge das zweite Flip-Flop 72 hin- und herschalten. Der Ausgang vom er sten Flip-Flop 71 entspricht der Ansteuerung des Schaltele mentes SE1 (Ausgangssignal S1_MOD); invertiert dazu ist die Ansteuerung des Schaltelementes SE2 (invertiertes Ausgangs signal S2_MOD). Der Ausgang vom zweiten Flip-Flop 72 ent spricht der Ansteuerung des Schaltelementes SE3 (Ausgangs signal S3_MOD). Hierzu invertiert ist die Ansteuerung des Schaltelementes SE4 (invertiertes Ausgangssignal S4_MOD). Der Zusatz "_MOD" verdeutlicht, daß es sich um die Ausgangssigna le des Modulatorgrundelementes 9 handelt. Sicherheitszeiten ts fehlen noch.

Wie in der Beschreibung zu Fig. 2e erläutert, verhalten sich, in Abhängigkeit des Eingangssignals IN, die von den Schalt elementen SE2 und SE3 erzeugten Pulsweiten umgekehrt propor tional wie die von den Schaltelementen SE1 und SE4 erzeugten Pulsweiten. Sind bei maximalem Eingangssignal IN die Schalt elemente SE1 und SE4 ständig geschlossen, so sollen die Schaltelemente SE2 und SE3 ständig geöffnet sein. Ist das Eingangssignal IN in der Mitte seines Wertebereiches, so sol len die Schaltelemente SE1 und SE4 nicht gleichzeitig ge schlossen sein, jedoch die Schaltelemente SE1 und SE3. Ebenso sollen die Schaltelemente SE2 und SE4 gleichzeitig geschlos sen sein. Die Ansteuerung des Schaltelementes SE4 entspricht also der Ansteuerung des Schaltelementes SE1, sie ist jedoch um einen halben Endstufen-Schalttakt versetzt. Gleiches gilt für die Schaltelemente SE2 und SE3.

Dieses Schaltverhalten kann dadurch erreicht werden, indem entweder der Zählerstand Z oder das Eingangssignal IN inver tiert werden. Da der Zähler 5 mit höchster Taktrate arbeitet, ist es vorteilhafter, wie in Fig. 6 dargestellt, das Eingangs signal IN zum Wort N_IN (invertiertes Eingangssignal) zu in vertieren.

In Fig. 7 ist das Pulsdiagramm des Modulatorgrundelementes 9 gemäß Fig. 6 dargestellt. In den Zählerstand Z ist als Kompa ratorschwelle neben dem Eingangssignal IN (Wert "101") auch das invertierte Eingangssignal N_IN eingetragen (Wert "010"). Die Signale des zweiten Komparators 62 entsprechen dem Ver gleich des Zählerstandes Z mit dem invertierten Eingangs signal N_IN. Bei den Signalen S1_MOD bis S4_MOD handelt es sich um die Ausgangssignale des Modulatorgrundelementes 9, die an den Ausgängen des ersten Flip-Flops 71 bzw. des zwei ten Flip-Flops 72 anliegen.

Zum Schutz jeder Schaltendstufe E1 bis E5 ist im allgemeinen bei der Ansteuerung die Einhaltung einer Sicherheitszeit t_S notwendig. Dazu wird die Ansteuerung zum Einschalten jedes Schaltelementes SE1 bis SE4 bei allen Schaltendstufen E1 bis E5 verzögert, die Ansteuerung zum Ausschalten dagegen nicht.

Das digitale Eingangssignal IN sowie das invertierte digitale Eingangssignal N_IN sind ein Maß für die Pulsbreite der puls weitenmodulierten Steuersignale S1 bis S4. Im Falle einer di gitalen Vorgabe ist ein "Einsynchronisieren" der Daten not wendig, damit ein Datenwechsel nicht zufällig während einer Taktflanke stattfindet. Das Einsynchronisieren kann durch Übernahme der Daten in einen Eingangsspeicher geschehen. Der Eingangsspeicher wird beschrieben, wenn die Eingangsdaten stabil sind und eine passende Taktflanke vorhanden ist.

Werden die Pulsbreiten analog vorgegeben, dann werden diese von Analog-Digital-Wandlern (ADCs) in die digitalen Worte IN bzw. N_IN gewandelt. Damit die Eingangsdaten stabil sind, ist es von Vorteil, wenn der Wandeltakt der Analog-Digital- Wandler aus dem Taktsignal CLK des digitalen Pulsweitenmodu lators DPWM über einen Frequenzteiler abgeleitet wird und die Wandlerdaten mit einer Clock-Flanke in den Eingangsspeicher geschrieben werden.

Prinzipiell genügt ein Analog-Digital-Wandler, der das Ein gangssignal IN erzeugt. Das invertierte Eingangssignal N_IN wird durch Invertieren aus dem Eingangssignal IN gewonnen (s. Fig. 6). Falls neben einem analogen Eingangssignal IN_ana ein invertiertes analoges Eingangssignal N_IN_ana zur Verfügung steht, können auch zwei Analog-Digital-Wandler vorgesehen werden. Der erste Analog-Digital-Wandler für das analoge Ein gangssignal IN_ana und der zweite Analog-Digital-Wandler für das invertierte analoge Signal N_IN_ana.

Bei dem in Fig. 6 beschriebenen Modulatorgrundelement 9 wurde wegen der leichteren Verständlichkeit nur eine Breite von drei Bit angenommen. Nachfolgend wird die Auflösung bei einem realistischeren Anwendungsbeispiel untersucht. Das Taktsignal CLK, das dem digitalen Pulsweitenmodulator DPWM vom Taktgene rator 4 zur Verfügung gestellt wird, beträgt z. B. 40,96 MHz. Die Bitbreite n des Zählers 5 soll 10 sein und die Versor gungsspannung Upst soll 500 V betragen. Die Schaltfrequenz der Endstufe E ist gegeben durch
f(CLK)/(2.2ⁿ) = 40, 96 MHz/2048 = 20 kHz.

Für die nachfolgende Betrachtung wird das invertierte Ein gangssignal N_IN aus dem Eingangssignal IN durch Invertieren gewönnen.

Die Endstufe kann positive und negative Ausgangsspannungen abgeben. Die Endstufenspannung U_E beträgt also maximal +Upst bis -Upst. Der Spannungshub der Endstufenspannung U_E beträgt damit 2.Upst = 1000 V.

Das Eingangssignal IN und damit die Pulsbreite der Ansteuer signale kann 2ⁿ verschiedene Zustände annehmen. Die Auflösung der Endstufenspannung beträgt bei der angenommenen Bitbreite von n = 10 somit
dUmin = 2.Upst/2ⁿ = 1000 V/1024 = 0,9766 V.

Bei einer Reihenschaltung von k = 5 Endstufen gilt für die Auflösung
dUmin = k.2.Upst/2ⁿ = 5.2.Upst/2ⁿ = 5000 V/1024 = 4,883 V.

Falls es sich bei der induktiven Last L um eine Gradienten spule handelt, die nur ca. 0,1 Ω Widerstand hat, treten in diesem Fall Gleichstromsprünge von ca. 49 A auf, notwendig wäre jedoch eine Auflösung im mA-Bereich.

Um die benötigte Auflösung im mA-Bereich bei einem digitalen Pulsweitenmodulator zu erreichen, ist erfindungsgemäß weiter hin vorgesehen, dem digitalen Pulsweitenmodulator DPWM ein gangsseitig einen Vormodulator vorzuschalten.

Nachfolgend werden drei Alternativen zur Verbesserung der Auflösung der Ausgangssignale des digitalen Pulsweitenmodula tors DPWM beschrieben, wobei dem Vormodulator, der wenigstens eine dieser drei Alternativen realisiert, analoge Eingangs signale zugeführt werden.

Anhand der Fig. 8a und 8b wird die erste der drei Alternativen erläutert, bei der es sich um die Erhöhung der Anzahl der Eingangssignale IN und N_IN durch Offset-Staffelung handelt.

Das digitale Eingangssignal IN sowie das invertierte digitale Eingangssignal N_IN wird aus einem analogen Eingangssignal IN_ana bzw. N_IN_ana gewonnen. Das analoge Eingangssignal IN_ana wird hierbei einem ersten Analog-Digital-Wandler ADC1 zugeführt. Das invertierte analoge Eingangssignal N_IN_ana, das durch analoges Invertieren des analogen Eingangssignals IN_ana gewonnen wurde, wird einem zweiten Analog-Digital- Wandler ADC2 zugeführt. Das invertierte digitale Eingangs signal N_IN entspricht damit nicht mehr einem digital (also bitweise) invertierten Eingangssignal IN, da der Offset des zweiten Analog-Digital-Wandlers ADC2 (oder des analog inver tierten Eingangssignals N_IN_ana) um ein halbes LSB (Least Significant Bit) verschoben ist (s. Fig. 8a). Dabei ist es im Prinzip egal, ob der Offset des ersten Analog-Digital-Wand lers ADC1 oder des zweiten Analog-Digital-Wandlers ADC2 ver schoben ist.

Ändert sich das analoge Eingangssignal IN_ana bzw. das inver tierte analoge Eingangssignal N_IN_ana, so werden die Quanti sierungsstufen (Wandelstufen) der Analog-Digital-Wandler ADC1 und ADC2 an unterschiedlichen Signalpegeln erreicht. Erreicht das analoge Eingangssignal IN_ana eine Quantisierungsstufe, so erreicht das invertierte analoge Eingangssignal N_IN_ana die nächste Quantisierungsstufe um den (einem analogen Signal entsprechenden) Betrag von 0,5 LSB später. Demzufolge werden die pulsweitenmodulierten Steuersignale S1 und S1 für die Schaltelemente SE1 und SE2 sowie die pulsweitenmodulierten Steuersignale S3, S4 für die Schaltelemente SE3 und SE4 nicht mehr an den gleichen Werten des analogen Eingangssignals IN_ana verändert, sondern abwechselnd. Bei einem steigenden analogen Eingangssignal IN_ana wird z. B. zunächst die Puls breite der pulsweitenmodulierten Steuersignale S1 und S2 ver ändert, darauf folgend die Pulsbreite der pulsweitenmodulier ten Steuersignale S3 und S4, darauf folgend wiederum die Pulsbreite der pulsweitenmodulierten Steuersignale S1 und S2 und so fort.

Wie aus Fig. 8a ersichtlich ist, sind die Wandelstufen des er sten Analog-Digital-Wandlers ADC1 (erzeugt das digitale Ein gangssignal IN) und die Wandelstufen des zweiten Analog- Digital-Wandlers ADC2 (erzeugt das invertierte digitale Ein gangssignal N_IN) zueinander um 0,5 LSB versetzt. Aus Fig. 8b ist ersichtlich, daß die Wandelstufen der fünf Endstufen E1 bis E5 zueinander um jeweils 0,2 LSB versetzt sind.

Bei der in Fig. 8a dargestellten Quantisierungsstufen der bei den Analog-Digital-Wandler ist die Auflösung damit doppelt so gut: dUmin = 2.Upst/(2 × 2ⁿ) = 1000 V/(2.1024) = 0,488 V.

Bei einer Reihenschaltung mit k = 5 Endstufen mit insgesamt zwei Analog-Digital-Wandlern ADC1 und ADC2 ergibt sich
dUmin = k.2.Upst/(2.2ⁿ) = 5.1000 V/(2.1024) = 2,441 V.

Verbindet man jedoch nicht alle k = 5 Eingänge für das digi tale Eingangssignal IN und alle k = 5 Eingänge für die inver tierten digitalen Eingangssignale N_IN, sondern ermittelt je des Signal separat mit einem eigenen Analog-Digital-Wandler, so beträgt die Auflösung bei der in Fig. 8b dargestellten Offset-Verschiebung der Wandelstufen
dUmin = k.2.Upst/(k.2.2ⁿ) = 5.1000 V/(5.2.1024) = 0,488 V.

Damit ist auch bei einer Reihenschaltung von k = 5 Endstufen E1 bis E5 die Auflösung einer Einzelendstufe erreicht. Hier für müssen jedoch 2.k Analog-Digital-Wandler eingebaut wer den, also für jede Endstufe und jedes analoge Eingangssignal IN_ana bzw. N_IN_ana jeweils ein Analog-Digital-Wandler.

Da die Analog-Digital-Wandler nicht genauer aufeinander abge stimmt werden können, wird sich diese Offset-Verschiebung nicht über den gesamten Wandelbereich aufrechterhalten las sen. Handelt es sich bei der induktiven Last L um eine Gra dientenspule, d. h. bei dem Leistungsverstärker handelt es sich um einen Gradientenverstärker, dann genügen jedoch be reits sehr kleine Ausgangsspannungen U_A = U_E1 + U_E1 + U_E3 + U_E4 + U_E5 zum Stromhalten, da es sich vorwiegend um eine indukti ve Last handelt. Damit genügt es, wenn die Offset-Verschie bung lediglich in der Nähe der Endstufenausgangsspannung U_A gleich Null hinreichend genau ist.

Als zweite Möglichkeit zur Verbesserung der Auflösung der Ausgangssignale des digitalen Pulsweitenmodulators DPWM ist das Gegentakt-Dithering, das anhand von Fig. 9 erläutert wird.

Dem in Fig. 9 dargestellten Vormodulator PM1 wird ein analoges Eingangssignal IN_ana, ein Dithersignal Udith und ein Offset- Signal Uoffset zugeführt. Das analoge Eingangssignal IN_ana und das Dithersignal Udith, bei dem es sich ebenfalls um ein analoges Signal handelt, werden auf einen Summierer 30 gege ben. In dem Summierer 30 wird aus dem analogen Eingangssignal IN_ana und dem Dithersignal Udith ein analoges Summen-Ein gangssignal IN_anasu = IN_ana + Udith gebildet, das einem er sten Analog-Digital-Wandler ADC1 zugeführt wird.

Das analoge Summen-Eingangssignal IN_anasu wird gleichzeitig einem Invertierer 35 zugeführt. Der Invertierer 35 umfaßt ei nen Operationsverstärker 36 und zwei in Reihe geschaltete Wi derstände R₁ und R_N. Der P-Eingang (nicht-invertierender Ein gang, Pluszeichen) des Operationsverstärkers 36 ist an Masse angeschlossen, wohingegen der N-Eingang (invertierender-Ein gang, Minuszeichen) des Operationsverstärkers 36 mit dem Fuß punkt des Widerstandes R₁ verbunden ist.

Im Operationsverstärker 36 wird aus dem analogen Summen- Eingangssignal IN_anasu ein invertiertes analoges Eingangs signal N_IN_ana = -IN_ana - Udith gebildet (Verstärkung V = -1). Das invertierte analoge Eingangssignal N_IN_ana wird einem Summierer 40 zugeführt. Dem Summierer 40 wird weiterhin das Offset-Signal Uoffset zugeführt. Aus dem invertierten analogen Eingangssignal N_IN_ana und dem Offset-Signal Uoffset wird im Summierer 40 ein invertiertes analoges Summen-Eingangssignal
N_IN_anasu1 = N_IN_ana + Uoffset = -IN_ana - Udith + Uoffset
gebildet, das einem zweiten Analog-Digital-Wandler ADC2 zuge führt wird.

Im ersten Analog-Digital-Wandler ADC1 wird aus dem analogen Summen-Eingangssignal IN_anasu ein digitales Eingangssignal IN für den digitalen Pulsweitenmodulator DPWM gebildet. Im zweiten Analog-Digital-Wandler ADC2 wird aus dem inver tierten analogen Summen-Eingangssignal N_IN_anasu1 ein inver tiertes digitales Eingangssignal N_IN gebildet.

Bei momentan positivem Dithersignal Udith wird das digitale Eingangssignal IN größer und das invertierte digitale Ein gangssignal N_IN kleiner, was zu einer Erhöhung der Ausgangs spannung führt.

Falls ein dem ersten Analog-Digital-Wandler ADC1 bzw. dem zweiten Analog-Digital-Wandler ADC2 zugeführtes Signal zwi schen den Quantisierungsstufen (Wandelstufen) des betreffen den Analog-Digital-Wandlers liegt, so trägt der Anteil dieses Signals, der die Wandelstufe gerade übersteigt, nicht zur Pulsbreitenmodulation der Steuersignale S1 bis S4 für die Schaltelemente SE1 bis SE4 bei. Durch Gegentakt-Dithering, wenn also dem analogen Eingangssignal IN_ana ein Dithersignal Udith (kleines Wechselsignal) überlagert wird, können gele gentlich die nächsten Wandelstufen der Analog-Digital-Wandler ADC1, ADC2 erreicht werden. Das Erreichen der nächsten Wan delstufe führt dazu, daß bei dem pulsweitenmodulierten Steu ersignalen S1 bis S4 die nächste Stufe der Pulsbreite er reicht wird und damit bei der betreffenden Endstufe E1 bis E5 die nächste Stufe der betreffenden Endstufenspannung U_E1 bis U_E5.

Somit werden sich - über längere Zeit gemittelt - für die Pulsbreiten der pulsweitenmodulierten Steuersignale S1 bis S4 der betreffenden Endstufe E1 bis E5 Werte einstellen, die ei ner nicht quantisierten Ansteuerung entsprechen. Das Dither signal Udith wird dabei mit einer Amplitude gewählt, die min destens einem LSB-Schritt (Least Significant Bit) entspricht.

Fig. 11a zeigt diese vorstehend erläuterten Auswirkungen unter der Annahme, daß das Dithersignal Udith bei den Signalen IN und N_IN jeweils die Pulsbreite um 1 LSB (bzw. eine CLK- Periode) pro Pulsflanke erhöht. Die durchgezogene Linie ent spricht einer Pulsbreite ohne Dithersignal Udith; gestrichelt ist die Änderung der Signale IN und N_IN durch den Momentan wert des Dithersignals Udith dargestellt (Pulsbreite der Si gnale mit Dithersignal Udith).

Während die Verfeinerung der Wandler-Auflösung durch Offset- Staffelung (erste Alternative gemäß Fig. 8a und Fig. 8b zur Er höhung der Auflösung der pulsweitenmodulierten Steuersignale S1 bis S4) sofort zu Endstufenspannungen U_E1 bis U_E5 führt, wirkt das Gegentakt-Dithering gemittelt über mehrere Schalt takte. Wird z. B. bei einem pulsweitenmodulierten Steuersi gnal einmal die nächsthöhere Pulsbreite erreicht, dreimal in Folge nicht, dann wieder die nächsthöhere Pulsbreite und an schließend dreimal hintereinander nicht und so fort, so ist die Endstufenspannung U_E um durchschnittlich 0,25 eines LSB (kleinster Wandler-Schritt bzw. kleinste Pulsbreitenänderung bei den pulsweitenmodulierten Steuersignalen S1 bis S4 bzw. Auflösung dumm) erhöht.

Aufgrund der möglichen Nichtlinearität der Analog-Digital- Wandler ADC1 und ADC2 wird das Dithersignal Udith bei be stimmten Anwendungsfällen mehrere LSB-Schritte groß gewählt. Bei dem in Fig. 9 beschriebenen Gegentakt-Dithering führt dies dazu, daß entsprechend dem Dithersignal Udith eine entspre chende Ausgangsspannung der Endstufen E1 bis E5 erzeugt wird. Um diese zu minimieren, kann die in Fig. 10 gezeigte dritte Alternative, die nachstehend als Gleichtakt-Dithering be zeichnet wird, angewandt werden.

Dem in Fig. 10 dargestellten Vormodulator PM2 wird wiederum ein analoges Eingangssignal IN_ana, ein Dithersignal Udith und ein Offset-Signal Uoffset zugeführt. Das analoge Ein gangssignal IN_ana und das Dithersignal Udith, bei dem es sich ebenfalls um ein analoges Signal handelt, werden auf ei nen Summierer 45 gegeben. In dem Summierer 45 wird aus dem analogen Eingangssignal IN_ana und dem Dithersignal Udith ein analoges Summen-Eingangssignal IN_anasu = IN_ana + Udith ge bildet, das einem ersten Analog-Digital-Wandler ADC1 zuge führt wird.

Das analoge Eingangssignal IN_ana wird gleichzeitig einem In vertierer 50 zugeführt. Der Invertierer 50 umfaßt wiederum einen Operationsverstärker 36 und zwei in Reihe geschaltete Widerstände R₁ und R_N. Der P-Eingang (nicht-invertierender Eingang, Pluszeichen) des Operationsverstärkers 36 ist an Masse angeschlossen, wohingegen der N-Eingang (invertierender Eingang, Minuszeichen) des Operationsverstärkers 36 mit dem Fußpunkt des Widerstandes R₁ verbunden ist.

Im Operationsverstärker 36 wird aus dem analogen Eingangs signal IN_ana ein invertiertes analoges Eingangssignal N_IN_ana = -IN_ana gebildet (Verstärkung V = -1). Das inver tierte analoge Eingangssignal N_IN_ana wird einem Summierer 55 zugeführt. Dem Summierer 55 wird weiterhin das Dithersi gnal Udith und das Offset-Signal Uoffset zugeführt. Aus dem invertierten analogen Eingangssignal N_IN_ana, dem Dithersi gnal Udith und dem Offset-Signal Uoffset wird im Summierer 55 ein invertiertes analoges Summen-Eingangssignal
N_IN_anasu2 = -IN_ana + Udith + Uoffset
gebildet, das einem zweiten Analog-Digital-Wandler ADC2 zuge führt wird.

Im ersten Analog-Digital-Wandler ADC1 wird aus dem analogen Summen-Eingangssignal IN_anasu ein digitales Eingangssignal IN für den digitalen Pulsweitenmodulator DPWM gebildet. Im zweiten Analog-Digital-Wandler ADC2 wird aus dem inver tierten analogen Summen-Eingangssignal N_IN_anasu2 ein inver tiertes digitales Eingangssignal N_IN gebildet.

Wie aus den Erläuterungen zu der Variante gemäß Fig. 10 er sichtlich ist, muß den Analog-Digital-Wandlern für das Signal IN (ADC 1) und für das Signal N_IN (ADC 2) nicht das gleiche (bei N_IN invertierte) Signal zugeführt werden, da das zuge führte Signal nur die Auflösung erhöhen soll. Die Erhöhung der Auflösung ergibt sich ebenso, wenn das Dithersignal Udith so zugeführt wird, daß es zu IN_ana (wie vorher) addiert wird und das Dithersignal Udith nicht von N_IN_ana subtrahiert (s. Fig. 9), sondern ebenfalls addiert wird.

Fig. 11b zeigt, daß sich wie vorher die Einschaltdauer des Schaltelementes SE1 erhöht, wohingegen die Einschaltdauer des Schaltelementes SE4 im gleichen Maß abnimmt. Die Pulse an der Ausgangsspannung, die dann auftreten, wenn die Schaltelemente SE1 und SE4 gleichzeitig eingeschaltet sind, treten nicht mehr in gleichmäßigen Abständen auf, dafür hat sich die Aus gangsspannung aber im Durchschnitt über eine Schaltperiode nicht verändert.

Die maximale Veränderung der Endstufenspannung tritt dann auf, wenn durch die Offset-Verschiebung von zwei Analog- Digital-Wandlern nur ein Analog-Digital-Wandler seinen Wert ändert. Dies entspricht 0,5 LSB an Aussteuerung. Demzufolge kann das Dithersignal Udith zum Gleichtakt-Dithering mehrere LSB (theoretisch fast beliebig) groß sein, es macht sich nur mit maximal 0,5 LSB bemerkbar. Das Gleichtakt-Dithering bie tet bei der einfachen Modulation (Schaltelemente SE1 und SE4 geschlossen, dann Schaltelemente SE2 und SE3 geschlossen, dann wieder Schaltelemente SE1 und SE4 geschlossen u. s. w.) nicht diesen Vorteil, Gegentakt-Dithering wirkt natürlich auch hier.

Die in Fig. 10 und 11b beschriebene Variante wird als "Gleich takt-Dithering" bezeichnet, weil sich die Einschaltzeitdauern der oberen und unteren Schaltelemente einer Schaltstufe E so verschieben, daß sich eine veränderte Gleichtaktspannung am Endstufenausgang ergibt.

Voraussetzung zum Gleichtakt-Dithering sind mindestens zwei Analog-Digital-Wandler, einer für das digitale Eingangssignal IN und einer für das invertierte digitale Eingangssignal N_IN .

Die Spitze-Spitze-Amplitude des Dithersignals Udith sollte mindestens ein LSB betragen, Flankensteilheit und Amplitude sollten es nicht ermöglichen, daß der digitale Pulsweitenmo dulator DPWM zum hin- und herkippen gebracht wird.

Beispiel: Der Zähler im digitalen Pulsweitenmodulator DPWM läuft in 25 µs von "000 . . . 00" nach "111 . . . 11". Die Vollaus steuerung des analogen Eingangssignals IN_anasu (ADC1) be trägt ± 10 V. Die Grenze der Flankensteilheit des Dithersi gnals Udith beträgt damit 20 V/25 µs. Ist das Dithersignal Udith bei entsprechender Amplitude schneller bzw. steiler, so kann es direkt in die Pulsweitenmodulation eingreifen.

Der digitale Pulsweitenmodulator DPWM reagiert auf die Ände rung der Signale IN und N_IN innerhalb weniger CLK-Perioden. Bei Taktsignalen CLK ≧ 10 MHz also in deutlich weniger als einer Mikrosekunde. Der zeitliche Engpaß ist der Analog- Digital-Wandler. Bei Einbindung des digitalen Pulsweitenmodu lators DPWM in einen (analogen) Regelkreis können Wandelraten mit z. B. 1 MHz notwendig sein, damit die zeitlichen Verzöge rungen nicht zu groß werden und somit die Regeleigenschaften verschlechtert werden. Generell sollte die Wandelfrequenz mindestens doppelt so hoch wie der Endstufen-Schalttakt sein, da sich pro Endstufen-Schalttakt zwei Pulse an Ausgangsspan nung ergeben, die somit unterschiedlich ausgesteuert werden können.

Bei einer digitalen Ansteuerung liegen die Signale IN und N_IN in digitaler Form vor, sie müssen nicht mit Analog- Digital-Wandlern aus einem analogen Signal gewonnen werden. Bei einer Ansteuerung mit z. B. einem Signalprozessor wählt man die Rechenauflösung höher als die Bitauflösung des digi talen Pulsweitenmodulators DPWM, so daß die Addition eines Offset-Signals O entsprechend Uoffset bzw. eines Dithersi gnals D entsprechend Udith möglich wird.

Das Dithersignal D entsprechend Udith kann z. B. eine nachge bildete Sinus- oder Dreieckfunktion sein mit einer Spitze- Spitze-Amplitude, so daß mindestens ein LSB-Schritt des digi talen Pulsweitenmodulators DPWM erreicht wird. Falls als Dit hersignal "Rauschen" genommen werden soll, kann das Dithersi gnal durch Zufallszahlen erzeugt werden, deren maximale Höhe mindestens 1 Modulator-LSB beträgt.

Erreicht das errechnete Signal IN_re seine Wertebereichsgren zen "000 . . . 00" oder "111 . . . 11", so kann die Addition des Offset-Signals Uoffset und des Dithersignals Udith aufgehoben werden, so daß eine Vollaussteuerung möglich ist.

Im nachfolgenden Beispiel wird für den digitalen Pulsweiten modulator DPWM eine Bitauflösung von 10 Bit

xxx xxx xxx x

angenommen.

Das errechnete Signal sei IN_re (14 Bit)

011 101 100 0 00 11

und der Momentanwert des Dithersignals D (14 Bit) sei

000 000 000 0 11 10.

Das Summensignal IN_SU_re (14 Bit) aus dem errechneten Signal IN_re und dem Dithersignal D ergibt sich zu

011 101 100 1 00 01.

Das digitale Eingangssignal IN beträgt dann

011 101 100 1.

Das zum errechneten Signal IN_re invertierte Eingangssignal N_IN_re nimmt dann den Wert

100 010 011 1 11 00

an.

Bei Gleichtakt-Dithering beträgt das Dithersignal D

000 000 000 0 11 10

und das Offset-Signal O

000 000 000 0 01 11.

Das Summen-Eingangssignal N_IN_SU_re aus dem invertierten er rechneten Eingangssignal N_IN_re, dem Dithersignal D und dem Offset-Signal O ergibt sich damit zu

100 010 100 1 00 01,

so daß man für das invertierte Eingangssignal N_IN den Wert

100 010 100 1

erhält.

Die Summen-Eingangssignale IN_SU_re und N_IN_SU_re sind auf den Bereich von "000 . . . 00" bis "111 . . . 11", also den Wertebe reich von IN_re, zu begrenzen.

Prinzipiell sind also - ebenso wie bei einer analogen An steuerung - bei einer rein digitalen Ansteuerung die genann ten Verbesserungen, wie Staffelung durch Offset, Gegentakt- Dithering und Gleichtakt-Dithering, möglich.

Claims

1. Leistungsverstärker, insbesondere Gradientenverstärker ei nes Kernspintomographen, mit

- wenigstens einer Schaltendstufe (E), deren Leistungsbrüc kenschaltung eine vorgebbare Zahl von Schaltelementen (SE1 bis SE4) aufweist und die an einer potentialfreien Zwi schenkreisspannung anliegt, sowie
- wenigstens einem Pulsweitenmodulator, der aus Eingangs signalen pulsweitenmodulierte Steuersignale für alle Schaltelemente (SE1 bis SE4) der Leistungsbrückenschaltung generiert, um wenigstens eine Endstufenspannung (U_E) gemäß einem Endstufen-Schalttakt zu erzeugen,

dadurch gekennzeichnet, daß

- der Pulsweitenmodulator als digitaler Pulsweitenmodulator (DPWM) ausgebildet ist, dem digitale Eingangssignale (IN, CLK, PHASE, SAFE, SE1SE4OFF, SE2SE3OFF, MOD_ON, SOFTSTOP) zuführbar sind und dessen pulsweitenmodulierte Steuersigna le (S1 bis S4) den Steuersignalen eines analogen Pulswei tenmodulators nachgebildet sind, so daß die erzeugten End stufenspannungen (U_E) einen zumindest nahezu analogen Ver lauf aufweisen, und daß
- dem digitalen Pulsweitenmodulator (DPWM) ein Vormodulator (PM1, PM2) vorgeschaltet ist, dem zunächst eine vorgebbare Zahl von Eingangssignalen für den digitalen Pulsweitenmodu lator (DPWM) zuführbar ist, wobei die Ausgangssignale des Vormodulators (PM1, PM2) anschließend dem digitalen Puls weitenmodulator (DPWM) als Eingangssignale zuführbar sind.

2. Leistungsverstärker nach Anspruch 1, dadurch gekennzeichnet, daß

- der Vormodulator einen ersten Analog-Digital-Wandler (ADC1), in dem aus einem analogen Eingangssignal (IN_ana) ein digitales Eingangssignal (IN) gebildet wird, und
- einen zweiten Analog-Digital-Wandler (ADC2), in dem aus ei nem analogen Eingangssignal (N_IN_ana) ein invertiertes di gitales Eingangssignals (N_IN) gebildet wird, umfaßt, wobei
- beide Analog-Digital-Wandler (ADC1, ADC2) eine Offset- Verschiebung gegen das Bezugspotential (Masse) aufweisen, so daß der Betrag der Summe der Offset-Verschiebung vor zugsweise ein halbes LSB ist.

3. Leistungsverstärker nach Anspruch 1, dadurch gekennzeichnet, daß der Vormodulator (PM1) folgende Komponenten umfaßt:

- einen ersten Summierer (30), in dem aus einem analogen Ein gangssignal (IN_ana) und einem Dithersignal (Udith) ein analoges Summen-Eingangssignal (IN_anasu) gebildet wird, und
- einen Invertierer (35), in dem aus dem analogen Summen- Eingangssignal (IN_anasu) ein invertiertes analoges Ein gangssignal (N_IN_ana) gebildet wird, und
- einen zweiten Summierer (40), in dem aus dem invertierten analogen Eingangssignal (N_IN_ana) und einem Offset-Signal (Uoffset), das vorzugsweise ein halbes LSB beträgt, ein in vertiertes analoges Summen-Eingangssignal (N_IN_anasu1) ge bildet wird, sowie
- einen ersten Analog-Digital-Wandler (ADC1), in dem aus dem analogen Summen-Eingangssignal (IN_anasu) ein digitales Eingangssignal (IN) gebildet wird, und
- einen zweiten Analog-Digital-Wandler (ADC2), in dem aus dem invertierten analogen Summen-Eingangssignal (N_IN_anasu1) ein invertiertes digitales Eingangssignal (N_IN) gebildet wird.

4. Leistungsverstärker nach Anspruch 1, dadurch gekennzeichnet, daß der Vormodulator (PM2) folgende Komponenten umfaßt:

- einen ersten Summierer (45), in dem aus einem analogen Ein gangssignal (IN_ana) und einem Dithersignal (Udith) ein analoges Summen-Eingangssignal (IN_anasu) gebildet wird, und
- einen Invertierer (50), in dem aus dem analogen Summen- Eingangssignal (IN_anasu) ein invertiertes analoges Ein gangssignal (N_IN_ana) gebildet wird, und
- einen zweiten Summierer (55), in dem aus dem invertierten analogen Eingangssignal (N_IN_ana), dem Dithersignal (Udith) und einem Offset-Signal (Uoffset), das vorzugsweise ein halbes LSB beträgt, ein invertiertes analoges Summen- Eingangssignal (N_IN_anasu2) gebildet wird, sowie
- einen ersten Analog-Digital-Wandler (ADC1), in dem aus dem analogen Summen-Eingangssignal (IN_anasu) ein digitales Eingangssignal (IN) gebildet wird, und
- einen zweiten Analog-Digital-Wandler (ADC2), in dem aus dem invertierten analogen Summen-Eingangssignal (N_IN_anasu2) ein invertiertes digitales Eingangssignal (N_IN) gebildet wird.

5. Leistungsverstärker nach Anspruch 1, dadurch gekennzeichnet, daß der Vormodulator als Signalprozessor ausgebildet ist, der den digitalen Pulsweitenmodulator (DPWM) digital ansteuert, wobei die Rechenauflösung des Signalprozessors höher ist als die Bitauflösung des digitalen Pulsweitenmodulators (DPWM) und daß durch Addition ein errechnetes Summensignal (IN_SU_re) aus einem vom Signalprozessor errechneten Sollwert (IN_re) für die Pulsbreitenmodulation und einem erstens Offset-Signal (O1) gebildet wird, und daß durch Addition ein invertiertes errechnetes Summensignal (N_IN_SU_re) aus dem invertierten Sollwert (N_IN_re) und einem zweiten Offset- Signal (O2) gebildet wird, wobei die beiden Offset-Signale (O1, O2) derart gewählt sind, daß der Betrag der Summe beider Offset-Signale (O1, O2) vorzugsweise ein halbes LSB des digi talen Pulsweitenmodulators (DPWM) ergibt, wobei der minimale Wert der errechneten Summensignale (IN_SU_re, N_IN_SU_re) er reicht ist, wenn alle Bit 0 sind, und der maximale Wert der errechneten Summensignale erreicht ist, wenn alle Bit 1 sind, und daß die höherwertigen Bit des errechneten Summensignals (IN_SU_re) das digitale Eingangssignal (IN) für den digitalen Pulsweitenmodulator (DPWM) und die höherwertigen Bit des in vertierten errechneten Summensignals (N_IN_SU_re) das inver tierte digitale Eingangssignal (N_IN) für den digitalen Puls weitenmodulator (DPWM) bilden.

6. Leistungsverstärker nach Anspruch 5, dadurch gekennzeichnet, daß durch Addition ein errechnetes Summensignal (IN_SU_re) aus dem errechneten Sollwert (IN_re), einem ersten Offset- Signal (O1) und einer errechneten Ditherfunktion (D) gebildet wird, und daß durch Addition ein invertiertes errechnetes Summensignal (N_IN_SU_re) aus dem invertierten Sollwert (N_IN_re) und einem zweiten Offset-Signal (O2) abzüglich der errechneten Ditherfunktion (D) gebildet wird, wobei die bei den Offset-Signale (O1, O2) so gewählt sind, daß der Betrag der Summe beider Offset-Signale (O1, O2) vorzugsweise ein halbes LSB des digitalen Pulsweitenmodulators (DPWM) ergibt.

7. Leistungsverstärker nach Anspruch 5, dadurch gekennzeichnet, daß durch Addition ein Summensignal (IN_SU_re) aus dem er rechneten Sollwert (IN_re), einem ersten Offset-Signal (O1) und einer errechneten Ditherfunktion (D) gebildet wird, und daß durch Addition ein invertiertes errechnetes Summensignal (N_IN_SU_re) aus dem invertierten Sollwert (N_IN_re), einem zweiten Offset-Signal (O2) und der errechneten Ditherfunktion (D) gebildet wird, wobei die beiden Offset-Signale (O1, O2) so gewählt sind, daß der Bettag der Summe beider Offset-Signale (O1, O2) vorzugsweise ein halbes LSB des digitalen Pulswei tenmodulators (DPWM) ergibt.

8. Leistungsverstärker nach Anspruch 1, dadurch gekennzeichnet, daß wenigstens zwei Schaltendstufen (E1 bis Ek) ausgangssei tig derart in Reihe geschaltet sind, daß sich für den Lei stungsverstärker eine Ausgangsspannung (U_A) ergibt, die der Summe der Endstufenspannungen (U_E1 bis U_Ek) entspricht.

9. Leistungsverstärker nach Anspruch 8, dadurch gekennzeichnet, daß die Anzahl (k) der Schaltendstufen (E1 bis Ek) ungerade ist.

10. Leistungsverstärker nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die Schaltendstufen (E1 bis Ek) zu gleichen Teilen und/oder in symmetrischer Weise zur Ausgangsspannung (U_A) beitragen.

11. Leistungsverstärker nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß bei jeder Schaltendstufe (E1 bis Ek) in jedem Zyklus des Endstufen-Schalttaktes ein erster Diagonalbetrieb, ein unte rer Freilaufbetrieb, ein zweiter Diagonalbetrieb und ein obe rer Freilaufbetrieb erfolgen.