DE19840031A1 - Halbleiteranordnung - Google Patents

Halbleiteranordnung

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Abstract

Die Erfindung betrifft eine Halbleiteranordnung mit einem Halbleitersubstrat (21) und einer auf dem Halbleitersubstrat vorgesehenen Halbleiterschicht (2), in die Halbleiterzonen (4, 5, 7, 8, 10, 18) unterschiedlichen Leitungstyps eingebracht sind. Im Gebiet zwischen dem Halbleitersubstrat (21) und der Halbleiterschicht (2) ist ein Halbleiterbereich (22) vorgesehen, der ein elektrisches Driftfeld (E1, E2) sowohl von der Halbleiterschicht (2) zu dem Halbleiterbereich (22) hin als auch von dem Halbleitersubstrat (21) zu dem Halbleiterbereich (22) hin aufbaut.

Description

Die vorliegende Erfindung betrifft eine Halbleiteranordnung mit einem Halbleitersubstrat eines ersten Leitungstyps und einer auf dem Halbleitersubstrat vorgesehenen Halbleiter­ schicht, in die Halbleiterzonen unterschiedlichen Leitungs­ typs eingebracht sind.
Bei einer derartigen Halbleiteranordnung kann es sich bei­ spielsweise um einen DMOS-Transistor (DMOS-Transistor = dop­ pelt diffundierter MOS-Transistor) handeln, der zusammen mit anderen Bauelementen in einem Halbleiterkörper vorgesehen ist.
Es hat sich nun gezeigt, daß bei einem solchen DMOS-Tran­ sistor mit einer n-leitenden Drainzone deren Potential durch Kurzschluß oder eine induktive Last auf einen Wert gezogen werden kann, der gegenüber einer p-leitenden Isolationszone kleiner als 0 V ist. Tritt ein solcher Ball ein, dann ist ei­ ne interne Diode aus der n-leitenden Drainzone des DMOS-Tran­ sistors und dem p-leitenden Halbleitersubstrat bzw. einer entsprechenden Isolationszone zwischen benachbarten Bauele­ inenten in Flußrichtung vorgespannt.
Hierzu sei auf die Fig. 3 verwiesen, die ein p-leitendes Halbleitersubstrat 1 aus Silizium mit einer Schichtdicke von etwa 300 bis 600 µm zeigt. In einer beispielsweise durch Epi­ taxie aufgebrachten Halbleiterschicht 2 befinden sich Drain­ zonen 3 aus jeweils einer n-leitenden vergrabenen Schicht ("buried layer") 4 und einer etwas schwächer dotierten n-lei-
tenden Zone 5. Die beiden andeutungsweise in Fig. 3 mit ihren Drainzonen 2 teilweise gezeigten DMOS-Transistoren sind durch eine Isolationswanne 6 aus einer p-leitenden Zone 7, einer etwas höher dotierten p-leitenden Zone 8 und einer p⁺-leiten­ den Anschlußzone 9 getrennt. Dabei umgeben die Isolationswan­ nen 6 vorzugsweise die einzelnen DMOS-Transistoren, so daß diese in ihrem Oberflächenbereich von den Isolationswannen 6 in der Art eines Schutzringes umgeben sind. Zwischen den Drainzonen 2 und der Isolationswanne 6 befinden sich noch n-leitende Zonen 10, die auf dem gleichen Potential wie die Zo­ nen 5 liegen.
Bei dieser Halbleiteranordnung wird ein parasitärer npn-Tran­ sistor 11 aus der Drainzone 3 des in der Fig. 3 linken DMOS- Transistors, der Isolationswanne 6 und der Drainzone 3 des in Fig. 3 rechten DMOS-Transistors gebildet, wobei das Halblei­ tersubstrat 1 einen Substratwiderstand RSub hat. Sinkt die Drainspannung VD unter 0 V ab, so werden von der Drainzone 3 Elektronen in das Halbleitersubstrat 1 injiziert, wie dies durch das Bezugszeichen 12 angedeutet ist. Es fließen dann ein parasitärer Drainstrom ID bei dem in der Fig. 3 linken DMOS-Transistor, ein Substratstrom ISub zu der Anschlußzone 9 der Isolationswanne 6 und ein Strom INW zu einer beliebigen n-leitenden Wanne, gebildet aus der Drainzone 3 und der ver­ grabenen Schicht 4 (vgl. Fig. 3). Die Elektronen 12, die von der Drainzone 3 des DMOS-Transistors in das Halbleitersub­ strat 1 injiziert sind, können als Ströme INW über jede Drainzone 3 abfließen und so zu Fehlfunktionen in digitalen und analogen Schaltungsteilen führen.
Der nachteilhafte Einfluß der Substratströme ISub - wegen ih­ rer im Halbleitersubstrat 1 lateralen Flußrichtung auch Quer­ ströme genannt - ist schon seit längerem bekannt. So wurden auch schon verschiedene Maßnahmen ergriffen, um in integrier­ ten Schaltungen besonders empfindliche Schaltungsteile vor dem Einfluß der Querströme zu schützen. Beispielsweise werden in Brückenschaltungen daher sogenannte "High-Side"- bzw. Hochseiten-Transistoren als Schutzringe eingesetzt, um die Elektronen abzusaugen, die von den injizierenden "Low-Side"- bzw. Niedrigseiten-Transistoren herrühren. Die oben anhand der Fig. 3 erläuterte Elektroneninjektion tritt nämlich bei Low-Side-Transistoren und nicht bei High-Side-Transistoren auf. Eine derartige Anordnung ist schematisch in Fig. 4 ge­ zeigt, in welcher zwei Low-Side-DMOS-Transistoren 13, 14 durch zwei High-Side-DMOS-Transistoren 15, 16 von übrigen Schaltungsteilen 17 der integrierten Schaltung in CMOS- und/oder Bipolartechnologie getrennt sind. Mit anderen Wor­ ten, die High-Side-DMOS-Transistoren 15, 16 werden dazu ver­ wendet, den durch die Low-Side-DMOS-Transistoren 13, 14 er­ zeugten Querstrom abzusaugen, um so die Schaltungsteile 17 der integrierten Schaltung vor diesem Querstrom zu schützen.
Diese, anhand der Fig. 4 erläuterte Methode kann jedoch nicht eingesetzt werden, wenn nur Low-Side-DMOS-Transistoren neben­ einanderliegen. Gerade dies wird aber in zahlreichen Schal­ tungsvarianten gewünscht, so daß die Absaugung des Querstro­ mes über High-Side-DMOS-Transistoren nur bedingt einsetzbar ist.
Eine weitere Möglichkeit zur Verringerung des Einflusses des Querstromes besteht darin, alle empfindlichen Teile einer in­ tegrierten Schaltung möglichst weit entfernt von den quer­ strominjizierenden DMOS-Transistoren anzuordnen. Der Elektro­ nenstrom, der dann die zu schützenden Teile der integrierten Schaltung erreicht, kann tatsächlich oft sehr gering sein, da jede gegen den Querstrom unempfindliche Isolationswanne (Zonen 3 und 4) als Schutzring dient. Erfahrungsgemäß läßt sich so eine Querstromfestigkeit von bis zu 2 A bis 4 A er­ reichen. Die Plazierung empfindlicher Teile der Schaltung in großer Entfernung von injizierenden DMOS-Transistoren stellt aber hohe Forderungen an das Layout der Schaltung, so daß ein beträchtlicher Designaufwand erforderlich ist.
Eine andere Möglichkeit, bei einem p-leitenden Substrat einer integrierten Schaltung nachteilhafte Auswirkungen von Quer­ strömen zu vermeiden, besteht darin, um alle injizierenden Bauelemente, insbesondere DMOS-Transistoren, einen n-dotier­ ten Schutzring zu legen (vgl. "G. de Cremoux et al: Simulati­ ons and Measurement of Cross-Talk Phenomena in BiCMOS Techno­ logy for Hard Disk Drives"). Ein solcher n-dotierter Schutz­ ring wirkt als Kollektor des parasitären npn-Transistors und sammelt die Elektronen des Querstromes ein. Ein derartiges Vorgehen ist aber nicht sehr wirksam, da die Elektronen eine große Diffusionslänge über 500 µm besitzen und deshalb die Elektronen, die nicht vom Schutzring abgesaugt werden, tief in das Halbleitersubstrat diffundieren und von n-leitenden Wannen der empfindlichen Teile bzw. Bauelemente aufgenommen werden und dort eine Störung der Funktion verursachen. Es hat sich gezeigt, daß für eine hohe Effizienz eines solchen n-leitenden Schutzringes entweder dieser sehr breit gewählt werden muß oder zusätzlich technologische Maßnahmen zu er­ greifen sind, die das Eindringen der Elektronen in das Halb­ leitersubstrat verhindern.
Eine solche Maßnahme ist in Fig. 5 gezeigt, in welcher zu­ nächst ein n-leitender Schutzring 18 dargestellt ist, der wie die Zonen 4, 5, 8 und 10 in der epitaktischen Halbleiter­ schicht 2 liegt und eine Breite LGuard hat. Dieser Schutzring bildet einen Kollektor des parasitären npn-Transistors 11, dessen Basis hier durch einen Substratkontakt 19 gebildet ist. Der Substratstrom ISub ist über einen Bondwiderstand RBond zu dem Substratkontakt 19 zugeführt.
Die oben erwähnte Maßnahme besteht nun darin, daß zwischen dem Halbleitersubstrat 1 und der epitaktischen Schicht 2 ein Driftfeld aufgebaut wird. Hierzu ist das Halbleitersubstrat 1 p⁺-hochdotiert und mit einer p-dotierten Epitaxieschicht ver­ sehen, um die erforderliche Sperrspannung zwischen den Zonen 4 (buried layer) und dem Halbleitersubstrat aufzunehmen. Durch Ausdiffusion der p⁺-Substratdotierung in die Epitaxie­ schicht in einem Bereich 20 wird ein elektrisches Feld einge­ baut, das den Elektronen in Richtung auf das Halbleitersub­ strat 1 entgegenwirkt. Das heißt, durch das Driftfeld infolge der von dem Halbleitersubstrat 1 aus nach oben über den Be­ reich 20 schwächer werdenden p-Dotierung werden die Elektro­ nen 12 an einem Eindringen in das Halbleitersubstrat 1 gehin­ dert und können so wirksam über den Schutzring 18 als IGuard abgesaugt werden. Mit anderen Worten, das Driftfeld verhin­ dert ein Eindringen der Elektronen 12 in das Halbleitersub­ strat 1 (vgl. hierzu auch DE 44 11 869 A1).
Nachteilhaft an einem derartigen Vorgehen sind einerseits der hohe Aufwand für das p⁺-leitende Halbleitersubstrat und die p-leitende Epitaxieschicht sowie die Notwendigkeit einer Rückseitenbehandlung, damit die Ausdiffusion von insbesondere Bor aus dem hochdotierten p⁺-leitenden Halbleitersubstrat 1 in den jeweiligen Prozeßreaktor vermieden werden kann.
Oben wurden die nachteilhaften Einflüsse des Querstromes an­ hand einer Halbleiteranordnung mit DMOS-Transistoren be­ schrieben. Diese nachteilhaften Einflüsse treten aber auch bei anderen Bauelementen auf.
Es ist daher Aufgabe der vorliegenden Erfindung, allgemein eine Halbleiteranordnung zu schaffen, bei der ohne großen Aufwand der Einfluß von Querströmen weitgehend verringert werden kann.
Diese Aufgabe wird bei einer Halbleiteranordnung der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß im Gebiet zwischen dem Halbleitersubstrat und der Halbleiterschicht ein Halbleiterbereich vorgesehen ist, der ein elektrisches Drift­ feld sowohl von der Halbleiterschicht zu dem Halbleiterbe­ reich hin als auch von dem Halbleitersubstrat zu dem Halblei­ terbereich hin aufbaut. Die Halbleiterschicht ist dabei vor­ zugsweise eine Epitaxieschicht, muß dies aber nicht sein.
Die erfindungsgemäße Halbleiteranordnung geht also von einem hochohmigen, insbesondere p-dotierten Halbleitersubstrat aus, in dessen Oberflächenbereich eine p⁺-dotierte Zone eingebaut wird, so daß nach Aufbringen der epitaktischen Schicht das elektrische Feld von beiden Seiten hin zu dieser hochdotier­ ten Zone ansteigt und somit ein doppeltes Driftfeld vorliegt.
Dieses doppelte Driftfeld besteht aus einem ersten elektri­ schen Feld, das von der epitaktischen Schicht zu der hochdo­ tierten Zone ansteigt, und aus einem zweiten elektrischen Feld, das von der "Rückseite" des Halbleitersubstrates an zu der hochdotierten Zone ansteigt. Das erste elektrische Feld hindert die Elektronen daran, in das Halbleitersubstrat ein­ zudringen, so daß ein Schutzring wirksam die Elektronen, also die Minoritätsladungsträger aus einer p-leitenden Basis, her­ ausziehen kann. Das zweite elektrische Feld, das in seiner Richtung entgegengesetzt zu dem ersten elektrischen Feld ist, wirkt den Elektronen entgegen, die bereits in das p-leitende Halbleitersubstrat gelangt sind und über eine n-leitende Wan­ ne eines empfindlichen Bauelementes abschließen könnten. Durch die Doppelwirkung der beiden Driftfelder wird eine Ef­ fektivität erreicht, die bei sonst gleicher Anordnung um etwa zwei Größenordnungen besser ist als die Effektivität, die mit einer Halbleiteranordnung entsprechend dem Beispiel von Fig. 5 zu erzielen ist.
Bei der Herstellung der erfindungsgemäßen Halbleiteranordnung wird zweckmäßigerweise von einem hochohmigen p-leitenden Halbleitersubstrat ausgegangen. In die Oberfläche dieses p-leitenden Halbleitersubstrates wird ganz flächig eine p-do­ tierte Schicht beispielsweise durch Ionenimplantation oder Belegung, beispielsweise mit Bor, eingebracht. Es ist aber auch möglich, eine Epitaxie mit Bordotierung anzuwenden, um diese hochdotierte Schicht zu erzeugen. Es schließt sich so­ dann nach dieser p-Dotierung das Aufbringen einer Epitaxie­ schicht an, die undotiert, leicht n-dotiert oder leicht p-dotiert sein kann. Aus der hochdotierten p⁺-leitenden Schacht diffundieren dann Ladungsträger in die darüberliegende epi­ taktische Schicht und in das Halbleitersubstrat, so daß das doppelte Driftfeld entsteht.
Bei der erfindungsgemäßen Halbleiteranordnung können An­ schlüsse der Isolationswannen zusammen mit dem Schutzring auf 0 V liegen. Um den lateralen Spannungsabfall unterhalb des Buried Layers der Drainzonen zu nutzen, damit der injizieren­ de pn-Übergang zugesteuert wird, werden die Isolationswannen nicht an ein definiertes Potential angeschlossen. Es ist aber auch möglich, jeweils eine Isolationswanne an ein definiertes Potential anzuschließen und die andere Isolationswanne floa­ ten zu lassen.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 einen Schnitt durch ein Ausführungsbeispiel der er­ findungsgemäßen Halbleiteranordnung,
Fig. 2 ein Kurvendiagramm zur Erläuterung der mit der Erfin­ dung zu erzielenden Vorteile,
Fig. 3 einen Schnitt durch eine Halbleiteranordnung zur Er­ läuterung des Prinzips des Querstromproblems,
Fig. 4 eine Draufsicht auf eine Halbleiteranordnung mit High-Side-DMOS-Transistoren als Schutzring für Low- Side-DMOS-Transistoren bei Brückenschaltern und
Fig. 5 einen Schnitt durch eine herkömmliche Schutzringkon­ struktion mit einem p⁺-leitenden Halbleitersubstrat und einer p-leitenden Epitaxieschicht.
Die Fig. 3 bis 5 sind bereits eingangs erläutert worden. In den Fig. 1 und 2 werden einander entsprechende Bauteile mit den gleichen Bezugszeichen wie in den Fig. 1 bis 3 versehen und nicht näher erläutert.
Es sei aber angemerkt, daß die erfindungsgemäße Halbleiteran­ ordnung nicht auf DMOS-Transistoren beschränkt ist sondern generell überall dann mit Vorteil einzusetzen ist, wenn Quer­ ströme zu vermeiden sind. Auch ist ein p-leitendes Halblei­ tersubstrat nicht zwingend erforderlich. Vielmehr kann der Leitungstyp gegebenenfalls umgekehrt werden, wobei dann an­ stelle der Elektronen positive Löcher treten. Bevorzugt wird die Erfindung jedoch bei Halbleiteranordnungen mit p-leiten­ dem Halbleitersubstrat eingesetzt.
Wie in Fig. 1 gezeigt ist, unterscheidet sich die erfindungs­ gemäße Halbleiteranordnung von der bestehenden Halbleiteran­ ordnung (vgl. Fig. 5) dadurch, daß ein doppeltes Driftfeld E1, E2 vorliegt, das mittels eines p⁻-leitenden Halbleiter­ substrates 21 aus Silizium und einer p⁺-leitenden Halbleiter­ schicht 22 erzeugt ist. Es entsteht so ein erstes elektri­ sches Feld E1, das von der epitaktischen Schicht 2, die undo­ tiert, leicht n-dotiert oder p-dotiert sein kann, zu der p⁺-dotierten Halbleiterschicht 22 gerichtet ist, während ein zweites elektrisches Feld E2 zwischen dem p⁻-leitenden Halb­ leitersubstrat 21 und der p⁺-leitenden Halbleiterschicht 22 aufgebaut wird. Das erste elektrische Feld E1 hindert die Elektronen 12 daran, aus der Epitaxieschicht 2 in das Halb­ leitersubstrat 21 einzudringen, so daß diese Elektronen ohne weiteres über den Schutzring 18 mit dem Strom IGuard abgesaugt werden können. Das zweite elektrische Feld E2 wirkt den Elek­ tronen entgegen, die sich in dem p⁻-leitendem Halbleiter­ substrat 21 befinden, so daß diese Elektronen nicht zu n-leitenden Halbleiterwannen 4 zu gelangen vermögen, um dort empfindliche Bauelemente zu stören.
Durch die Doppelwirkung der beiden Driftfelder E1, E2 wird die Effizienz des Schutzringes 18 in erheblicher Weise ver­ bessert. Dies zeigt sich auch dadurch, daß bei sonst gleicher Anordnung eine um etwa zwei Größenordnungen höhere Effektivi­ tät als mit einem hochdotierten p-leitenden Halbleitersub­ strat (vgl. Fig. 5) erhalten wird. Hierzu wird auf die Fig. 2 verwiesen, in der die Effizienz INW/ID für verschiedene Borim­ plantationen in Abhängigkeit von der Weite LGuard in µm bei einer Dicke der epitaktischen Schicht von 33 µm aufgetragen ist. Diese Effizienz INW/ID sollte bei möglichst kleinen Wer­ ten von LGuard einen niedrigen Wert haben. Eine Kurve 23 wird mit einem p⁺-dotierten Halbleitersubstrat entsprechend der Fig. 5 erhalten, wenn dieses Substrat einen spezifischen Wi­ derstand von ungefähr 8 mΩcm hat.
Die Kurven 24, 25, 26 und 27 werden erzielt, wenn die Halb­ leiterschicht 22 eine Flächendotierung von 2 × 1016 Ladungs­ träger cm-2 (Kurve 24), 1 × 1016 Ladungsträger cm-2 (Kurve 25), 5 × 1015 Ladungsträger cm-2 (Kurve 26) und 1 × 1015 Ladungsträ­ ger cm-2 (Kurve 27) hat. Die Kurve 24 wird dabei mit einer Bor-Belegung auf dem Halbleitersubstrat 21 zur Bildung der Halbleiterschicht 22 erhalten, während die Kurve 25 durch ei­ ne Bor-Implantation zur Bildung der Halbleiterschicht 22 ge­ wonnen wird. Aus der Fig. 2 ist sofort zu ersehen, daß für relativ niedrige Werte von LGuard, die für eine hohe Flächen­ ausnutzung einer integrierten Schaltung unbedingt anzustreben sind, die mit der erfindungsgemäßen Halbleiteranordnung zu gewinnenden Werte für die Effizienz um wenigstens einen Fak­ tor 100 (vgl. Kurve 24) unterhalb der mit der bestehenden Halbleiteranordnung zu erzielenden Werte (vgl. Kurve 23) lie­ gen.
Die Isolationsanschlüsse der Zonen 8 können zusammen mit dem Schutzring 18 auf 0 V liegen. Um den lateralen Spannungsab­ fall unterhalb der Zonen 4 zu nutzen, damit der injizierende pn-Übergang zwischen den Zonen 4 und der epitaktischen Schicht 2 zugesteuert wird, können die Zonen 8 auch nicht an ein definiertes Potential angeschlossen werden. Möglich ist es aber auch, jeweils eine Zone 8 an ein definiertes Potenti­ al anzuschließen und die andere Zone 8 floaten zu lassen.
Bezugszeichenliste
1
Halbleitersubstrat
2
Epitaktische Schicht
3
Drainzone
4
Vergrabene Zone
5
n-leitende Zone
6
Isolationswanne
7
p-leitende Zone
8
p-leitende Zone
9
p⁺-leitende Zone
10
n-leitende Zone
11
Parasitärer npn-Transistor
12
Elektronen
13
Low-Side-DMOS-Transistor
14
Low-Side-DMOS-Transistor
15
High-Side-DMOS-Transistor
16
High-Side-DMOS-Transistor
17
CMOS- und Bipolarschaltungen
18
Schutzring
19
Substratkontakt
20
p⁺-leitender Bereich
21
p⁻-leitendes Halbleitersubstrat
22
p⁺-leitender Halbleiterbereich
23
Kurve mit bestehender Halbleiteranordnung
24
Kurve mit erfindungsgemäßer Halbleiteranordnung
25
Kurve mit erfindungsgemäßer Halbleiteranordnung
26
Kurve mit erfindungsgemäßer Halbleiteranordnung
27
Kurve mit erfindungsgemäßer Halbleiteranordnung
E1, E2 Elektrische Driftfelder
ISub
Substratstrom
ID
Drainstrom
INW
/ID
Effizienz
RBond
Bondwiderstand
IGuard
Schutzringstrom
LGuard
Breite des Schutzringes

Claims (11)

1. Halbleiteranordnung mit einem Halbleitersubstrat (21) ei­ nes ersten Leitungstyps und einer auf dem Halbleitersubstrat vorgesehenen Halbleiterschicht (2), in die Halbleiterzonen (4, 5, 7, 8, 10, 18) unterschiedlichen Leitungstyps einge­ bracht sind, dadurch gekennzeichnet, daß im Gebiet zwischen dem Halbleitersubstrat (21) und der Halbleiterschicht (2) ein Halbleiterbereich (22) vorgesehen ist, der ein elektrisches Driftfeld (E1, E2) sowohl von der Halbleiterschicht (2) zu dem Halbleiterbereich (22) hin als auch von dem Halbleitersubstrat (21) zu dem Halbleiterbereich (22) hin aufbaut.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Halbleiterbereich (22) höher dotiert ist als die Halbleiterschicht (2) und das Halbleitersubstrat (21).
3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß in der Halbleiterschicht (2) ein Halbleiterbauelement mit einem Schutzring (18) versehen ist.
4. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß das Halbleiterbauelement ein DMOS-Transistor ist.
5. Halbleiteranordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Halbleiterbereich (22) und das Halbleitersubstrat (21) p-leitend sind.
6. Halbleiteranordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Halbleiterbereich (22) durch Bor-Belegung des aus Si­ lizium bestehenden Halbleitersubstrates (21) gebildet ist.
7. Halbleiteranordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Halbleiterbereich (22) durch Ionenimplantation gebil­ det ist.
8. Halbleiteranordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Halbleiterbereich (22) durch Epitaxie mit Bordotie­ rung gebildet ist.
9. Halbleiteranordnung nach Anspruch 3 und einem der Ansprü­ che 1, 2 und 4 bis 8, dadurch gekennzeichnet, daß der Schutzring (18) zwischen Isolationswannen (6) ange­ ordnet ist.
10. Halbleiteranordnung nach Anspruch 9, dadurch gekennzeichnet, daß der Schutzring (18) entgegengesetzt zu der Isolationswan­ ne (6) dotiert ist, die den gleichen Leitungstyp wie das Halbleitersubstrat (21) hat.
11. Halbleiteranordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß das Halbleitersubstrat (21) p-dotiert ist.
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