DE19836979A1

DE19836979A1 - Halbleitervorrichtung mit isoliertem Gate

Info

Publication number: DE19836979A1
Application number: DE19836979A
Authority: DE
Inventors: Akio Uenishi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-01-22
Filing date: 1998-08-14
Publication date: 1999-07-29
Also published as: KR100276414B1; US6069372A; KR19990066728A

Description

Die vorliegende Erfindung bezieht sich auf die Techniken zum Verbessern der Überspannungsschutzbetriebsweise in den Lei stungsvorrichtungen (Stromvorrichtungen) mit isoliertem Gate, welche durch Bipolartransistoren mit isoliertem Gate repräsen tiert (verkörpert) sind (später bezeichnet als "IGBT").

Für Leistungsvorrichtungen, wie beispielsweise Leistungstransi storen, welche durch IGBTs repräsentiert sind, ist es erwünscht, ihre Durchbruchsspannung (Durchschlagsspannung) und ihre Strom belastbarkeit derart zu verbessern, daß sie für Hochspannungen und hohe Ströme benutzt werden können. Insbesondere müssen Ele mente mit einem ausreichenden Spielraum für die Durchbruchsspan nung entworfen (gebildet) sein. Der Grund dafür liegt darin, daß wenn Leistungsvorrichtungen tatsächlich in einer Schaltung be nutzt werden, eine Überspannung angelegt werden kann durch bei spielsweise Schwankungen der Stromversorgungsspannung (Leistungsversorgungsspannung), der Wiederherstellung von Lastleistung (Laststrom) und der induzierten elektromotorischen Kraft (Spitzenspannung), welche in einer Leitung auftreten wegen einer angeregten (bzw. sofortigen) Stromänderung beim Schalten und in der Induktivität (bzw. in dem induktiven Blindwiderstand) der Leitung. Als eine Folge kann ein Durchbruch an einem P- Basisübergang (im Falle von N-Kanal-IGBTs) der Zelle des IGBT auftreten, und ein Durchbruchsstrom fließt derart, daß der auf dem IGBT (bezüglich des IGBT) parasitäre Thyristor unerwünscht sperrt, was zu dem Durchbruch (Ausfall) des IGBT führt.

Jedoch hebt das Hinzufügen eines ausreichenden Spielraumes für die Durchbruchsspannung die Herstellungskosten und den Lei stungsverlust (Stromverlust) an. Daher wurde diskutiert, einen vernünftigen Pegel zu finden.

Als eine Antwort auf dieses Problem gibt es ein Verfahren ("Active Clamp", aktive Klemmschaltung genannt), in welchem eine Spannung, welche an die Steuerelektrode (d. h. Gate) des Lei stungstransistors angelegt werden soll, wenn eine Hochspannung, welche sich einer Durchbruchsspannung annähert, zwischen den Hauptelektroden (zwischen dem Kollektor und dem Emitter) eines Leistungstransistors angelegt wird, gesteuert wird, um den Lei stungstransistor derart zu betreiben, daß er in den EIN-Zustand bzw. AN-Zustand eintritt (später bezeichnet als "EIN-Betrieb" bzw. "AN-Betrieb"). Mit diesem Verfahren wird die Impedanz zwi schen den Hauptelektroden erniedrigt, welches einen Anstieg in der daran angelegten Spannung unterdrückt, was verhindert, daß ein Durchbruchsstrom zu dem P-Basisübergang fließt.

Beim Verwenden der aktiven Klemmschaltung sind Mittel erforder lich zum Erfassen, daß die Spannung zwischen den Hauptelektroden sich einer Durchbruchsspannung annähert, und Mittel erforderlich zum Betreiben eines Leistungstransistors mit einer Steuerelek trode derart, daß er in den EIN-Betrieb eintritt. Das Erfassen der Spannung zwischen den Hauptelektroden wurde durch Verbinden einer Avalanche-Laufzeitdiode (Lawinenlaufzeitdiode) mit einer hohen Durchbruchsspannung, welche entfernt von (d. h. außerhalb von) einem Leistungstransistor vorgesehen ist, zwischen dem Kol lektor und dem Gate des Leistungstransistors vorgenommen. Die Durchbruchsspannung der Avalanche-Laufzeitdiode (im folgenden Avalanchediode genannt) wird etwas niedriger gesetzt als dieje nige eines zu schützenden Leistungstransistors. Deshalb wird im Falle (beim Auftreten) eines Durchbruchs der Avalanchediode das Gate des Leistungstransistors mit der Ladung geladen, welche in seinem Durchbruchsstrom vorhanden ist, wodurch die Gatespannung ansteigt. Dies ermöglicht, daß ein Leistungstransistor in den EIN-Zustand eintritt, unmittelbar bevor der Leistungstransistor zu seinem Durchbruch geführt wird. Um den Vorwärtsstrom zu ver hindern, welcher zu der Avalanchediode in dem normalen Betrieb des eingeschalteten Zustands (bezeichnet als eingeschalteter Be trieb) fließt, wird eine Diode in Reihe mit der Avalanchediode in der entgegengesetzten Richtung geschaltet (verbunden).

Mit der Technik des Vorsehens einer Avalanchediode entfernt von einem Leistungstransistor, wie es beschrieben wurde, ist es je doch nötig, die Durchbruchsspannung der Avalanchediode und der jenigen des Leistungstransistors in getrennten Herstellungs schritten anzupassen, so daß sie eine richtige Beziehung haben. Demgemäß ist diese Technik nicht für eine Mengenproduktion ge eignet und hebt die Kosten und die Anzahl der Teile an.

Deshalb wurde das Einbauen einer Avalanchediode in einen Lei stungstransistor vorgeschlagen. Beide teilen mehrere Diffusions schritte und Lithographieschritte, so daß sie für die Massenpro duktion geeignet sind.

Fig. 8 ist eine Querschnittsansicht, welche schematisch die Kon figuration (den Aufbau) des N-Kanal-IGBT 200 mit einem planaren Gate zeigt, in welchem eine Avalanchediode eingebaut ist. Auf einer ersten Hauptoberfläche des N-Basisbereiches 1 (die Haupt oberfläche, die in Fig. 8 oben angeordnet ist) mit einer niedri gen Dotierstoffkonzentration sind P-Diffusionsbasisbereiche 2 an (in) bestimmten Abständen (Intervallen) gebildet. N- Diffusionsemitterbereiche 3 mit einer hohen Dotierstoffkonzen tration, welche selektiv in der ersten Hauptoberfläche gebildet sind, sind in den P-Diffusionsbasisbereich 2 vorgesehen. In dem P-Diffusionsbasisbereich 2 ist der Bereich, welcher zwischen dem N-Basisbereich 1 und dem N-Diffusionsemitterbereich 3 nach Sand wichart eingeschlossen ist (bzw. eingelagert ist) und auch zur ersten Hauptoberfläche hin freigelegt ist (später wird dieser Bereich als "Kanalbereich" bezeichnet), mit beispielsweise einer Gateoxidschicht 6, welche auf einer Siliziumoxidschicht gebildet ist, bedeckt. Interne Gateelektroden (innere Gateelektroden) 7, welche durch beispielsweise Polysilizium mit einer hohen Dotier stoffkonzentration gebildet sind, liegen dem Kanalbereich durch die Gateoxidschicht 6 getrennt gegenüber. All die internen Ga teelektroden 7 sind gemeinsam mit einem Gateanschluß verbunden.

Der P-Diffusionsbasisbereich 2 mit Ausnahme des Kanalbereichs und der N-Diffusionsemitterbereich 3 sind mit einem Emitteran schluß (Emitter) durch eine externe Emitterelektrode (äußere Emitterelektrode) 9 in der ersten Hauptoberfläche verbunden.

Auf einer zweiten Hauptoberfläche des N-Basisbereichs 1 (d. h. der Hauptoberfläche, welche in Fig. 8 unten angeordnet ist) sind ein N-Pufferbereich 4 mit einer hohen Dotierstoffkonzentration, ein P-Bereich 5 mit einer höheren Dotierstoffkonzentration als der N-Pufferbereich 4 und eine externe Kollektorelektrode 10 in dieser Reihenfolge gestapelt. Ein Kollektoranschluß (Kollektor) ist mit der externen Kollektorelektrode 10 verbunden.

Außerhalb des P-Diffusionsbasisbereiches 2 ist mindestens ein P- Avalanchediodendiffusionsbereich 8, welcher durch eine Elektrode 93 mit der Anode einer außerhalb vorgesehenen Diode D0 verbunden ist, auf der ersten Hauptoberfläche des N-Basisbereiches 1 ge bildet. Die Kathode der Diode D0 ist mit einem Gateanschluß ver bunden. Das heißt, das mit einer Avalanchediode Da, welche von dem N-Basisbereich 1 und dem Avalanchediodendiffusionsbereich 8 gebildet ist, die Diode D0 in Reihe in der entgegengesetzten Richtung verbunden ist, um den Vorwärtsstromfluß zu verhindern, wie bereits beschrieben wurde.

Hier kann der Avalanchediodendiffusionsbereich 8 eine größere Krümmung in seiner Form aufweisen, als diejenige des P- Diffusionsbasisbereichs 2 durch oberflächlicheres Ausbilden des Ersteren im Vergleich zu dem Letzteren. Deshalb kann das elek trische Feld der Rückwärtsvorspannung (bzw. Rückwärtsspannung) in der Avalanchediode Da größer sein als dasjenige in dem Grenz bereich (Grenzfläche) zwischen dem N-Basisbereich 1 und dem P- Diffusionsbasisbereich 2.

Die folgende Beschreibung handelt von den Fällen, in dem ein An legen einer Vorspannung (bzw. Spannung) in dem N-Kanal-IGBT 200 derart vorgenommen ist, daß das Potential eines Gateanschlusses niedriger ist als das eines Emitteranschlusses, durch Verwenden einer Gatebetriebsstromversorgung (nicht gezeigt) und eines ge eigneten Strombegrenzungswiderstands (nicht gezeigt). In diesem Fall ist das Potential eines Kanalbereiches niedriger als das des P-Diffusionsbasisbereiches 2 mit Ausnahme des Kanalbereichs, was keine Verarmung (Sperrung) in dem Kanalbereich verursacht. Demgemäß fließt, wenn das Potential eines Kollektoranschlusses höher ist als das des Emitteranschlusses, kaum oder kein Strom zwischen den beiden, um in den AUS-Zustand einzutreten. In die sem Zustand ist die Spannung des Kollektoranschlusses vergrößert (angehoben), eine Verarmungsschicht (Sperrschicht) erstreckt sich in den N-Basisbereich 1, um das elektrische Feld in dem Grenzbereich zwischen dem N-Basisbereich 1 und dem N- Diffusionsbasisbereich 2 zu stärken.

Wenn dieses elektrische Feld höher (größer) ist als das kriti sche elektrische Feld von Silizium (ungefähr 2×10⁵V/cm), wird die Ionisation durch Kollision von Ladungsträgern schnell hef tig, so daß der IGBT Durchbruchseigenschaften aufweist. In dem N-Kanal-IGBT 200 mit einer Avalanchediode Da empfängt jedoch bei einer Potentialdifferenz, welche niedriger ist als diejenige in dem Durchbruch des N-Kanal-IGBT 200, die Avalanchediode Da das kritische elektrische Feld, um einen Durchbruch zu verursachen. Dann fließt durch den Durchbruch (Ausfall) der Avalanchediode Da der Strom zu der Gatebetriebsstromversorgung durch die Diode D0 und den Strombegrenzungswiderstand. Als eine Folge hebt die in dem Strombegrenzungswiderstand erzeugte Spannung das Potential des Gateanschlusses an, wodurch das Potential des Kanalbereiches anwächst, und eine Inversionsschicht (Kanal) wird dort erzeugt.

Da der Strom zwischen dem Emitteranschluß und dem Kollektoran schluß durch den Kanal fließt, wird die Impedanz zwischen den Hauptelektroden niedriger, um die dazwischen angelegte Überspan nung zu entspannen (zu verringern), so daß das elektrische Feld in dem Grenzbereich zwischen dem N-Basisbereich 1 und dem P- Diffusionsbasisbereich 2 ebenfalls entspannt (verringert) wird, um einen Durchbruch an diesem Grenzbereich zu vermeiden.

Es wird angenommen, daß der oben beschriebene Betrieb im Grunde derselbe für die Fälle ist, in denen der N-Kanal-IGBT 200 sich in einem Übergangsbetriebszustand befindet, und es ist außerdem möglich, die Spitzenspannung in dem Ausschaltbetrieb zu unter drücken. Die Konfiguration (der Aufbau) des N-Kanal-IGBT 200 ist beispielsweise durch Tomoyuki Yamazaki et al., AVALANCHE SECURED IGBT (1992 National Convention Record I.E.E. Japan Band 5, Sei ten 5-16) beschrieben.

In der oben genannten Technik bleiben jedoch die folgenden Pro bleme. Ein erstes Problem besteht darin, daß eine Avalanchediode Da nicht in dem P-Diffusionsbasisbereich 2 gebildet werden kann, auf dem ein Kanalbereich gebildet wird. Deshalb ist es nötig, eine Avalanchediode Da abseits von dem Feld (Bereich) der P- Diffusionsbasisbereiche 2 zu bilden, welche-wiederholt an be stimmten Schrittweiten (in bestimmten Abständen) gebildet sind. Als eine Folge unterscheidet sich die Nachbarschaft der Avalan chediode Da in der Verteilung des elektrischen Feldes von der Nachbarschaft des Bereiches der P-Typ Diffusionsbasisbereiche 2. Insbesondere kann der Durchbruch, welcher in dem Zustand auf tritt, in dem Ladungsträger in einer hohen Dichte in dem N- Basisbereich 1 vorhanden sind, nicht durch die Avalanchediode Da erfaßt werden (d. h. die Avalanchediode Da verursacht keinen Durchbruch bevor ein Durchbruch zwischen dem N-Basisbereich 1 und dem P-Diffusionsbasisbereich 2 in einem derartigen Zustand auftritt).

Ein zweites Problem bezieht sich auf den Ausfluß von Überschuß ladungsträgern, welche in dem N-Basisbereich 1 gespeichert sind. Derartige Überschußladungsträger fließen während des Ausschalt betriebes aus, nicht nur durch den P-Diffusionsbereich 2, son dern durch eine Avalanchediode Da. Dies kann das Potential eines Gateanschlusses anheben, um den Ausschaltbetrieb zu verlangsa men.

Ein drittes Problem bezieht sich auf die Möglichkeit, daß falls der AUS-Zustand mit dem Potential eines Gateanschlusses erreicht wird, welches niedriger ist als das eines Emitteranschlusses, eine Diode D0 in den leitenden Zustand eintritt, und dann die Rückwärtsvorspannung (bzw. die Vorspannung in Sperrichtung) an eine Avalanchediode Da angelegt wird, so daß die Durchbruchs spannung der Avalanchediode Da virtuell (scheinbar) verringert wird.

Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, die ak tive Klemmschaltung zu verwirklichen, während das oben genannte erste bis dritte Problem vermieden wird, und Halbleitervorrich tungen anzugeben, welche fähig sind, stabile Betriebsarten und Hochgeschwindigkeitsbetriebsarten auszuführen.

Diese Aufgabe wird gelöst durch eine Vorrichtung nach Anspruch 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

Gemäß eines ersten Aspektes weist eine Halbleitervorrichtung mit isoliertem Gate folgendes auf: ein Halbleitersubstrat; eine er ste und eine zweite Stromelektrode, welche das Halbleiter substrat nach Sandwichart einschließen; ein Potentialerfassungs gate in einem schwebenden Zustand zum Erfassen eines Überwa chungspotentials, welches von einer Potentialdifferenz zwischen der ersten und der zweiten Stromelektrode abhängt; und ein Trei bergate, welches von der ersten und der zweiten Stromelektrode isoliert ist, zum Betreiben der ersten und zweiten Stromelektro den zum Eintreten in einen leitenden Zustand, wenn das Überwa chungspotential einen bestimmten Pegel überschreitet.

Gemäß eines zweiten Aspektes weist die Halbleitervorrichtung mit isoliertem Gate des ersten Aspektes das Merkmal auf, daß das Treibergate und das Potentialerfassungsgate in einem ersten bzw. einem zweiten Graben vorgesehen sind und sich jeweils in einer Richtung der Dicke des Halbleitersubstrats erstrecken.

Gemäß eines dritten Aspektes weist die Halbleitervorrichtung mit isoliertem Gate des ersten Aspektes das Merkmal auf, daß das Treibergate und das Potentialerfassungsgate durch (über) Iso lierschichten einer Hauptoberfläche einer Seite des Halbleiter substrats, auf welcher die erste Stromelektrode vorgesehen ist, gegenüberliegen.

Gemäß eines vierten Aspektes weist die Halbleitervorrichtung mit isoliertem Gate des ersten Aspektes ferner auf: einen Transistor mit isoliertem Gate mit einer Steuerelektrode, mit der das Po tentialerfassungsgate verbunden ist, und ersten und zweiten Stromelektroden, welche von der Steuerelektrode isoliert sind; und eine Treiberschaltung zum Ausführen eines Ladens/Entladens des Treibergates auf der Basis eines Stromes das zu der zweiten Stromelektrode des Transistors mit isoliertem Gate fließt. In dieser Vorrichtung ist die erste Stromelektrode des Transistors mit isoliertem Gate mit der ersten Stromelektrode der Halblei tervorrichtung mit isoliertem Gate verbunden und der Transistor mit isoliertem Gate tritt in einen leitenden Zustand ein, wenn das Überwachungspotential den bestimmten Pegel überschreitet.

Gemäß eines fünften Aspektes weist die Halbleitervorrichtung mit isoliertem Gate des vierten Aspektes das Merkmal auf, daß die Treiberschaltung einen Strom verstärkt und ausgibt, welcher zu der zweiten Stromelektrode des Transistors mit isoliertem Gate fließt, wodurch das Treibergate geladen wird.

Gemäß eines sechsten Aspektes weist die Halbleitervorrichtung mit isoliertem Gate des vierten Aspektes das Merkmal auf, daß die Treiberschaltung folgendes aufweist: einen Bipolartransistor mit einem Emitter, einem Kollektor, welcher mit dem Treibergate verbunden ist, und einer Basis, welche mit der zweiten Strome lektrode des Transistors mit isoliertem Gate verbunden ist; ei nen ersten Widerstand, welcher zwischen dem Emitter und der Ba sis des Bipolartransistors verbunden ist; und einen zweiten Wi derstand, welcher zwischen der Basis des Bipolartransistors und dem Treibergate der Halbleitervorrichtung mit isoliertem Gate verbunden ist.

In der Halbleitervorrichtung mit isoliertem Gate gemäß des er sten Aspektes wird das Potential in dem sogenannten isolierten Gate überwacht und ein zeitweiliger EIN-Betrieb wird ermöglicht, wenn eine Überschußspannung in dem nicht leitenden Zustand zwi schen der ersten und der zweiten Stromelektrode angelegt wird. Deshalb ist der Schutz vor der Überschußspannung (bzw. Überspan nung) möglich für den Durchbruch, welcher in dem Zustand auf tritt, in dem Ladungsträger örtlich in einer Halbleiterschicht vorhanden sind, welche zwischen der ersten und der zweiten Stromelektrode vorgesehen ist. Zusätzlich ist keine Avalanchedi ode eingebaut, und deshalb steigt die Spannung eines Treiberga tes nicht durch den Ausfluß von Überschußladungsträgern an, wo durch kein Einfluß auf den Ausschaltbetrieb folgt. Auch fällt die Durchbruchsspannung im Falle des Betriebs mit der Rückwärts vorspannung, welche zwischen dem Treibergate und der ersten Stromelektrode angelegt ist, nicht ab.

In der Halbleitervorrichtung mit isoliertem Gate gemäß des zwei ten oder dritten Aspektes ist, da ein Treibergate und ein Poten tialerfassungsgate einander in der Struktur ähnlich sind, nur eine leichte Änderung in den Herstellungsschritten der üblichen Halbleitervorrichtungen mit isoliertem Gate erforderlich. Ferner kann ein Potentialerfassungsgate in dem Bereich gebildet werden, an dem ein Treibergate gebildet wird, wie in üblichen Halblei tervorrichtungen mit isoliertem Gate. Deshalb spiegelt das Über wachungspotential auf zufriedenstellende Weise das elektrische Feld und die Spannung zwischen der ersten und zweiten Stromelek trode wieder. Dies sichert eine genaue Erfassung, wenn eine Überschußspannung in dem nicht leitenden Zustand zwischen der ersten und der zweiten Stromelektrode angelegt ist.

In der Halbleitervorrichtung mit isoliertem Gate gemäß des vier ten Aspektes fließt, falls ein Überwachungspotential einen be stimmten Pegel überschreitet, während ein Potentialerfassungsga te in dem schwebenden Zustand verbleibt, der Strom zu der zwei ten Stromelektrode des Transistors mit isoliertem Gate, und eine Treiberschaltung kann die Halbleitervorrichtung mit isoliertem Gate zum Eintreten in einen zeitweiligen EIN-Betrieb betreiben.

In der Halbleitervorrichtung mit isoliertem Gate gemäß des fünf ten Aspektes wird der Strom, welcher zu den Stromelektroden des Transistors mit isoliertem Gate fließt, verstärkt, um das Trei bergate zu laden. Deshalb kann, sogar falls die Größe des Tran sistors mit isoliertem Gate verringert ist, der Effekt des vier ten Aspektes erhalten werden. Wenn die Überschußspannung in dem nicht leitenden Zustand zwischen der ersten und der zweiten Stromelektrode der Halbleitervorrichtung mit isoliertem Gate an gelegt wird, wird eine genaue Erfassung erreicht durch Verrin gern der Eingangskapazität des Transistors mit isoliertem Gate, um den Einfluß auf die elektrostatische Kapazität des Potential erfassungsgate zu verringern.

In der Halbleitervorrichtung mit isoliertem Gate gemäß des sech sten Aspektes ist, falls kein Überspannungszustand in dem Aus schaltbetrieb auftritt, der Transistor mit isoliertem Gate in dem nicht leitenden Zustand, und das Treibergate der Halbleiter vorrichtung mit isoliertem Gate wird mit einem großen Strom auf grund der Verstärkungswirkung des Bipolartransistors entladen, so daß die Halbleitervorrichtung mit isoliertem Gate sofort aus geschaltet wird. Auf der anderen Seite tritt für den Überspan nungszustand im Verlauf des Ausschaltbetriebs der Transistor mit isoliertem Gate in den leitenden Zustand ein, und deshalb wird der Strom, welcher zu der Basis des Bipolartransistors fließt, umgeleitet (bzw. überbrückt) zum Eintreten in den AUS-Zustand. Als eine Folge wird das Treibergate der Halbleitervorrichtung mit isoliertem Gate entladen durch den ersten und den zweiten Widerstand, zum Verlangsamen des Ausschaltbetriebes. Daher kann die induzierte Spannung durch das Vorhandensein eines parasitä ren Induktivität nicht ansteigen, was verhindert, daß der Über spannungszustand schlimmer wird.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der fol genden Beschreibung von Ausführungsformen der vorliegenden Er findung anhand der beiliegenden Figuren. Von diesen zeigen:

Fig. 1 eine Querschnittsansicht, welche schematisch die Konfiguration (den Aufbau) einer ersten Ausfüh rungsform der vorliegenden Erfindung zeigt,

Fig. 2 eine schematische Darstellung zum Erklären der er sten Ausführungsform,

Fig. 3 ein Diagramm zum Erklären der ersten Ausführungs form,

Fig. 4 ein anderes Diagramm zum Erklären der ersten Aus führungsform,

Fig. 5 ein Schaltbild einer zweiten Ausführungsform der vorliegenden Erfindung,

Fig. 6 eine Querschnittsansicht, welche schematisch die Konfiguration (Aufbau) einer dritten Ausführungs form der vorliegenden Erfindung zeigt,

Fig. 7 ein Schaltbild einer vierten Ausführungsform der vorliegenden Erfindung, und

Fig. 8 eine Querschnittsansicht, die die Konfiguration einer in der Beschreibungseinleitung beschriebenen Technik zeigt.

Erste Ausführungsform

Fig. 1 ist eine Querschnittsansicht, welche die Konfiguration (den Aufbau) einer Halbleitervorrichtung 101 schematisch zeigt, welche die Betriebsweise eines Überspannungsschutzes und die Verbindung zwischen der Vorrichtung 101 und einem NMOS- Transistor M1 aufweist, gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Ein P-Diffusionsbasisbereich 21 ist auf einer ersten Hauptoberfläche eines N-Basisbereichs 11 (d. h. der in Fig. 1 oben angeordneten Hauptoberfläche) mit einer niedrigen Dotierstoffkonzentration gebildet. N-Diffusionsemitterbereiche 31 sind selektiv in bestimmten Schrittweiten (gleichmäßigen Ab ständen) auf einer ersten Hauptoberfläche des P- Diffusionsbasisbereiches 21 (d. h. der Hauptoberfläche abseits von der ersten Hauptoberfläche des N-Basisbereiches 11) mit Aus nahme einer übersprungenen (Schrittweite) vorgesehen.

Von der ersten Hauptoberfläche des P-Diffusionsbasisbereiches 21 bis zur Mitte des N-Basisbereiches 11 ist ein Graben (eine Rin ne) derart ausgebildet (ausgehoben), daß sie den N- Diffusionsemitterbereich 31 und den P-Diffusionsbasisbereich 21 durchdringt. Eine interne Gateelektrode (innere Gateelektrode) 71, welche mit einer Gateisolierschicht 61 bedeckt ist, ist in diesem Graben eingebettet. Die interne Gateelektrode 71 ist durch beispielsweise Polysilizium mit einer hohen Dotier stoffkonzentration gebildet. In der Nachbarschaft des Grabens, in dem die Gateelektrode 71 gebildet ist, ist ein Graben derart ausgebildet, daß er den P-Diffusionsbasisbereich 21 durchdringt, von der ersten Hauptoberfläche des P-Diffusionsbasisbereiches 21 zu der Mitte des N-Basisbereiches 11. Eine schwebende (potentialfreie) Gateelektrode 72, welche mit einer Gateisolier schicht 62 bedeckt ist, ist in diesem Graben eingebettet. Die Gateelektrode 72 ist durch beispielsweise Polysilizium mit einer hohen Dotierstoffkonzentration gebildet.

Alle internen Gateelektroden 71 sind gemeinsam mit einem Gatean schluß (Gate) verbunden, und die schwebende Gateelektrode 72 ist mit der Gateelektrode des NMOS-Transistors M1 verbunden. Eine externe Emitterelektrode 91 ist auf der ersten Hauptoberfläche des P-Diffusionsbasisbereiches 21 derart vorgesehen, daß der N- Diffusionsemitterbereich 31 und der P-Diffusionsbasisbereich 21 kurzgeschlossen sind. Mit der externen Emitterelektrode 91 sind die Source des NMOS-Transistors M1 und ein Emitteranschluß (Emitter) ebenfalls verbunden. Das Drain des NMOS-Transistors M1 ist mit einem externen Anschluß (AUS) verbunden.

Auf einer zweiten Hauptoberfläche des N-Basisbereiches 11 (der in Fig. 1 unten angeordneten Hauptoberfläche) sind ein N- Pufferbereich 4 mit einer hohen Dotierstoffkonzentration (z. B. 1×10¹⁶ bis 1×10¹⁸cm^-3), ein P-Bereich 5 mit einer höheren Dotier stoffkonzentration als diejenige des N-Pufferbereiches 4 (z. B. 1×10¹⁸ bis 1×10²⁰cm^-3) und eine externe Kollektorelektrode 10 in dieser Reihenfolge gestapelt. Ein Kollektoranschluß (Kollektor) ist mit der externen Kollektorelektrode 10 verbunden.

Mit dieser Konfiguration ist es möglich, die interne Gateelek trode 71 und die schwebende Gateelektrode 72 in demselben Her stellungsschritt zu bilden. Der Unterschied zwischen den beiden Elektroden besteht darin, daß der N-Emitterbereich 31 auf der oberen Seite des Grabens, welcher die jeweilige Elektrode ent hält, vorhanden ist oder nicht. Deshalb können zwei Typen (bzw. Arten) von Gräben auf einfache Weise erhalten werden durch Über springen eines einer Mehrzahl von N-Diffusionsemitterbereichen 31, welche in bestimmten gleichmäßigen Abständen gebildet sein sollen.

Wie von der oben genannten Konfiguration ersichtlich ist, ist die Halbleitervorrichtung 101 einer der Trench-Gate-IGBTs (bzw. Grabengate-IGBT), welcher dadurch gekennzeichnet ist, daß ein Teil der internen Gateelektroden 71 als eine schwebende Ga teelektrode 72 verwendet wird, und das Bilden des N- Diffusionsemitterbereiches 31 wird unterlassen in Bezug auf den Graben, welcher die schwebende Gateelektrode 72 umhüllt.

Die folgende Beschreibung bezieht sich auf die Fälle, in denen in der Halbleitervorrichtung 101 ein Anlegen einer Vorspannung derart vorgenommen wird, daß das Potential eines Gateanschlusses niedriger ist als dasjenige eines Emitteranschlusses, durch Ver wenden einer Gatebetriebsstromversorgung (nicht gezeigt) und ei nes geeigneten Strombegrenzungswiderstandes (nicht gezeigt). In diesem Fall ist das Potential des Kanalbereiches, welcher den Abschnitten, die zu dem die interne Gateelektrode 71 umhüllenden Graben benachbart sind, in dem P-Diffusionsbasisbereich 21 ent spricht, niedriger als dasjenige des P-Diffusionsbasisbereiches 21 mit Ausnahme des Kanalbereiches, um keine Verarmung (bzw. Sperrung) des Kanalbereiches zu verursachen. Demgemäß fließt, sogar wenn das Potential eines Kollektoranschlusses über dasje nige des Emitteranschlusses angehoben wird, kaum oder kein Strom zwischen den beiden, um in den AUS-Zustand einzutreten.

In diesem Zustand erstreckt sich, falls das Potential des Kol lektoranschlusses vergrößert wird, eine Verarmungsschicht (bzw. Sperrschicht) in den N-Basisbereich 11, um das elektrische Feld in dem Grenzbereich (bzw. Grenzfläche) zwischen dem N- Basisbereich 11 und dem N-Diffusionsbasisbereich 21 (später be zeichnet als "Übergangsgrenzbereich") zu stärken. Wenn sich das Potential des Kollektors vergrößert, erstreckt sich die Verar mungsschicht weiter (bzw. länger) und die effektive Ladung darin vergrößert das elektrische Feld des Übergangsgrenzbereiches (später bezeichnet als "elektrisches Feld des Übergangsgrenzbe reiches"). Wenn das elektrische Feld des Übergangsgrenzbereiches das kritische elektrische Feld von Silizium erreicht, wird die Stoßionisation so stark, daß der Durchbruch (bzw. Ausfall) des Graben-IGBT-Abschnittes in der Halbleitervorrichtung 101 verur sacht wird.

Zu diesem Zeitpunkt steigt das Potential der schwebenden Ga teelektrode 72 im Verhältnis zu dem elektrischen Feld des Über gangsgrenzbereiches. Dies wird unter Bezugnahme auf die Fig. 2 bis 4 beschrieben. Eine schwebende Gateelektrode 72 kann in der Nachbarschaft einer internen Gateelektrode 71 gebildet werden, wobei sie nahezu dieselbe Form aufweisen. Insbesondere besitzen in den Leistungsvorrichtungen mit Durchbruchsspannungen von un gefähr mehreren hundert bis mehreren tausend Volt das elektri sche Feld und das Potential des Trench-IGBT kleine Änderungen in der Ebene, welche senkrecht zu der Richtung der Dicke von Ele menten ist. Folglich werden eindimensionale Verteilungen des elektrischen Feldes und des Potentiales in Bezug auf die Rich tung der Dicke der Elemente im folgenden diskutiert.

Fig. 2 ist eine schematische Darstellung, falls nur die Richtung der Dicke in der Position in Betracht gezogen wird, in der eine schwebende Gateelektrode 72 vorhanden ist. Eine Gateisolier schicht 62, welche die schwebende Gateelektrode 72 umhüllt (einschließt), erscheint hier als eine Gateisolierschicht 621, welche in einer Seite der externen Emitterelektrode 91 der schwebenden Gateelektrode 72 vorhanden ist, und als eine Gate isolierschicht 622, welche in einer Seite der externen Kollek torelektrode 10 der schwebenden Gateelektrode 72 vorhanden ist. Die Dicke der Gateisolierschichten 621 und 622 werden auf T_ox1 bzw. T_ox2 gesetzt und die Dicke der schwebenden Gateelektrode 72 auf GD. Der N-Basisbereich 11 mit der Dicke von T_si ist auf der Seite der externen Kollektorelektrode 10 der Gateisolierschicht 622 vorhanden.

Fig. 3 ist ein Diagramm der Feldstärke der in Fig. 2 gezeigten Struktur. Der Abstand von einer ersten Hauptoberfläche des N- Basisbereiches 1 wird benutzt, um die horizontale Achse des Dia gramms in Fig. 3 zu bilden. Da eine schwebende Gateelektrode 72 als ein Leiter behandelt werden kann, beträgt seine Feldstärke 0. Die effektive Ladungsdichte des N-Basisbereiches 11 ist fast konstant und deshalb kann seine Feldstärke näherungsweise linear abnehmen. Da die Gateisolierschichten 621, 622 ein Isoliermate rial sind, weisen ihre Feldstärken den festen Wert von E_ox auf. Wird die dielektrische Konstante von Silizium und diejenige ei ner Siliziumoxidschicht ε_si bzw. ε_ox gesetzt, wird die Feldstärke des N-Basisbereiches 11 an den Stellen, die in Kontakt mit der Gateisolierschicht 622 stehen, d. h. der Stärke des elektrischen Feldes des Übergangsbereiches, aus der Gleichung E_sm = ε_ox . E_ox/ε_si erhalten.

Fig. 4 ist Diagramm, welches die Spannungen in der in Fig. 2 ge zeigten Struktur zeigt. Wie in Fig. 3 wird der Abstand von einer ersten Hauptoberfläche des N-Basisbereiches 1 zum Erhalten der horizontalen Achse des Diagrammes in Fig. 4 verwendet. Wenn das Potential in der ersten Hauptoberfläche des N-Basisbereiches 1 (d. h. das Potential einer externen Emitterelektrode 91) als die Referenz benutzt wird, wird das Potential einer schwebenden Ga teelektrode 72 durch die Gleichung bestimmt: Vfg = E_ox . T_ox1. Die Spannungen, welche an den N-Pufferbereich 4 und den P- Bereich 5 angelegt sind, sind klein und vernachlässigt. Die Spannung, welche zwischen einem Emitteranschluß und einem Kol lektoranschluß angelegt ist, wird aus der folgenden Gleichung erhalten:

Vd = E_sm.T_si/2+E_ox.(Tox1+T_ox2) = Vfg{(1/2).(ε_ox/ε_si).(T_si/T_ox1)+(1+α)},

wobei α = T_ox2/T_ox1 ist.

Wie oben beschrieben kann die Stärke des elektrischen Feldes des Übergangsgrenzbereiches, welche sich direkt auf Durchbruchsbe dingungen bezieht, und die Spannung, welche zwischen dem Emit teranschluß und dem Kollektoranschluß angelegt ist, mit dem Po tential der schwebenden Gateelektrode 72 überwacht werden.

Die Tatsache, daß das Potential der schwebenden Gateelektrode 72 proportional zu dem elektrischen Feld des Übergangsgrenzberei ches ist, wird auch durch eine Vorrichtungssimulation bestätigt. Auch kann die Tatsache, daß die Durchbruchsspannung des IGBT- Abschnittes abhängig von der Anwesenheit oder Abwesenheit der schwebenden Gateelektrode 72 kaum unterschiedlich ist, durch ei ne Vorrichtungssimulation bestätigt werden.

Das Potential des schwebenden Gateelektrode 72 hängt von der elektrostatischen Kapazität ab, und ihr Potential wird durch den Anschluß erfaßt, in den kein fester (bzw. stationärer) Strom fließt, wie beispielsweise die Gateelektrode einer isolierten Gateelektrode. In diesem Fall ist das Gate des NMOS-Transistors M1 mit der schwebenden Gateelektrode 72 verbunden. Um den IGBT- Abschnitt vor einer Überspannung zu schützen, ist die Gate schwellenspannung des NMOS-Transistors M1 derart angepaßt, daß er in den leitenden Zustand bei einer Spannung eintritt, die kleiner als die Spannung, an der der IGBT-Abschnitt einen Durch bruch verursacht (d. h. das elektrische Feld des Übergangsgrenz bereiches erreicht das kritische elektrische Feld).

Das Verbinden einer Treiberschaltung (Betriebsschaltung) zwi schen einem externen Anschluß und einem Gateanschluß, welche La dung zu den Gateanschluß auf der Basis des Stromes, welcher zu dem Drain des NMOS-Transistors M1 fließt, liefert, kann die Spannung des Gateanschlusses vergrößern, um zu ermöglichen, daß eine Halbleitervorrichtung 101 in einen zeitweiligen EIN-Betrieb eintritt. Hier hat ein isoliertes Gateelement (der NMOS- Transistor M1 in diesem Fall), welcher ein Gate besitzt, welches mit der schwebenden Gateelektrode 72 verbunden werden soll, vor zugsweise eine kleinere Eingangskapazität. Diese Eingangskapazi tät ist als eine Last der schwebenden Gateelektrode 72 geschal tet, und daher erforderlich, um den Einfluß der elektrostati schen Kapazität zu verringern. Es ist deshalb notwendig, die Größe des isolierten Gateelementes zu verringern. Dies verrin gert den Strom, der zwischen einem isolierten Gateelement eines Transistors und einer externen Emitterelektrode 91 fließt. Je doch kann dieser Strom beispielsweise durch eine Treiberschal tung verstärkt werden. Ihre konkrete Struktur wird in der fol genden zweiten und vierten Ausführungsform beschrieben.

Daher kann in dieser Ausführungsform der Zustand unmittelbar be vor ein Leistungstransistor zu seinem Durchbruch kommt erfaßt werden nur durch das kapazitive Koppeln der schwebenden Ga teelektrode 72, welche in der Zelle vorgesehen ist, an der der IGBT-Abschnitt gebildet wird. Insbesondere ist es aufgrund der direkten Überwachung des elektrischen Feldes der Zelle möglich, den Leistungstransistor vor dem Durchbruch in dem Zustand zu schützen, in dem Ladungsträger örtlich in einer hohen Dichte in dem N-Basisbereich 11 vorhanden sind. Zusätzlich ist, da keine Avalanchediode eingebaut ist, die Gatespannung nicht vergrößert wegen des Ausflusses von Überschußladungsträgern, was dazu führt, daß der Ausschaltbetrieb keinen Einfluß hat. In dem Fall des Betriebes in dem Zustand, in dem das Potential des Gatean schlusses des IGBT-Abschnittes niedriger ist als dasjenige eines Emitteranschlusses (d. h. der Rückwärtsvorspannungszustand), ist der Nachteil beseitigt, daß die Durchbruchsspannung niedriger gemacht ist. Es ist deshalb möglich, das erste bis dritte Pro blem der Vorrichtungen aus der Beschreibungseinleitung zu lösen, und den Durchbruch und die Zerstörung eines Leistungstransistors zu vermeiden.

Ferner ist, da eine interne Gateelektrode 71 und eine schwebende Gateelektrode 72 in einer ähnlichen Struktur erhalten werden können, nur eine leichte Änderung erforderlich für die Herstel lungsschritte von üblichen IGBTs. Zusätzlich gibt, da eine schwebende Gateelektrode 72 in einer üblichen Zelle gebildet werden kann, das durch die schwebende Gateelektrode 72 erfaßte Potential auf zufriedenstellende Weise das elektrische Feld und die Spannung zwischen den Hauptelektroden wieder. Dieses sichert eine genaue Erfassung, wenn ein Überspannungszustand anliegt.

Als eine schwebende Gateelektrode 72 kann eine interne Gateelek trode 71 verwendet werden. Das heißt, daß nur eine interne Ga teelektrode 71, welche als eine schwebende Gateelektrode 72 dient, mit dem Gate des NMOS-Transistors M1 verbunden ist, und andere interne Gateelektroden 71 sind mit einem Gateanschluß in derselben Weise wie in allgemeinen IGBTs verbunden. In diesem Fall ist der N-Diffusionsemitterbereich 31 in der Nachbarschaft der oberen Seite der internen Gateelektrode 71, welcher als die schwebende Gateelektrode 72 dient, vorhanden. Jedoch kann der Effekt der vorliegenden Erfindung nicht beeinträchtigt werden angesichts der sich auf die Fig. 2 bis 4 beziehenden Beschrei bungen, durch Modifizieren (Ändern) einer externen Emitterelek trode 91 derart, daß sie nicht mit dem N- Diffusionsemitterbereich 31 verbunden ist, alternativ durch da zwischen Anordnen eines Isolators zwischen dem N- Diffusionsemitterbereich 31 und der externen Emitterelektrode 91. Ferner können die N-Diffusionsemitterbereiche 31 an bestimm ten gleichmäßigen Abständen (Intervallen) gebildet werden, ohne die Notwendigkeit eines Überspringens. Dies erlaubt die ver stärkte Verwendung von üblichen Herstellungsschritten.

Zweite Ausführungsform

Fig. 5 ist ein Schaltbild einer zweiten Ausführungsform der vor liegenden Erfindung. Diese Ausführungsform zeigt eine Technik des Betreibens eines Leistungstransistors 100. Als ein Lei stungstransistor 100 kann die Halbleitervorrichtung 101, welche in der ersten Ausführungsform gezeigt ist, verwendet werden. In Fig. 5 ist die Figur des Leistungstransistors 100 aus prakti schen Gründen gezeichnet, und die V-förmige Darstellung ist zum Bezeichnen eines schwebenden Gates FG gezeichnet zusätzlich zu der Figur eines üblichen IGBT. Die schwebende Gateelektrode 72 der Halbleitervorrichtung 101 ist elektrisch mit dem schwebenden Gate FG verbunden.

Das Gate und die Source des NMOS-Transistors M1 sind mit dem schwebenden Gate FG beziehungsweise dem Emitteranschluß des Lei stungstransistors 100 verbunden. Das Drain des Transistors M1 ist mit dem Potentialpunkt Vcc, welcher das Potential Vcc ver mittelt, (im folgenden werden dieselben Buchstaben für einen Po tentialpunkt und das durch den Potentialpunkt vermittelte Poten tial benutzt) durch die seriell verbundenen Widerstände R1 und R2 verbunden. Der Emitter des PNP-Transistors Q1 und der Wider stand R2 sind gemeinsam mit dem Potentialpunkt Vcc verbunden, der Kollektor des Transistors Q1 ist mit dem Gateanschluß des Leistungstransistors 100 verbunden und die Basis des Transistors Q1 ist mit dem Drain des NMOS-Transistors M1 durch den Wider stand R1 verbunden.

Ein Gatetreiber 20 weist den Ausgangsanschluß auf, welcher mit dem Gateanschluß des Leistungstransistors 100 durch einen Ga tetreiberwiderstand Rg verbunden ist, und wird betrieben, wenn zwei Potentialpunkte Vcc, Vee verbunden sind. Das Potential Vee ist niedriger als das Potential Vcc. Der Gatetreiber 20 weist beispielsweise die komplementäre Ausgabestufe auf, und verur sacht, daß der Strom zu dem Ausgabeende des Gatetreibers 20 fließt, auf der Basis des Signales, welches in seinen Eingabean schluß in eingegeben wird.

Die in Fig. 5 gezeigte Schaltung arbeitet wie folgt. Wenn ein Leistungstransistor 100 nicht in einem Überspannungszustand ist, ist das Potential eines schwebenden Gates FG niedrig. Deshalb befindet sich der NMOS-Transistor M1 im AUS-Zustand und sein Drain-Strom fließt nicht, so daß der PNP-Transistor Q1 ebenfalls im AUS-Zustand ist. Als eine Folge erhält der Leistungstransi stor 100 die Steuerung des EIN- oder AUS-Zustands gemäß der Aus gabe eines Gatetreibers 20, welche an den Gateanschluß des Lei stungstransistors 100 durch einen Gatetreiberwiderstand Rg ange legt ist.

Mit Vergrößern der Spannung, welche zwischen dem Kollektoran schluß und dem Emitteranschluß des Leistungstransistors 100 an gelegt ist, vergrößert sich das Potential des schwebenden Gates FG. Wie in der ersten Ausführungsform beschrieben tritt, wenn der Gateschwellenwert des NMOS-Transistors M1 richtig gesetzt ist, der PNP-Transistor Q1 in den EIN-Zustand ein, bevor die Durchbruchsspannung erreicht wird. Dann fließt ein Basisstrom von dem PNP-Transistor Q1 durch den Widerstand R1, so daß der NMOS-Transistor N1 in dem EIN-Zustand eintritt. Wenn der Lei stungstransistor 100 sich in dem AUS-Zustand oder in dem Verlauf des Ausschaltbetriebes befindet, ist die Ausgabe des Gatetrei bers 20 niedriger gesetzt als das Potential des Emitteranschlus ses des Leistungstransistors 100. Der Strom fließt jedoch in den Gatetreiber 20 von dem Potentialpunkt Vcc durch den PNP- Transistor Q1 und den Gatetreiberwiderstand Rg, so daß eine Spannung über dem Gatetreiberwiderstand Rg abfällt, um das Po tential des Gateanschlusses des Leistungstransistors 100 zu ver größern. Als eine Folge wird der Leistungstransistor 100 einge schaltet und arbeitet dann, um eine Vergrößerung in dem Potenti al des Kollektoranschlusses zu verhindern. Das heißt, daß der Konstantstrom-Klemmschaltungsbetrieb aufgrund einer analogen Rückkopplung ausgeführt wird. Es ist deshalb möglich, den Durch bruch des Leistungstransistors 100 wegen einer angelegten Über spannung zu verhindern.

Falls er fähig ist, den Strom von dem PNP-Transistor Q1 durch den Gatetreiberwiderstand Rg zu ziehen, kann die komplementäre Ausgabestufe von der Struktur des Gatetreibers 20 weggelassen werden.

Dritte Ausführungsform

Fig. 6 ist eine Schnittansicht, welche schematisch die Konfigu ration einer Halbleitervorrichtung 102 mit der Betriebsweise des Überspannungsschutzes und die Verbindung zwischen der Vorrich tung 102 und dem NMOS-Transistor M1 zeigt. P- Diffusionsbasisbereiche 2 sind selektiv in bestimmten Schritt weiten (gleichmäßigen Abständen) auf einer ersten Hauptoberflä che (der Hauptoberfläche, welche in Fig. 6 oben angeordnet ist) eines N-Basisbereiches 1 mit einer niedrigen Dotierstoffkonzen tration gebildet. N-Diffusionsemitterbereiche 3 mit einer hohen Dotierstoffkonzentration, welche auf der ersten Hauptoberfläche selektiv gebildet sind, sind in dem P-Diffusionsbasisbereich 2 vorgesehen.

In dem P-Diffusionsbasisbereich 2 ist der Kanalbereich, welcher zwischen dem N-Basisbereich 1 und dem N-Diffusionsemitterbereich 3 nach Sandwichart eingeschlossen ist und auch zur ersten Hauptoberfläche hin freigelegt ist, mit beispielsweise einer Ga teoxidschicht 6, welche durch eine Siliziumoxidschicht gebildet ist, bedeckt. Interne Gateelektroden 7, welche durch beispiels weise Polysilizium mit einer hohen Dotierstoffkonzentration ge bildet sind, liegen dem Kanalbereich durch die Gateoxidschicht 6 getrennt gegenüber. Alle internen Gateelektroden 7 sind gemein sam mit einem Gateanschluß (Gate) verbunden. Der N- Diffusionsemitterbereich 3 und der P-Diffusionsbasisbereich 2 mit Ausnahme des Kanalbereiches sind mit einem Emitteranschluß (Emitter) durch eine externe Emitterelektrode 92 auf der ersten Hauptoberfläche verbunden.

Auf einer zweiten Hauptoberfläche des N-Basisbereiches 1 (d. h. der Hauptoberfläche, welche in Fig. 6 unten angeordnet ist) sind ein N-Pufferbereich 4, ein P-Bereich 5 und eine externe Kollek torelektrode 10 in dieser Reihenfolge in derselben Art wie in der ersten Ausführungsform gestapelt. Ein Kollektoranschluß (Kollektor) ist mit der externen Kollektorelektrode 10 verbun den.

Die oben genannte Konfiguration (der oben genannte Aufbau) zeigt den sogenannten IGBT des planaren Typs, obwohl die Konfiguration auch in dem in der Beschreibungseinleitung beschriebenen N- Kanal-IGBT 200 vorgesehen ist, und das charakteristische Merkmal der Halbleitervorrichtung 102 besteht darin, daß eine schwebende Gateelektrode 73 hinzugefügt ist. Die schwebende Gateelektrode 73 liegt durch die Gateoxidschicht 63 getrennt der ersten Hauptoberfläche gegenüber, auf welcher kein P- Diffusionsbasisbereich 2 in dem N-Basisbereich 1 gebildet ist. Die schwebende Gateelektrode 73 ist mit der Gateelektrode des NMOS-Transistors M1 verbunden.

Die Source des NMOS-Transistors M1 und ein Emitteranschluß sind auch mit einer Emitterelektrode 92 verbunden. Das Drain des NMOS-Transistors M1 ist mit einem externen Anschluß (Aus) ver bunden.

Wie in Fig. 6 gezeigt ist, besitzt eine interne Gateelektrode 7 auch Abschnitte, welche der ersten Hauptoberfläche gegenüberlie gen, auf der kein P-Diffusionsbasisbereich 2 gebildet ist. An ders als die interne Gateelektrode 7 weist die schwebende Ga teelektrode 73 nicht den Bereich auf, welcher dem P- Diffusionsbasisbereich 2 gegenüberliegt, welcher zwischen dem N- Diffusionsemitterbereich 3 und dem N-Basisbereich 1 auf der er sten Hauptoberfläche nach Sandwichart eingeschlossen ist. Ande rerseits kann, wie in Fig. 6 gezeigt ist, eine interne Gateelek trode 74, welche der Gateoxidschicht 63 gegenüberliegt, in dem P-Diffusionsbasisbereich 2, welcher zwischen dem N- Diffusionsemitterbereich 3 und dem N-Basisbereich 1 nach Sand wichart eingeschlossen ist, derart vorgesehen sein, daß die in terne Gateelektrode 74 mit der internen Gateelektrode 7 verbun den ist.

Da die schwebende Gateelektrode 73 und die internen Gateelektro den 7, 74 die beschriebenen Strukturen aufweisen, können sie auf einfache Weise in demselben Herstellungsschritt gebildet werden. Wie in der ersten Ausführungsform ist nur eine leichte Änderung für die Herstellungsschritte von üblichen IGBTs erforderlich. Auch spiegeln, da die schwebende Gateelektrode 73 in einer übli chen Zelle gebildet werden kann, die Potentiale, welche durch die schwebende Gateelektrode 73 erfaßt ist, auf zufriedenstel lende Weise das elektrische Feld und die Spannung zwischen den Hauptelektroden wieder. Dies sichert eine genaue Erfassung, wenn ein Überspannungszustand vorliegt.

Als eine schwebende Gateelektrode 73 kann eine interne Gateelek trode 7 verwendet werden. Das heißt, das nur eine interne Ga teelektrode 7, welche als eine schwebende Gateelektrode 73 dient, mit dem Gate des NMOS-Transistors M1 verbunden ist, und andere interne Gateelektrode 7 mit einem Gateanschluß in dersel ben Weise wie in allgemeinen IGBTs verbunden sind. In diesem Fall liegt der N-Diffusionsemitterbereich 3 unterhalb der inter nen Gateelektrode 7, welche als eine schwebende Gateelektrode 73 dient. Jedoch kann der Effekt der vorliegenden Erfindung nicht beeinträchtigt werden angesichts der Beschreibungen, welche sich auf die Fig. 2 bis 4 beziehen, durch Modifizieren einer externen Emitterelektrode 92 derart, daß sie nicht mit dem N- Diffusionsemitterbereich 3 verbunden ist, alternativ durch da zwischen Anordnen eines Isolators zwischen N- Diffusionsemitterbereich 3 und der externen Emitterelektrode 92. Ferner besteht keine Notwendigkeit, die interne Gateelektrode 74 und die schwebende Gateelektrode 73, die in Fig. 6 gezeigt sind, zu teilen. Dies erlaubt die verstärkte Verwendung von üblichen Herstellungsschritten.

Im Vergleich zu dem Aspekt, welcher in der ersten Ausführungs form beschrieben ist, erfordert die dritte Ausführungsform kei nen Prozeß des Bildens von Gräben, welcher komplizierte Ätz- und Schichtbildungsschritte beinhaltet, was es ermöglicht, Kosten zu senken. Jedoch wird darauf hingewiesen, daß die in der ersten Ausführungsform gezeigte Technik sich auf das Gate des Graben- Typs bezieht, und deshalb ist die Durchführung des Kompromisses zwischen der Spannung des eingeschalteten Zustands (oder Sätti gungsspannung) und dem Schaltverlust ausgezeichnet.

Es ist natürlich möglich, die Halbleitervorrichtung 102 der dritten Ausführungsform als den Leistungstransistor 100 der zweiten Ausführungsform zu verwenden. In diesem Fall ist die schwebende Gateelektrode 73 mit dem schwebenden Gate FG elek trisch verbunden.

Vierte Ausführungsform

Fig. 7 ist ein Schaltbild einer vierten Ausführungsform der vor liegenden Erfindung. Diese Ausführungsform zeigt eine Technik zum Betreiben eines Leistungstransistors 100. Als ein Lei stungstransistor 100 können die Halbleitervorrichtungen 101, 102 der ersten oder der dritten Ausführungsform verwendet werden. Das Gate und die Source des NMOS-Transistors M1 sind mit einem schwebenden Gate FG bzw. dem Emitteranschluß des Leistungstran sistors 100 verbunden. Das Drain des NMOS-Transistors M1 ist mit der Basis eines NPN-Transistors Q2 durch einen Widerstand R1 verbunden. Der Ausgangsanschluß eines Gatetreibers 20 ist mit der Anode einer Diode D1 verbunden und die Kathode der Diode D1 ist mit dem Gateanschluß des Leistungstransistors 100 durch ei nen Gatetreiberwiderstand Rg verbunden. Der Emitter des NPN- Transistors Q2 ist mit der Anode einer Diode D2 verbunden, und die Kathode der Diode D2 ist mit der Anode der Diode D1 verbun den. Ein Widerstand R3 ist zwischen dem Emitter und dem Basis des NPN-Transistors Q2 geschaltet. Die Basis und der Kollektor des NPN-Transistors Q2 sind mit dem Gateanschluß des Lei stungstransistors 100 durch die Widerstände R2 bzw. R4 verbun den.

Die in Fig. 7 gezeigte Schaltung ist darin effektiv, daß der Überspannungsdurchbruch vermieden wird, welche durch die Spit zenspannung aufgrund der parasitären Induktivität von Leitungen verursacht werden, wenn der Ausschaltbetrieb auftritt, eher als darin, vor der Überspannung aufgrund der Schwankungen der Strom versorgungsspannung zu schützen.

Um einen Leistungstransistor 100 zum Eintreten in den EIN- Betrieb zu betreiben, wird das Potential des Ausgabeanschlusses eines Gatetreibers 20 um ungefähr 15V höher gesetzt als dasjeni ge des Emitteranschlusses des Leistungstransistors 100, so daß eine Diode D1 die Vorwärtsvorspannung empfängt, um in den lei tenden Zustand einzutreten. Zu diesem Zeitpunkt empfängt eine Diode D2 die Rückwärtsvorspannung und tritt nicht in den leiten den Zustand ein, so daß der Transistor Q2 nicht in den Betrieb des Leistungstransistors 100 eingreift. Außerdem greift der NMOS-Transistor M1, da das Potential eines schwebenden Gates FG nicht ansteigt, nicht in den Betrieb des Leistungstransistors 100 ein. Als eine Folge wird der Strom an den Gateanschluß des Leistungstransistors 100 durch einen Gatetreiberwiderstand Rg (d. h. die Eingabekapazität des Leistungstransistors 100 wird aufgeladen) geliefert, und das Potential des Gateanschlusses vergrößert sich derart, daß der Leistungstransistor 100 einge schaltet wird.

Um den Leistungstransistor 100 zum Eintreten in den AUS-Zustand anzutreiben, wird das Potential des Ausgabeanschlusses des Ga tetreibers 20 auf einen Wert gesetzt, der niedriger ist als das Potential des Emitteranschlusses des Leistungstransistors 100. Deshalb empfängt die Diode D1 die Rückwärtsvorspannung und der Gatetreiberwiderstand Rg greift nicht in den Betrieb des Lei stungstransistors 100 ein. Andererseits empfängt die Diode D2 die Vorwärtsvorspannung, und ein Teil der Ladung, welche in den Gateanschluß des Leistungstransistors 100 geladen wurde, fließt in die Basis des NPN-Transistors Q2 durch den Widerstand R2. Dieser Ladungsfluß (d. h. Strom) wird durch den NPN-Transistor Q2 verstärkt, und deshalb fließt die Ladung von dem Gateanschluß des Leistungstransistors 100 in den Ausgabeanschluß des Ga tetreibers 20 durch einen Widerstand R4 zwischen dem Kollektor und dem Emitter des NPN-Transistors Q2 und der Diode D2. Dies verringert das Potential des Gateanschlusses des Leistungstran sistors 200, was zu seinem Ausschalten führt.

In dem Ausschaltbetrieb wird das Potential des Kollektoran schlusses des Leistungstransistors 100 größer und der zu dem Kollektoranschluß fließende Strom nimmt ab. Jedoch führt die in duzierte Spannung in einigen Fällen dazu, daß die Induktanz auf Leitungen parasitär wirkt, und eine Spannung, welche größer ist als die Stromversorgungsspannung, wird an den Leistungstransi stor 100 angelegt. In einem derartigen Fall ist das Potential eines schwebenden Gates FG niedrig, falls kein Überspannungszu stand auftritt, und deshalb befindet sich der NMOS-Transistor M1 im AUS-Zustand und es fließt kein Drainstrom. Als eine Folge wird die in dem Gateanschluß des Leistungstransistors 100 ge speicherte Ladung durch den NPN-Transistor Q2 und den Widerstand R4 entladen, so daß der Übergang zum AUS-Zustand vervollständigt wird. In diesem Fall kann aufgrund der Verstärkung durch den NPN-Transistor Q2 der von dem Gateanschluß des Leistungstransi stors 100 erhaltene Strom durch den Widerstand R4 größer gesetzt sein. Dies erlaubt einen schnellen Übergang zum AUS-Zustand.

In den Fällen, in denen ein Überspannungszustand in dem Verlauf des Ausschaltbetriebes verursacht wird, steigt jedoch das Poten tial des schwebenden Gates FG des Leistungstransistors 100 an und der NMOS-Transistor tritt in den EIN-Zustand ein. Dann wird der Basisstrom des NPN-Transistors Q2 durch den Widerstand Rl umgeleitet, und der NPN-Transistor tritt in den AUS-Zustand ein. Demgemäß ist der Strom von dem Gateanschluß des Leistungstransi stors 100 durch die Widerstände R1, R2 begrenzt. Die Widerstände R1 und R2, welche den Betriebsvorspannungspunkt des NPN- Transistors Q2 bestimmen, werden normalerweise auf einen großen Wert gesetzt, und deshalb wird der Strom, welcher zu diesen Wi derständen fließt, unterdrückt.

In dem oben genannten Phänomen wird die Sinkgeschwindigkeit des Potentials des Gateanschlusses des Leistungstransistors 100 niedrig (langsam), und die Verringerungsrate des Stromes, wel cher zu seinem Kollektoranschluß fließt, wird niedriger gemacht. Deshalb wird, sogar falls eine parasitäre Induktivität vorhanden ist, die induzierte Spannung klein. Deshalb wird das Potential des Kollektoranschlusses des Leistungstransistors 100 niedriger gemacht, was verhindert, daß der Überspannungszustand schlimmer wird. Dies bedeutet, daß die konstante Spannungsklemmschaltung durch eine analoge Rückkopplung ausgeführt wird.

In dieser Ausführungsform wird der Leistungstransistor 100 in dem Zustand betrieben, in dem sein Gateanschlußpotential nicht niedriger gemacht wird als sein Emitteranschlußpotential. Im Vergleich zu der in der zweiten Ausführungsform gezeigten Tech nik wird der Schutz vor der Überspannung erreicht, ohne daß die Stromversorgung für den EIN-Betrieb (d. h. der Potentialpunkt Vcc ist mit dem Emitter des PNP-Transistors Q1 verbunden) erforder lich ist. Demgemäß ist es möglich, ein Halbleiterelement wie ei nen offensichtlich einzelnen IGBT 300 zu erhalten durch Einbauen des NPN-Transistors Q2, der Dioden D1, D2, der Widerstände R1 bis R4 und des NMOS-Transistors Ml zusammen mit einem Lei stungstransistor 100.

Andere Modifikationen

Obwohl die oben genannten Ausführungsformen sich auf die N- Kanal-IGBTs beziehen, ist die vorliegende Erfindung auf P-Kanal- IGBTs anwendbar. Eine ähnliche Anwendung ist auch bei den Halb leitervorrichtungen möglich, welche den Strom abschalten können, welcher zu ihnen fließt, durch die Steuerung ihrer eigenen iso lierten Gates, z. B. MOSFETs, ESTs (Emitter Switched Thyristors, Emitter geschaltete Thyristoren). Zusätzlich können die in der zweiten und vierten Ausführungsform gezeigten Elemente, d. h. das Element mit dem isolierten Gate zum Erfassen der Überspannung und der Transistor, die Dioden und die Widerstände, welche die Rückkopplungsschaltung bilden, dadurch kombiniert werden, daß sie auf einem getrennten Substrat abseits von dem Leistungstran sistor befestigt und zusammengeschaltet werden. Es ist natürlich möglich, diese Elemente und den Leistungstransistor auf einem einzigen Chip durch Verwenden eines Übergangstrennungs- oder dielektrischen Trennungsverfahrens einzubauen.

Claims

1. Halbleitervorrichtung mit isoliertem Gate mit einem Halbleitersubstrat (1, 11, 4, 5),
einer ersten und einer zweiten Stromelektrode (91, 10, 92), wel che das Halbleitersubstrat (1, 11, 4, 5) nach Sandwichart ein schließen,
einem Potentialerfassungsgate (72, 73) in einem schwebenden Zu stand zum Erfassen eines Überwachungspotentials, das von einer Potentialdifferenz zwischen der ersten und der zweiten Strome lektrode (91, 10) abhängt, und
einem Treibergate (7, 71), welches von der ersten und der zwei ten Stromelektrode (91, 10, 92) isoliert ist, zum Betreiben der ersten und der zweiten Stromelektrode (91, 10, 92) zum Eintreten in einen leitenden Zustand, wenn das Überwachungspotential einen bestimmten Pegel überschreitet.

2. Halbleitervorrichtung mit isoliertem Gate nach Anspruch 1, bei der das Treibergate (71) und das Potentialerfassungsgate (72) in einem ersten bzw. einem zweiten Graben (61, 62) vorgese hen sind, und sich jeweils in einer Richtung der Dicke des Halb leitersubstrats (11, 4, 5) erstrecken.

3. Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 1 oder 2, bei dem das Halbleitersubstrat (11, 4, 5) einen ersten Bereich (21) eines ersten Leitungstyps und einen zweiten Bereich (11, 4) eines zweiten Leitungstyps, welcher nä her zu der zweiten Stromelektrode (10) angeordnet ist als der erste Bereich (21), aufweist und der erste und der zweite Graben (61, 62) den zweiten Bereich (11, 4) durch den ersten Bereich (21) erreicht.

4. Halbleitervorrichtung mit isoliertem Gate nach Anspruch 3 mit einem Dotierstoffbereich (31) des zweiten Leitungstyps ab seits von dem zweiten Bereich (11, 4) in dem ersten Bereich (21) um den ersten Graben (61) herum.

5. Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 3 bis 4, in dem der zweite Bereich (11, 4) eine höhere Dotierstoffkonzentration in der Seite der zweiten Stromelektrode hat als in der Seite der ersten Stromelektrode.

6. Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 1 bis 5, bei der das Treibergate (7) und das Potentia lerfassungsgate (73) durch Isolierschichten (6, 63) einer Hauptoberfläche einer Seite des Halbleitersubstrats (1, 4, 5) gegenüberliegen, auf welchem die erste Stromelektrode (92) vor gesehen ist.

7. Halbleitervorrichtung mit isoliertem Gate nach Anspruch 1 oder 6, bei dem das Halbleitersubstrat
einen ersten Bereich (1) eines ersten Leitungstyps, welcher die Hauptoberfläche aufweist,
einen zweiten Bereich (2) eines zweiten Leitungstyps, welcher in dem ersten Bereich (1) selektiv gebildet ist, welcher zur Hauptoberfläche freigelegt ist, und
einen dritten Bereich (3) des ersten Leitungstyps, welcher in dem zweiten Bereich (2) selektiv gebildet ist, welcher zu der Hauptoberfläche freigelegt ist,
wobei das Treibergate (7) dem zweiten Bereich (2) gegenüber liegt, welcher zwischen dem ersten und dem dritten Bereich (1, 3) auf der Hauptoberfläche nach Sandwichart eingeschlossen ist, aufweist.

8. Halbleitervorrichtung mit isoliertem Gate nach Anspruch 7, bei der das Potentialerfassungsgate (73) nur dem ersten Bereich (1) gegenüberliegt.

9. Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 1 bis 8, mit
einem Transistor (M1) mit isoliertem Gate mit einer Steuerelek trode, mit der das Potentialerfassungsgate (72) verbunden ist, und einer ersten und einer zweiten Stromelektrode, welche von der Steuerelektrode isoliert sind, und
einer Treiberschaltung (R1, R2, Rg, Q1, R1 bis R4, Rg, Q2, D1, D2) zum Ausführen eines Ladens/Entladens des Treibergates (71), auf der Basis eines Stromes, welcher zu der zweiten Stromelek trode des Transistors (M1) mit isoliertem Gate fließt, wobei
die erste Stromelektrode des Transistors (M1) mit isoliertem Ga te mit der ersten Stromelektrode (91) der Halbleitervorrichtung mit isoliertem Gate verbunden ist, und
der Transistor (M1) mit isoliertem Gate in einen leitenden Zu stand eintritt, wenn das Überwachungspotential den bestimmten Pegel überschreitet.

10. Halbleitervorrichtung mit isoliertem Gate nach Anspruch 9 bei der die Treiberschaltung (R1, R2, Rg, Q1; R1 bis 4, Rg, Q2, D1, D2) einen Strom verstärkt und ausgibt, welcher zu der zwei ten Stromelektrode des Transistors (M1) mit isoliertem Gate fließt, wobei das Treibergate (71) geladen wird.

11. Halbleitervorrichtung mit isoliertem Gate nach Anspruch 9 oder 10, bei der die Treiberschaltung (R1, R2, Rg, Q1; R1 bis R4, Rg, Q2, D1, D2)
einen ersten Potentialpunkt (Vcc) zum Ausgeben eines ersten Po tentials,
einen Bipolartransistor (Q1), welcher einen Emitter, der mit dem ersten Potentialpunkt (Vcc) verbunden ist, einen Kollektor, der mit dem Treibergate (71) verbunden ist, und eine Basis aufweist, einen ersten Widerstand (R1), welcher zwischen der zweiten Stro melektrode des Transistors (M1) mit isoliertem Gate und der Ba sis des Bipolartransistors (Q1) verbunden ist,
einem zweiten Widerstand (R2), welcher zwischen dem ersten Po tentialpunkt (Vcc) und der Basis des Bipolartransistors (Q1) verbunden ist, und
einen zweiten Potentialpunkt (Vee) zum Ausgeben eines zweiten Potentials, welcher mit dem Kollektor des Bipolartransistors (Q1) verbunden ist,
aufweist.

12. Halbleitervorrichtung mit isoliertem Gate nach Anspruch 11, bei der die Treiberschaltung (R1, R2, Rg, Q1; R1 bis R4, Rg, Q2, D1, D2) ferner einen dritten Widerstand (Rg) aufweist, wel cher zwischen dem zweiten Potentialpunkt (Vee) und dem Kollektor des Bipolartransistors (Q1) verbunden ist.

13. Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 9 bis 12, bei der die Treiberschaltung (R1, R2, Rg, Q1; R1 bis R4, Rg, Q2, D1, D2)
einen Bipolartransistor (Q2) mit einem Emitter, einem Kollektor, welcher mit dem Treibergate (71) verbunden ist, und eine Basis, welche mit der zweiten Stromelektrode des Transistors (M1) mit isoliertem Gate verbunden ist,
einen ersten Widerstand (R3), welcher zwischen dem Emitter und der Basis des Bipolartransistors (Q2) verbunden ist, und
einen zweiten Widerstand (R2), welcher zwischen der Basis des Bipolartransistors (Q2) und dem Treibergate (71) der Halbleiter vorrichtung mit isoliertem Gate verbunden ist,
aufweist.

14. Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 11 bis 13, bei der die Treiberschaltung (R1, R2, Rg, Q1; R1 bis R4, Rg, Q2, D1, D2) ferner einen dritten Widerstand (R1), welcher zwischen der Basis des Bipolartransistors (Q2) und der zweiten Stromelektrode des Transistors (M1) mit isoliertem Gate verbunden ist, aufweist.

15. Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 11 bis 14, bei der die Treiberschaltung (R1, R2, Rg, Q1; R1 bis R4, Rg, Q2, D1, D2) ferner einen vierten Widerstand (R4) aufweist, welcher zwischen dem Kollektor des Bipolartransi stors (Q2) und dem Treibergate (71) verbunden ist.

16. Halbleitervorrichtung mit isoliertem Gate nach einem der Ansprüche 11 bis 15, bei der die Treiberschaltung (R1, R2, Rg, Q1; R1 bis R4, Rg, Q2, D1, D2) ferner
einen festen Potentialpunkt (Vcc), und
eine erste Diode (D2) mit einer ersten Elektrode, welche mit dem Emitter des Bipolartransistors (Q2) verbunden ist, und eine zweiten Elektrode, welcher mit dem festen Potentialpunkt (Vcc) verbunden ist,
aufweist.

17. Halbleitervorrichtung mit isoliertem Gate nach Anspruch 16, bei der die Treiberschaltung (R1, R2, Rg, Q1; R1 bis R4, Rg, Q2, D1, D2) ferner eine zweite Diode (D1) mit einer ersten Elek trode, welche dieselbe Polarität wie die erste Elektrode der er sten Diode (D2) aufweist, und einer zweiten Elektrode, welche mit dem Treibergate (71) verbunden ist, aufweist.

18. Halbleitervorrichtung mit isoliertem Gate nach Anspruch 17, wobei die Treiberschaltung (R1, R2, Rg, Q1; R1 bis R4, Rg, Q2, D1, D2) ferner einen fünften Widerstand (Rg) aufweist, wel cher zwischen der zweiten Elektrode der zweiten Diode (D2) und dem Treibergate (71) angeordnet ist