DE19807052A1 - Testchipschaltung für die On-Chip-Zeitcharakterisierung - Google Patents

Description

Diese Anmeldung bezieht sich im allgemeinen auf das Testen von Eigenschaften von integrierten Schaltungen und insbeson­ dere auf das Erhalten von Leistungsdaten, um die Entwurfs­ modelle zu bestätigen.

Vertreiber oder Chiphersteller liefern die Informationen, die für die Zeitverifikation in Simulationsmodellen von Chipentwürfen verwendet werden. Die unterschiedlichen Ver­ treiber haben jedoch eine breite Vielzahl in der Qualität und der Quantität tatsächlicher Spannen, die sie in die Modelle eingebaut haben, die sie liefern. Verkäufer können dem Wesen nach konservativ sein und nur Modelle verwenden, die im großen und ganzen auf der gegenwärtigen Produktion basieren. Andererseits können Verkäufer aggressiver sein und Modelle verwenden, die auf Projektionen basieren, und zwar darüber, was in ihrer Erwartung ihr Produktionsprozeß lie­ fert, wenn der vorgeschlagene Entwurf ein Produktionsvolumen erreichen wird. Somit können die Verkäufer Modelle liefern, die sehr stark im Vergleich zu dem tatsächlichen Entwurf va­ riieren.

Im Fall des konservativen Verkäufers wird eine große Spanne vorhanden sein. In der Tat kann die Spanne so groß sein, daß ein überkonservativer Entwurf vorhanden ist, der in einem glanzlosen Verhalten resultiert, da die Fähigkeiten der ge­ genwärtigen Technologie nicht voll und ganz ausgenützt wor­ den sind. Dies führt natürlich zu einer schlechten Darstel­ lung im Markt im Vergleich zu Wettbewerbern. Im Fall des aggressiven Verkäufers dagegen wird eine geringe Spanne exi­ stieren. Wenn eine zu geringe Spanne existiert, besteht das Risiko, nicht mehr in der Lage zu sein, die simulierte oder vorhergesagte Leistung des produzierten Elements zu errei­ chen.

Aufgrund dieses Unterschieds der Einstellung und des Verhal­ tens unterschiedlicher Verkäufer beim Liefern der Entwurfs­ modelle ist es sehr wertvoll, in der Lage zu sein, das tat­ sächliche Verhalten mittels eines Testgehäuses zu überprü­ fen, und somit zu bestimmen, welches Verhalten und welche Einstellung der Verkäufer verwendet.

Folglich steht ein Systementwickler in einem Dilemma bezüg­ lich der Modelle, die in der tatsächlichen Entwurfssimula­ tion verwendet werden, wobei dieses Dilemma oft dadurch ge­ löst wird, daß Entwickler ihre eigenen Modelle schaffen. Die Entwickler werden oft versuchen, ihre eigenen Modelle abzu­ leiten, und entweder einen zusätzlichen Koservatismus oder Spannen einzubauen, wenn sie glauben, daß der Verkäufer nicht konservativ genug ist, oder sie werden tatsächlich aggressiver sein als das, was der Verkäufer behauptet, das möglich ist, um die zu große Spanne des Verkäufers etwas zu lindern und somit einen besseren Entwurf für den Markt zu realisieren.

Dies wird oft versucht, jedoch mit einer großen Gefahr, da, es sei denn, daß der Entwickler selbst eine genaue Beurtei­ lung der Spanne des Verkäufers vornimmt, das System entweder nicht funktionieren wird oder unter Leistung fährt. Die mei­ sten Entwickler zögern, diese Beurteilung durchzuführen, da dies bedeutet, daß sie auf Modellen bauen und Modelle schaf­ fen, die nicht direkt vom Verkäufer geliefert wurden.

Dieser Beurteilungstyp wurde traditionell mittels Testgehäu­ sen oder Testchips durchgeführt, welche Signalwege durch das Element hatten, wobei eine Simulation durchgeführt wurde und Messungen genommen wurden. Die Entwickler haben versucht, die Simulation und die Messungen miteinander zu korrelieren, um zu bestätigen, daß das modellierte Verhalten mit dem ge­ messenen Verhalten übereinstimmt. Dies ist typischerweise nicht ausreichend, da das Testen sehr oft auf eine sehr kleine Probe begrenzt ist, und da es folglich schwierig ist, statistisch gültige Daten zu sammeln. Ferner ist das Testen ebenfalls ungenau, da die typischen Messungen große Mengen einer Eingabe/Ausgabe- (I/O-) Verzögerung und/oder Taktver­ teilungsverzögerung umfassen werden, wobei beide genannten Verzögerungen zu einem allgemeinen Meßfehler der tatsächli­ chen Auf-Chip-Verzögerung beitragen werden. Die tatsächli­ chen Auf-Chip-Gatterverzögerungen liegen typischerweise in einem Bereich von 100 bis 200 Picosekunden oder kleiner, und sie werden nicht durch die Fehler und die Unsicherheit ver­ deckt, die in die Messung von der I/O-, der Taktverteilungs­ verzögerung und der Meßtechnik, die verwendet wird, einge­ führt werden.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein Konzept zu schaffen, das es erlaubt, Simulationsdaten zu be­ urteilen.

Diese Aufgabe wird durch ein System gemäß Anspruch 1 sowie durch ein Verfahren gemäß Anspruch 11 gelöst.

Weitere Ziele, Merkmale und technische Vorteile werden durch ein System und ein Verfahren erreicht, bei dem ein Entwick­ ler Modelle verwenden kann, die von einem Verkäufer in einer Simulation geliefert werden, um die Zeitsteuerung von inte­ grierten Hochleistungsschaltungen zu bestätigen. Die Erfin­ dung erlaubt es einem Entwickler, eine Testschaltung mit der notwendigen Genauigkeit tatsächlich zu messen, um in der La­ ge zu sein festzustellen, wie konservativ die Entwurfsregeln des Verkäufers sind, damit er dementsprechend die Entwurfs­ spannen einstellen kann.

Gemäß der vorliegenden Erfindung wird eine streng gesteuerte Testschaltung verwendet, die einen minimalen Meßfehler auf­ grund von Unterschieden aufweist, die in einem On-Chip-Lay­ out oder von einer Taktverschiebung existieren könnten, und dieselbe beseitigt die Möglichkeit, daß eine Verschiebung oder ein Fehler durch I/O-Anordnungen eingeführt werden.

Diese Schaltung erlaubt es dem Entwickler, eine Vergleichs­ messung zwischen zwei unterschiedlichen Wegen durchzuführen. Diese Wege sind so aufgebaut, daß jeder eingeführte Fehler minimal ist, da dasselbe Layout auf dem Chip mit nur sehr geringen Unterschieden zwischen den zwei Wegen verwendet wird. Dies erlaubt eine genaue Vergleichsmessung des Verhal­ tens dieser zwei Wege, derart, daß vom Standpunkt des Mes­ sens aus der Entwickler in der Lage ist, ein Delta oder eine Differenz zwischen dem Verhalten der zwei Wege zu erzeugen. Dies erlaubt es dem Entwickler, die Differenz dieser zwei Fälle mit einer außerordentlich niedrigen Fehlerrate zu ver­ gleichen. Die vorliegende Erfindung erlaubt es dem Entwick­ ler, viele Vergleiche für Fälle speziellen Interesses durch­ zuführen, wobei beispielsweise Fälle mit schwereren oder leichteren Lasten herausgenommen werden können und sehr di­ rekt mit wenig Fehler verglichen werden können.

Die Erfindung verwendet ein Übergangssignal, das ein stei­ gender oder ein fallender Übergang ist, welcher auf den zu messenden Weg geschickt wird und dann in einem Register an dem anderen Ende des Wegs erfaßt wird. Ein variierender Takt wird verwendet, um genau die Wegzeit zu bestimmen. Der Ent­ wickler kann dann einen MUX-Auswahlschalter umlegen, um den gemessenen Weg von dem Weg A zu dem Weg B umzuschalten, und um den anderen Weg unter Verwendung genau desselben Regi­ sters zum Losschicken und unter Verwendung genau desselben Registers zum Empfangen zu messen, und zwar mit genau den gleichen geringen Taktverschiebungsumständen.

Das Rücksignal, das in dem Empfangsregister zwischengespei­ chert ist, kann entweder über eine Abtastung oder über einen externen Anschlußstift gelesen werden. Somit ist die ganze Messung auf dem Chip vorhanden und benötigt keine I/O-Anord­ nung für den Weg, der tatsächlich gemessen wird. Die Zeitge­ bung wird nur durch den Takt gesteuert, und das sendende und das empfangende Register sind physisch sehr nahe aneinander angeordnet auf dem Chip plaziert, und ebenfalls auf demsel­ ben Endblatt des Taktbaums, derart, daß eine sehr geringe Verschiebung bezüglich des Takts der zwei Register vorhanden ist. Dies resultiert in einer sehr kleinen Fehlermenge einer Taktverschiebung und führt dazu, daß der dominante Teil der Zeitmessung von dem Weg selbst stammt.

Somit erlaubt die Erfindung, daß der Entwickler sehr genaue Messungen von zwei oder mehr Wegen durchführt und anschließend einen genauen Vergleich der Wege. Jeder der gemessenen Wege kann mit den simulierten Wegen verglichen werden, was bedeutet, daß die Messung bezüglich des Wegs A mit der simu­ lierten Darstellung des Wegs A verglichen werden kann, und daß die Messung des Wegs B mit der Simulation verglichen werden kann. Ebenfalls kann das Delta zwischen dem Weg A und dem Weg B, wie es gemessen wurde, mit dem Delta zwischen dem Weg A und dem Weg B gemäß der Simulation verglichen werden, um eine bessere Charakterisierungsrückkopplung zu erhalten.

Jeder Weg umfaßt Makros von speziellen Typen von dem Verkäu­ fer, die kettenmäßig miteinander verschaltet sind. In der Tat ist es möglich, jedes Makro, das in der gesamten Biblio­ thek vorhanden ist, zu nehmen und eine aussagefähige Messung der Zeitverzögerung durch mehrere Kopien dieses Makrotyps durchzuführen und eine Rückkopplung auf jedes Element in der Bibliothek festzustellen. Es ist jedoch nicht wirklich not­ wendig, diesen Test bezüglich jedes Makros auszuführen, da bei typischen Entwürfen Makrobibliotheken Wiederholungen derselben Kernentwurfselemente sind. Diese Elemente oder Treibertypen werden als Basisebene verwendet, um die komple­ xeren Makros in der Bibliothek zu bauen.

Es ist daher in der Tat viel interessierender und effizien­ ter, die Kernentwurfselemente oder Treibertypen zu testen, die für die Makros in der Bibliothek repräsentativ sind. Diese Elemente können bezüglich ihrer Treibercharakteristika unter verschiedenen Bedingungen untersucht werden, wobei dies typischerweise die Lastbedingungen sind, unter denen sie treiben. Treiber können beispielsweise sehr schwache Lasten oder sehr starke Lasten bezüglich der Kapazitätsmen­ ge, die sie treiben, haben. Das Wesen der Last kann sehr gatterintensiv sein, weshalb eine schwerere Last aufgrund einer größeren Kapazitätslast der Gatterkapazität einer Aufspaltung zu vielen Eingängen in viele Geräte vorhanden sein kann. Die Last kann ebenfalls durch eine Drahtverzöge­ rung oder die Verzögerung bestimmt sein, die in der Verbin­ dung inhärent ist.

Durch Variieren und Parametrisieren der Elemente oder Bau­ elemente in dem Weg kann der Entwickler eine Rückkopplung über das Verhalten ermitteln, indem er einer Vielzahl von Treiberstärken testet, indem er in einer Vielzahl von Last­ bedingungen treibt, um eine Basisebenencharakterisierung des Fundamentaltreibers zu erhalten, und indem er in sehr reali­ stischen Lastbedingungen treibt. Sowohl das Verhalten des Treibers als auch die Lastbedingungen sind eine Funktion des Prozesses und sind die Parameter, die das Verhalten der Zeitgebung des gesamten Übersatzes von Makros steuern, die die gesamte Bibliothek ausmachen.

Ein Makro ist eine Zelle oder ein Gatter, das aus einzelnen Transistoren aufgebaut ist. Ein NOR-Gatter ist beispielswei­ se ein Makro. Ferner ist ein Flip-Flop ein Makro, das aus zwei kreuzgekoppelten NOR-Gattern gebildet sein könnte, wo­ bei die NOR-Gatter die Kernelemente desselben sind. Ein Mak­ ro kann auch irgend etwas anderes sein, das eine Verzögerung bewirken kann. Somit sind komplexere Makros, wie z. B. ein Vier-Bit-Addierer, aus Kernelementen aufgebaut, die einfache Blocklogikanordnungen, wie z. B. NOR-Gatter, sind. Wenn so­ mit das Kernelement oder der Treiber charakterisiert wird, können ebenfalls komplexere Makros charakterisiert werden. Daher können Daten, die ein gemessenes Verhalten und ein si­ muliertes Verhalten vergleichen, bestimmt werden, wodurch das Basisebenenverhalten für die gesamte Bibliothek wieder­ gegeben werden kann.

Vorstehend wurden die Merkmale und technischen Vorteile der vorliegenden Erfindung ziemlich breit umrissen, damit die detaillierte Beschreibung der Erfindung, die nachfolgend dargelegt ist, besser verstanden werden kann. Zusätzliche Merkmale und Vorteile der Erfindung werden nachfolgend be­ schrieben, um den Inhalt der Ansprüche der Erfindung darzu­ stellen. Es sollte für Fachleute offensichtlich sein, daß die Konzeption und das spezifisch offenbarte Ausführungsbei­ spiel ohne weiteres als Basis zur Modifikation oder zum Ent­ wickeln anderer Strukturen zum Ausführen derselben Zwecke wie bei der vorliegenden Erfindung verwendet werden können.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeich­ nungen detailliert erläutert. Es zeigen:

Fig. 1 ein schematisches Diagramm der erfindungsgemäßen Registerschaltung;

Fig. 2 zwei serielle Wege aus Invertierern, welche mit den jeweiligen Signalleitungen der Schaltung von Fig. 1 verbunden sind; und

Fig. 3 zwei Wege mit einer Ausgangsverzweigung (oder "Fan-Out") von Invertierern, die mit den jeweiligen Signalleitungen der Schaltung von Fig. 1 verbunden sind.

Fig. 1 zeigt die erfindungsgemäße Registerschaltung 100. Diese Schaltung 100 ist mit sich selbst verbunden, indem auf einer Leitung R_SENDEN 103 ein Signal ausgesendet wird, das über WEGA 101 und WEGB 102 zurückkehrt. Ein Umschalterzeu­ gungsregister 104 ist in einer Rückkopplungsanordnung einge­ stellt, in der der invertierende Ausgang XQ desselben zurück in den Eingangs-MUX gekoppelt ist. Dies erzeugt ein selbständiges Umschaltregister, das bei jedem Taktzyklus umschalten wird. Das Umschaltregister 104 ist aus Testzwecken mit einer Abtastleitung 108 verbunden.

Der Umschaltausgang Q von dem Umschaltregister 104 ist di­ rekt mit dem Eingang D eines Abschickregisters 105 verbun­ den. Dieses Register schickt über seinen Ausgang Q ein an­ steigendes und dann ein fallendes Umschaltausgangssignal in den zu testenden Weg über die Leitung R_SENDEN 103. Diese Leitung ist mit den in den Fig. 2 und 3 gezeigten Anordnun­ gen verbunden, wo sie sich in zwei getrennte Wege auf fä­ chert, welche die zwei Wege sind, die von dieser Schaltung gemessen werden können.

Die Wege kehren dann in die Schaltung 100 als WEGA 101 und WEGB 102 zurück. WEGA 101 und WEGB 102 laufen in A und B des Eingangs-MUX des Erfassungs- oder Empfangsregisters 106. Das Erfassungsregister 106 weist ein Ausgangssignal Q auf, das in ein XOR-Logikgatter 109 gesendet wird, wo es entsprechend der logischen Verknüpfung XOR mit einem Erwartungssignal 116 von dem Ausgang XQ des Abschickregisters 105 verglichen wird, wonach es in ein Zwischenspeicherregister 107 einge­ speist wird, wo es dann typischerweise auf einem Ausgangsan­ schlußstift über das Fehlersignal R_FEHLSCHLAG 115 betracht­ bar ist. Das Zwischenspeicherregister 107 ist ebenfalls ab­ tast-beobachtbar, wenn es erforderlich ist, um das Zwischen­ speicherergebnis eines Fehlers oder eines Aussetzers des Re­ gisters wiederzugewinnen.

Die Grundoperation der Schaltung 100 besteht darin, daß sie durchgehend Übergänge aus dem Abschickregister 105 aussen­ det, welche dann in einem Erfassungsregister 106 empfangen werden, wobei dieselben zu dem Erfassungsregister entweder über WEGA oder WEGB überbracht worden sind, je nach dem, welcher Weg gerade gemessen wird. Der gemessene Weg wird über die Leitung SEL (SEL = select = auswählen) 110 von dem MUX ausgewählt.

Das Testen eines Testwegs, wie er beispielsweise in den Fig. 2 und 3 dargestellt ist, beginnt mit einem langen Taktzyklus und einer sehr niedrigen Frequenz, derart, daß sehr viel Zeit vorhanden ist, daß sich das Übergangsflankensignal, das von dem Abschickregister 105 ausgesendet wurde, durch den zu testenden Weg ausbreiten kann und mit einer großen Spanne in dem Erfassungsregister 106 erfaßt werden kann. Sobald die Frequenz des Taktsignals CK (CK = Clock) 111 erhöht wird und die Zykluszeit reduziert wird, wird es zunehmend schwieri­ ger, die Übergangsflanke zu erfassen, wobei ein weiteres An­ steigen der Frequenz schließlich in einem Fehler resultieren wird. Der Fehlerpunkt zeigt die Zeit oder das "Timing" für den Weg. Die Taktfrequenz an dem Punkt des Fehlers wird di­ rekt in eine Periodendauer umgewandelt, welche die gemessene Verzögerung für den ausgewählten Weg ist.

Die Taktfrequenz des Chips selbst wird durch eine externe Ausrüstung 112 variiert. Typischerweise wird ein Funktions­ generator verwendet, um das Taktsignal CK 111 über ein typi­ sches Taktverteilungssystem zu treiben, um einen Takt mit niedriger Verschiebung oder mit niedrigem "Skew" und eine sehr genaue Eingangsfrequenz in das Meßschema zu liefern, derart, daß die Eingangsfrequenz in das Taktsystem überwacht werden kann. Eine Probe des Takts wird an dem unteren Blatt des Taktbaums entnommen und an einem Ausgabeanschlußstift überwacht, um eine zweite Art und Weise zu schaffen, um die interne Taktrate zu erfassen und um festzustellen, wieviel Taktverschiebung vorhanden ist.

Da ein Umschalten durchgeführt wird, existiert ein sehr vor­ hersagbares Verhalten in der Schaltung 100. Somit kann das zurückgesendete Umschaltsignal mittels des XOR-Gattes 109 in dem Zwischenspeicherregister 107 überwacht werden, wodurch Zyklus um Zyklus bestimmt wird, ob die korrekten Daten er­ faßt worden sind oder nicht. Der Taktzyklus wird hochgekur­ belt, um eine immer höhere Frequenz zu erreichen, und zwar bis zu dem Punkt, an dem der Zwischenspeicher wahrnimmt, daß ein Fehler aufgetreten ist, da das Erfassungsregister 106 dabei versagt hat, seine Einstellungszeit auf die sich ver­ ändernden Daten hin zu erfüllen, weshalb als Ergebnis ein falscher Wert in demselben gespeichert ist. Dieser Wert wird durch das XOR-Gatter 109 als Fehler erfaßt. Das XOR-Gatter 109 liefert einen Vergleich zwischen den bekannten Zustän­ den, da es aus dem Q-Quer- oder XQ-Ausgang des Abschickregi­ sters 105 gespeist wird. Dieser Zustand wird dann mit dem gegenwärtigen Zustand aus dem Ausgang Q des Erfassungsregi­ sters 106 verglichen. Das XOR-Gatter 109 sendet ein Fehler­ resultat, wenn keine korrekte Übereinstimmung empfangen wird, das in dem Zwischenspeicherregister 107 zwischenge­ speichert wird, wo es an einem Ausgang sichtbar ist.

Es wird bei jedem Taktzyklus eine durchgehende Messung durchgeführt. Jeder Meßfehler hängt nur von sehr kleinen lokalen Variationen des physischen Layouts der Register ab. Dieselben werden vom Takt selbst vollständig getrieben, wobei diese Register typischerweise sehr nahe aneinander entworfen und plaziert sind, derart, daß sie eine minimale Taktverschiebung haben. Ferner ist der Takt selbst in einem Taktbaum entworfen, um die Verschiebung zu minimieren. Dies ist einer der Hauptpunkte eines Hochleistungsentwurfs. Dies ist bereits das beste Schaltelement, das verwendet werden kann, um eine Zeitmessung durchzuführen.

Ferner sind alle Register in enger physischer Nachbarschaft gehalten, wobei jedoch das Abschickregister 105 und das Er­ fassungsregister 106 so nah als möglich aneinander angeord­ net sein müssen. Diese zwei Register werden von dem niedrig­ sten Zweig des Taktbaums, d. h. der unteren Blattzelle des Takts, getrieben, weshalb sie eine sehr kleine Verschiebung haben.

Der Weg kann dann losgehen und einen sehr großen Bereich des Chips durchlaufen und wieder zurückkehren, derart, daß diese zwei Register physisch nahe aneinander angeordnet sind. Der Weg selbst ist nicht darauf begrenzt kurz zu sein oder in einer sehr lokalisierten Zone zu sein. In der Tat wird sich der Weg sehr oft über einen großen Bereich des Chips aus­ breiten, um mehr durch die Variation beeinflußt zu werden, die auftritt, wenn ein großer Chip durchlaufen wird, bei­ spielsweise von der Mitte zur Ecke oder von der Ecke zur Ecke. Derselbe erfährt somit einen IR-Abfall und weitere On-Chip-Layout-Phänomene, die über dem Chip variieren. Diese Charakteristika können ebenfalls mit diesem Schaltungstyp gemessen werden, da anormal lange Wegverzögerungen nicht durch eine Simulation vorhergesagt werden.

Nach dem Vollenden der Messungen des ersten Wegs WEGA 101 kann eine Messung des zweiten Wegs WEGB 102 durchgeführt werden. Das Signal SEL 110 wird den MUX in dem Erfassungs­ register 106 verändern, damit dasselbe den WEGB 102 liest. Nachdem der WEGB 102 gelesen ist, können die zwei Wege mit­ einander verglichen werden. Die Genauigkeit des Vergleichs ist größer, da nicht nur bereits eine genaue Art und Weise zum Bestimmen der Verzögerung mit minimalem Fehler vorhanden ist, sondern da ebenfalls die relative Messung zwischen den zwei Wegen genau ist, da genau dieselben Register zum Ab­ schicken und Erfassen verwendet werden.

Jeder Fehler in dem Vergleich, der nicht den Wegen zugeord­ net ist, ist aufgrund des MUX des Erfassungsregisters 106 vorhanden. Somit ist jeder Fehler, der durch die Verdoppe­ lung der Schaltung 100 bewirkt werden könnte, nicht vorhan­ den. Es ist möglich, eine zusätzliche Logik zu der Schaltung 100 hinzuzufügen, um Kompressionen von drei oder mehr Wegen aufzunehmen, wobei die Variation in der MUX-Wegverzögerung jedoch zusätzliche Fehler zu den Messungen hinzufügen wird. Ferner könnte die Schaltung 100 auf einem Chip wiederholt werden, wobei jeder Weg, der mit derselben verbunden ist, entwickelt sein könnte, um verschiedene Charakteristika von verschiedenen Makros oder Kernelementen zu messen. Die Schaltung 100 könnte ebenfalls auf einem Chip wiederholt sein, wobei jeder WEGA identisch ist, und wobei jeder WEGB identisch ist, um Unterschiede in der Chipposition zu mes­ sen.

Die gesamte Logik in der Schaltung 100 muß testbar sein, wo­ bei der Entwickler unter bestimmten Bedingungen den Wunsch hat, die Ergebnisse, wie sie in dem Erfassungsregister 107 erfaßt sind, abzutasten. Um dies möglich zu machen, ist der Eintast-Anschlußstift S_IN 113 (S_IN = Scan In) mit dem Ein­ gang B des MUX in dem Umschaltregister 104 verbunden. Wenn abgetastet wird, wird ein Signal ABTASTEN 108 aktiviert, woraufhin S_IN 113 durch den MUX-Eingang B in das Umschaltregister 104 eingespeist wird. Das Signal auf dem Ausgang Q des Umschaltregisters 104 fließt direkt in das Abschickregister 105, wobei das Ausgangssignal Q desselben über R_SENDEN 103 in die Wege fließt. Das Signal ABTASTEN 108 verändert den ausgewählten Weg des Erfassungsregisters 106, derart, daß WEGB 102 der Weg ist, der in der Abtastsituation ausgewählt ist.

Das Signal kehrt als WEGB auf der Seite B des MUX in dem Er­ fassungsregister 106 zurück. Das Signal wird auf dem Ausgang Q des Erfassungsregisters 106 ausgegeben und in die Seite B des MUX in dem Zwischenspeicherregister 107 eingespeist, wo­ durch es das XOR-Gatter 109 umgeht. Das Ausgangssignal Q aus dem Zwischenspeicherregister 107 ist das Fehlersignal R_FEHLSCHLAG 115. Das Ausgangssignal Q-quer oder XQ wird in­ vertiert, um seine Inversion zu negieren, um eine Inversion aus der Abtastkette herauszuhalten, und wird in die Abtast­ kette als das Herausabtastsignal S_OUT 114 (S_OUT = Scan Out) geleitet. Die Abtastregisterreihenfolge ist somit der­ art, daß vom Register 104 in das Register 105 und dann in das Register 106 und dann in das Register 107 gegangen wird. Dies ist die Reihenfolge, in der die Abtastkette gestaltet ist, was ein logisches Testen ermöglicht.

Fig. 2 zeigt eine Anordnung einer Testschaltung 200 mit zwei seriellen Wegen aus Invertierern 204 dar. Die zwei Wege verwenden den gleichen Eingangsweg R_SENDEN 203. Diese Signalleitung ist die, die von dem Abschickregister 105 von Fig. 1 stammt. Das Signal verzweigt sich in zwei serielle Ströme von Invertierern 204. WEGA 201 hat insgesamt 40 Invertierer, die mit der Seite A des MUX in dem Erfassungsregister 106 verbunden sind. WEGB hat insgesamt 16 Invertierer 204, die mit der Seite B des MUX in dem Erfassungsregister 106 verbunden sind.

Die unterschiedlichen Wege haben jedoch nahezu dieselbe Ver­ zögerungszeit, wie es durch die Informationen des Verkäufers vorhergesagt ist. In WEGA 201 ist die Verdrahtungsverzöge­ rung minimal, da die Invertierermakros physisch so nah als möglich aneinander plaziert worden sind, derart, daß sie im wesentlichen keine Verdrahtungsverbindung treiben und direkt in die jeweils nächste Makrostufe laufen. Diese Anordnung stellt eine intrinsische Verzögerung oder die Verzögerung des Siliziums in den Makros mit einem sehr geringen Lastfak­ tor dar. In WEGB 202 sind jedoch weniger Invertierermakros betroffen, sie treiben jedoch jeweils eine schwerere Last. Es existiert mehr Verdrahtung und daher mehr Verzögerung, die auf die Verdrahtung bezogen ist. Die Elemente LRC, die der Induktivität, dem Widerstand und der Kapazität des Drahts zugeordnet sind, tragen nun zu der Verzögerungszeit bei, wobei jedoch bei nur 16 Invertierern die zusätzliche Verzögerung von der Verdrahtung in etwa gleich der intrinsischen Verzögerung der Invertierer von WEGA 201 ist.

Es sei jedoch angemerkt, daß es nicht wesentlich ist, daß die Wege exakt dieselbe Verzögerung haben. Solange sie in der gleichen Größenordnung liegen, existiert eine sehr ähn­ liche Messung, und es besteht eine kleine Möglichkeit für einen Fehler, der einer Variation der Taktfrequenzquelle zu­ geschrieben werden könnte, wenn die Taktquelle gewobbelt wird. In anderen Worten wird ein Fehler durch das XOR-Gatter 109 bei etwa der gleichen Taktfrequenz erfaßt, derart, daß ein Vergleich der zwei Wege genauere Ergebnisse liefern wird. Aus diesem Grund ist die Anzahl von Makros und die Verdrahtungslänge gewählt, um nahezu dieselben Wegverzöge­ rungen zu erreichen, obwohl sie nicht notwendigerweise genau gleich sein müssen.

Fig. 3 zeigt eine zweite Anordnung einer Testschaltung 300 mit zwei seriellen Wegen von Invertierern 304. Hier ist die Anzahl von Invertierern in der seriellen Kette kleiner als in Fig. 2, wobei jedoch in beiden Wegen die Ausgangsverzwei­ gung erhöht wurde. Diese Anordnung 300 stellt eine andere Art einer Lastbedingung dar, als die, die bei der Anordnung 200 vorhanden ist.

In Fig. 3 werden zwei Variationen untersucht, die bezüglich der Last existieren können, wobei im Falle von WEGA 301 eine Ausgangsverzweigungslast vorhanden ist, die im großen und ganzen eine Kapazitätslast aufgrund der Gatterausgangsver­ zweigung ist und nur minimal aufgrund der Verdrahtung vor­ handen ist (wie in WEGA 201), wobei 14 Invertierermakros 304 seriell angeordnet sind, wobei jeder eine Ausgangsverzwei­ gung zu zwei weiteren aufweist. WEGB 302 hat eine realisti­ schere oder ausgeglichene Kombination von Ausgangsverzwei­ gung und Verdrahtungsverzögerung, derart, daß ein größerer Anteil von Verdrahtung (wie in WEGB 202) vorhanden ist, je­ doch nur mit 10 seriell angeordneten Invertierermakros 304, wobei jedes die gleiche Ausgangsverzweigung wie bei WEGA 301 hat. Wieder ist die Verdrahtungslänge und die Anzahl von Invertierern derart gewählt, daß die Verzögerungen für die zwei Wege, wie es bezüglich Fig. 2 beschrieben wurde, etwa die gleichen sind. Durch dieses Verfahren können die zwei Wege genau verglichen werden. Weitere Anordnungen können ohne weiteres durchgeführt werden, so kann beispielsweise WEGA 201 aus der Anordnung 200 mit WEGA aus der Anordnung 300 verglichen werden. Andere Makros können statt der Inver­ tierer verwendet werden, wie z. B. NOR-Gatter.

Die Typen von Elementen, die in dem Weg enthalten sind, wer­ den auf der Basis einer Durchsicht der Bibliothek ausge­ wählt, die für den tatsächlichen Entwurf verwendet werden wird. Es wird eine Analyse der Elemente innerhalb der Makro­ bibliothek unternommen, wobei typischerweise 60 oder 70 Ele­ mente in der Makrobibliothek vorhanden sein können. Die Transistorschaltpläne der tatsächlichen Makroentwürfe werden durch Treibertypen ersetzt, um die charakteristischen Trei­ bertypen und relative Schaltelementtypen zu untersuchen, die sich auf das Zeitverhalten der Makros beziehen.

Der großen Makrobibliothek liegt typischerweise ein Teilsatz von Basistreibertypen und Basisschaltungskombinationen zugrunde, die verwendet und wiederverwendet werden, um die vielen Makros zu erzeugen, die in der Bibliothek sind. Die Grundtypen der unterschiedlichen Typen werden auf Kernele­ mentmakros reduziert, die typischerweise durch Invertierer mit verschiedenen Treiberstärken und/oder einfachen Gattern, wie z. B. XORs mit zwei Eingängen, NORs mit zwei Eingängen und NANDs mit zwei Eingängen, dargestellt werden. Diese Ele­ mente werden dann verwendet, um die in den Fig. 2 und 3 ge­ zeigten Ketten aufzubauen, und dieselben werden in Verbin­ dung mit extremen Lasttypen verwendet, derart, daß die Aus­ gangsverzweigung erhöht wird, um eine extreme Gatterkapazi­ tätsvariation und die Verdrahtungsverzögerung oder das Nichtvorhandensein der Verdrahtungsverzögerung zu erhalten, um den intrinsischen Fall zu bekommen. Diese Elemente werden dann ausgewählt und als Ziel für Wegverzögerungsmessungen genommen.

Die Analyse der einzelnen Bibliothek beim Zerlegen derselben in Fundamentalelemente ist ein wichtiger Schritt und kann von Entwurf zu Entwurf variieren, je nach dem, welche Ele­ mente ausgewählt wurden. Sobald die Messungen von einem phy­ sischen Testchip (oder mehreren Testchips) der gewählten Elemente durchgeführt worden sind, werden sie mit den simu­ lierten Ergebnissen aus den Informationen, die der Verkäufer liefert, verglichen. Dies wird identifizieren, ob der Ver­ käufer konservativ oder aggressiv ist, und wird eine genaue­ re Einstellung der Spannen im Entwurf der tatsächlichen Pro­ dukte erlauben, indem ein zusätzlicher Konservatismus hinzu­ gefügt wird, oder indem Spannen oder Reserven in den Entwurf eingeführt werden, wenn sich herausgestellt hat, daß die Verkäuferinformationen zu aggrressiv sind, oder indem bestimmte Spannen entfernt werden und ein aggressiveres Zeitmodell verfolgt wird, wodurch die zusätzliche Leistung über den Entwurf schließlich zum Kunden kommt.

Weitere Anomalitäten können aus dem Vergleich von Messung und Simulation unterschiedlicher Anordnungen auf demselben Chip entstehen. Ein Vergleich einer gemessenen Verzögerung mit einer Simulation eines leicht belasteten Wegs, in dem die intrinsische Verzögerung dominiert, kann anzeigen, daß der Chip im Vergleich zur Vorhersage der Simulation viel schneller ist. Auf dem gleichen Testchip könnte ein Ver­ gleich von Messung und Simulation eines stark belasteten oder eines Wegs mit großer Ausgangsverzweigung anzeigen, daß der Chip langsamer ist als es die Simulation vorhersagt. Anomalitäten, die erzeugt werden, indem diese Eckpunktmes­ sungen durchgeführt werden, werden den Entwickler oft zu speziellen Problemen der Modellschemen der Verkäufer führen, die in einem Ändern der Strategie zum Berücksichtigen von Verzögerungen oder in einem Feineinstellen der Annahmen zum Einstellen der Ränder bezüglich eines mehr oder weniger kon­ servativen tatsächlichen Abschlußdesigns resultieren werden.

Claims (18)

1. System (100) zum Bestimmen einer Wegverzögerung zumin­ dest eines Testwegs (101, 102), wobei der Weg eine Mehrzahl von Makros (204) umfaßt, mit folgenden Merk­ malen:
einer Einrichtung (104) zum Erzeugen eines Umschalt­ signals;
einer Einrichtung (105) zum Abschicken des Signals zu einem Ende des Wegs;
einer Einrichtung (106) zum Erfassen des Signals von dem anderen Ende des Wegs; und
einer Einrichtung zum Bestimmen einer Menge an Wegver­ zögerung durch Vergleichen (109) einer Funktion des ab­ geschickten Signals (116) mit einer Funktion des erfaß­ ten Signals.

2. System gemäß Anspruch 1, bei dem die Einrichtung zum Bestimmen ferner folgende Merkmale aufweist:
eine Einrichtung (109) zum Vergleichen der Funktion des abgeschickten Signals (116) mit der Funktion des erfaß­ ten Signals; und
eine Einrichtung (107) zum Bestimmen, ob die Einrich­ tung zum Vergleichen (109) ein korrektes Ergebnis in­ nerhalb einer vorbestimmten Zeitdauer erzeugt hat;
wobei die Zeitdauer eine Funktion der Wegverzögerung ist, wenn das Ergebnis nicht korrekt ist.

3. System gemäß Anspruch 1 oder 2, das ferner folgende Merkmale aufweist:
eine Einrichtung (112) zum Ändern der vorbestimmten Zeitdauer;
wobei die Zeitdauer verringert wird, bis das unkorrekte Ergebnis bestimmt ist.

4. System gemäß einem der vorhergehenden Ansprüche, bei dem das erfaßte Signal von einem früheren Umschalt­ signal ist.

5. System gemäß einem der vorhergehenden Ansprüche, bei dem das System eine Wegverzögerung für einen ersten Testweg (101) und einen zweiten Testweg (102) bestimmt, wobei das System ferner eine Einrichtung (110) zum Aus­ wählen zwischen dem ersten Weg (101) und dem zweiten Weg (102) aufweist.

6. System gemäß Anspruch 5, bei dem
der erste Testweg (101) eine Mehrzahl von ersten Makros (204) aufweist, die angeordnet sind, um eine erste Cha­ rakteristik zu testen; und
der zweite Testweg (102) eine Mehrzahl von zweiten Mak­ ros (204) umfaßt, die angeordnet sind, um eine zweite Charakteristik zu testen.

7. System gemäß Anspruch 6, bei dem
die erste Charakteristik und die zweite Charakteristik unterschiedlich sind; und
bei dem die ersten Makros (204) und die zweiten Makros (204) vom ähnlichen Typ sind.

8. System gemäß Anspruch 6 oder 7, bei dem:
die ersten Makros und die zweiten Makros Logikgatter (204) sind;
die erste Charakteristik eine intrinsische Verzögerung ist; und
die zweite Charakteristik eine Verdrahtungsverzögerung ist.

9. System gemäß einem der Ansprüche 6 bis 8, bei dem:
der erste Weg (101) eine Verdrahtungsverzögerung von etwa Null und mehr Makros (204) als der zweite Weg (102) aufweist; und
der zweite Weg (102) eine wesentliche Verdrahtungsver­ zögerung und weniger Makros (204) als der erste Weg (101) aufweist.

10. System gemäß einem der Ansprüche 6 bis 9, bei dem: die Anzahl von Makros (204) und die Menge an Verdrah­ tungsverzögerung gemäß Simulationsdaten ausgewählt sind, derart, daß der erste (101) und der zweite (102) Weg etwa gleiche Wegverzögerungen haben.

11. Verfahren zum Bestimmen einer Wegverzögerung zumindest eines Testwegs (101, 102), wobei der Weg eine Mehrzahl von Makros (204) umfaßt, mit folgenden Schritten:
Erzeugen eines Umschaltsignals;
Abschicken des Umschaltsignals zu einem Ende des Wegs;
Erfassen des Signals von dem anderen Ende des Wegs; und
Bestimmen einer Wegverzögerungsmenge durch Vergleichen einer Funktion des abgeschickten Signals mit einer Funktion des erfaßten Signals.

12. Verfahren gemäß Anspruch 11, bei dem der Schritt des Bestimmens ferner folgende Schritte aufweist:
Vergleichen der Funktion des abgeschickten Signals (116) mit der Funktion des erfaßten Signals; und
Bestimmen, ob der Vergleich ein korrektes Ergebnis in­ nerhalb einer vorbestimmten Zeitdauer erzeugt hat;
wobei die Zeitdauer eine Funktion der Wegverzögerung ist, wenn das Resultat nicht korrekt ist.

13. Verfahren gemäß Anspruch 12, das ferner folgenden Schritt aufweist:
Verringern der vorbestimmten Zeitdauer, bis das nicht­ korrekte Ergebnis bestimmt ist.

14. Verfahren gemäß Anspruch 13, bei dem die Funktion des abgeschickten Signals eine inverse Funktion ist, und bei dem die Funktion des erfaßten Signals eine direkte Beziehung zu dem erfaßten Signal ist.

15. System gemäß einem der Ansprüche 11 bis 14, bei dem das erfaßte Signal von einem früheren Umschaltsignal stammt.

16. Verfahren gemäß einem der Ansprüche 11 bis 15, bei dem das Verfahren eine Wegverzögerung für einen ersten Testweg (101) und einen zweiten Testweg (102) bestimmt, wobei das Verfahren ferner den Schritt des Auswählens zwischen dem ersten Weg und dem zweiten Weg aufweist.

17. Verfahren gemäß einem der Ansprüche 11 bis 16, das fer­ ner folgende Schritte aufweist:
Anordnen einer Mehrzahl von ersten Makros (204) in dem ersten Testweg, um eine erste Charakteristik zu testen; und
Anordnen einer Mehrzahl von zweiten Makros des zweiten Testwegs (102), um eine zweite Charakteristik zu te­ sten.

18. Verfahren gemäß Anspruch 17, bei dem die erste Charak­ teristik und die zweite Charakteristik unterschiedlich sind, und bei dem die ersten Makros und die zweiten Makros vom ähnlichen Typ sind.