DE19739684A1 - Verfahren zur Herstellung von Chipstapeln - Google Patents
Verfahren zur Herstellung von ChipstapelnInfo
- Publication number
- DE19739684A1 DE19739684A1 DE19739684A DE19739684A DE19739684A1 DE 19739684 A1 DE19739684 A1 DE 19739684A1 DE 19739684 A DE19739684 A DE 19739684A DE 19739684 A DE19739684 A DE 19739684A DE 19739684 A1 DE19739684 A1 DE 19739684A1
- Authority
- DE
- Germany
- Prior art keywords
- chips
- adhesive film
- base plate
- adhesive
- wafers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
- Dicing (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
Die Erfindung bezieht sich auf ein Verfahren zur
Herstellung von Chipstapeln durch Aufeinandersta
peln von Wafern, wobei die einzelnen Wafer mitein
ander verklebt werden und der resultierende Stapel
anschließend senkrecht in Chipstapel zerteilt wird.
Ein derartiges Verfahren ist aus dem deutschen Pa
tent DE 44 17 164 bekannt. Dabei werden Wafer mit
planaren Hochspannungs-Kippdioden, die an ihrer
Oberseite eine elektrisch leitende Verbindungs
schicht in Form eines leitfähigen Klebers aufwei
sen, direkt aufeinander gestapelt. Der Kleber ist
ein vorhärtbarer Kleber, der eine Justierung der
einzelnen Wafer bei der Aufeinanderstapelung mög
lich macht. Nach dem Stapeln kann der Kleber aus
härten, so daß die Chips elektrisch verbunden sind.
Der Waferstapel wird anschließend senkrecht in
Chipstapel zerteilt. Man erhält vollflächig verbun
dene und daher mechanisch feste Hochspannungs-Kipp
dioden. Nachteilig daran ist, daß dieses Verfahren
relativ aufwendig;und daher kostenintensiv ist.
Ferner ist ein Herstellungsverfahren für Hochspan
nungsdioden bekannt, bei dem diffundierte Silicium-
Wafer aufeinander gelötet und anschließend in Chip
stapel auseinander gesägt werden. Dieses Verfahren
ist jedoch nicht für alle Chiparten geeignet,
z. Bsp. nicht für Kippdioden-Planarchips.
Das erfindungsgemäße Verfahren mit den Merkmalen
des Anspruchs I hat den Vorteil, daß zur Vorberei
tung der Wafer nur die einfachen bekannten Stan
dardprozesse (wie Leitkleber-Siebdruck, Wafermon
tage auf der Folie und Sägen der Wafer) notwendig
sind. Das Verfahren ist ferner sehr einfach und ra
tionell und daher sehr kostengünstig. Bei der Her
stellung von bspw. Kippdiodenstapeln wird mit jedem
einzelnen Prozeßschritt der gesamte Waferverbund
mit ca. 10 000 Chips prozessiert.
Durch die in den Unteransprüchen genannten Maßnahmen
sind vorteilhafte Weiterbildungen und Verbesserun
gen des im Anspruch 1 angegebenen Verfahrens mög
lich. Insbesondere ist die Verwendung von Klebefo
lien von Vorteil, deren Haftkraft durch Deaktivie
rung, beispielsweise durch Erwärmung oder Bestrah
lung mit UV-Licht, herabgesetzt werden kann. Damit
ist das Entfernen der Klebefolien nach jedem Sta
pelvorgang besonders einfach.
Besonders vorteilhaft ist ferner bei der Herstel
lung von Kippdioden-Planarchips die Verwendung ei
nes vorhärtbaren Leitklebers. Dadurch kann jeder
Wafer mit sämtlichen Chips vor dem Sägen auf einmal
bedruckt werden und ist für den späteren Klebepro
zeß vorbereitet.
Vorteilhaft ist ferner, daß die Wahl der Grund
platte zahlreiche Variationen zuläßt. Insbesondere
ist die Verwendung einer Grundplatte vorteilhaft,
die für die spätere Ausrichtung der Chips eine de
finierte Grundposition vorgibt. Durch die Erhaltung
der Ordnung der Chips, die auf der Klebefolie fi
xiert sind, wird mit einem genauen Positionier
schritt die gesamte Anzahl der Chips eines Wafers
bezüglich dieser einheitlichen Grundposition ausge
richtet. Dadurch erhält man eine hohe Genauigkeit
der Außenmaße eines fertigen Stapels.
Im folgenden wird die Erfindung anhand einiger Aus
führungsbeispiele mit Bezug auf die Zeichnungen nä
her erläutert. Es zeigen:
Fig. 1 Eine schematische, auseinandergezogene
Darstellung eines ersten Ausführungsbei
spiels einer Grundplatte und der ersten
und zweiten Lage von Chips;
Fig. 2 Eine Darstellung wie in Fig. 1 mit einem
zweiten Ausführungsbeispiel einer Grund
platte;
Fig. 3 Eine Darstellung wie in Fig. 1 mit einem
dritten Ausführungsbeispiel einer Grund
platte;
Fig. 4 Die Temperaturabhängigkeit der Haftkräfte
verschiedener Klebstoffe.
Das erfindungsgemäße Verfahren wird im folgenden am
Beispiel der Herstellung von Kippdioden-Planarchips
beschrieben, wie sie aus der DE 44 17 164 bekannt
sind. Hierbei werden im allgemeinen 10 bis 25 Chips
3, 3' übereinander gestapelt. Der Sperrspannungsbe
reich der Kippdioden tritt an der Chipoberfläche
auf und wird über eine Polyimid-Schicht 5, 5' abge
deckt. Die Polyimid-Schicht 5, 5' definiert gleich
zeitig den Isolationsabstand zwischen den Chips 3,
3'. Die elektrische Verbindung wird mit einem vor
härtbaren Leitkleber 6, 6' zwischen einem Fenster
in der Polyimid-Schicht 5, 5' auf der Oberseite 4
einer Lage von Chips 3 und der Unterseite 7' des
nächsten Lage 2 von Chips 3' hergestellt. Die me
chanische Verbindung erfolgt ebenfalls über den
Leitkleber 6, 6'. Für Details wird auf die DE 44 17 164
verwiesen.
In Fig. 1 ist schematisch derjenige Verfahrens
schritt dargestellt, bei dem die einzelnen Lagen 1,
2 von Chips 3, 3' übereinander gestapelt werden.
Die Lagen 1, 2 werden wie folgt hergestellt: Ein
Silizium-Wafer wird in bekannter Weise mit Kipp
diodenchips versehen, indem die einzelnen Schichten
(p, n, p, n), z. Bsp. durch Diffusion als Dotierun
gen eingebracht werden. Die resultierenden
HKD-Planarchips 3, 3' werden an der an ihrer Oberseite
4, 4' nur schematisch angedeuteten Struktur 4a, 4a'
mit einer Polyimid-Schicht 5, 5' versehen, wobei
die Kathodenanschlüsse und die Sägegräben 10, 10'
offen gehalten werden. Auf die Polyimid-Struktur 5,
5' der Waferoberseite 4, 4' wird anschließend ein
spezieller Leitkleber 6, 6', z. Bsp. ein silber
haltiger vorhärtbarer Polyimidleitkleber, aufge
bracht. Diese Leitkleber 6, 6' kann z. B. im Sieb
druckverfahren oder durch Stempelung aufgebracht
werden. Bei diesem Ausführungsbeispiel wird ein
Leitkleber 6, 6' mit zwei Aushärtestufen bei ca.
80°C und über 200°C eingesetzt. Nach dem Aufbringen
wird der Leitkleber 6, 6' in einer ersten Stufe bei
ca. 80°C vorgehärtet (pre bake). Dieser Voraushär
teschritt bewirkt, daß der Leitkleber 6, 6' auf dem
Wafer bei den Folgeprozessen (z. B. Sägen, Reinigen,
Justieren) nicht beeinträchtigt wird.
Im nächsten Schritt wird auf die Unterseite 7, 7'
der Wafer mit den Chips 3, 3' eine spezielle Klebe
folie 8, 8' aufgeklebt. Diese Klebefolie 8, 8' ist
in ihrer Haftkraft thermisch deaktivierbar. Bei der
Deaktivierung, also durch Erwärmung auf ca. 200°C,
wird die Haftkraft der Klebefolie 8, 8' herabge
setzt.
Zusätzlich wird der Wafer mittels der Klebefolie 8,
8' noch auf eine Trägerplatte 9, 9' aufgeklebt.
Dies ist allerdings nicht zwingend notwendig. Die
Trägerplatte 9, 9' ist in Fig. 1 daher gestrichelt
angedeutet. Im nächsten Schritt werden die Chips 3,
3' auf dem Wafer durch Sägen entlang der Sägegräben
10, 10' voneinander getrennt. Dies geht besonders
einfach, wenn der Wafer vorher auf die Trägerplatte
9, 9' aufgeklebt wurde. Damit hat man die fertigen
Lagen 1, 2, die aufeinander gestapelt werden sol
len.
Die erste Lage 1 von Chips 3 kann z. B., wie es in
Fig. 1 dargestellt ist, auf einer Grundplatte 11
fixiert werden, die aus einer Trägerplatte 12 und
einem weiteren Wafer 14 besteht. Die Trägerplatte
12 weist Kanäle 13 auf, durch die ein Unterdruck
(mit einem Pfeil angedeutet) angelegt werden kann.
Der erste Wafer 14 sieht im Prinzip aus wie die so
eben beschriebenen Wafer, d. h. er ist mit fertigen
Chips 15 versehen. Die Chips 15 sind aber nicht mit
Leitkleber versehen. Der Wafer 14 ist ferner nur
angesägt. Die Chips 15 sind also nicht vollständig
voneinander getrennt, sondern über Stege 16 mitein
ander verbunden. Durch Anlegen eines Unterdrucks
entlang des Kanals 13 wird der Wafer 14 auf der
Trägerplatte 12 angesaugt und so fixiert.
Die Chipstruktur auf dem Wafer 14 definiert eine
bestimmte Grundposition, an der die folgenden Lagen
1, 2 von Chips 3, 3' ausgerichtet werden sollen. Die
erste Lage 1 wird daher über ein mechanisches oder
optisches Zentrierverfahren zur durch den Wafer 14
definierten Grundposition ausgerichtet und auf den
Chips 15 positioniert. Anschließend wird der ge
samte Verbund erwärmt; im Ausführungsbeispiel auf
ca. 180°C. Dabei wird der Leitkleber 6 soweit aus
gehärtet, daß die Chips 3 auf der unteren Lage der
Chips 15 haften.
Da die Klebefolie 8 thermisch deaktivierbar ist,
wird bei diesem Schritt gleichzeitig die Haftkraft
der Klebefolie 8 durch die Erwärmung soweit herab
gesetzt, daß sie sich, gegebenenfalls mit der Trä
gerplatte 9, von der Chiplage 15 löst. Die Klebefo
lie 8 und gegebenenfalls die Trägerplatte 9 werden
entfernt.
Falls die Erwärmung noch nicht ausreichend war,
kann sie bei ca. 180°C verlängert werden, bis die
Haftkraft der Klebefolie 8 weit genug herabgesetzt
ist.
Wenn hingegen eine durch UV-Licht deaktivierbare
Klebefolie verwendet wird, wird sie nach der Wärme
behandlung mit UV-Licht bestrahlt und anschließend,
gegebenenfalls zusammen mit der Trägerplatte 9 ent
fernt.
In einem nächsten Schritt wird die Chiplage 2 wie
soeben beschrieben auf den Chips 3 der Chiplage 1
fixiert.
Die einzelnen Verfahrensschritte werden solange
wiederholt, bis die gewünschte Anzahl an Chips 3
aufeinander gestapelt ist.
Wenn die letzte Lage von Chips fixiert ist, erhält
der gesamte Verbund die erforderliche Endaushär
tung. Anschließend wird der Verbund von der Träger
platte 12 abgelöst, indem die Beaufschlagung mit
Unterdruck beendet wird. Dann erhält man bereits
vereinzelte Chipstapel, die nur noch durch den
schmalen Steg 16 zwischen den Chips 15 des Wafers 14
zusammengehalten sind. Dieser Steg 16 kann durch
Brechen, Sägen oder durch Ätzen entfernt werden.
Die Vorstrukturierung der Grundplatte 12 durch Ver
wendung eines angesägten Wafers 14 erleichtert also
den letzten Vereinzelungsschritt ganz erheblich.
In den Fig. 2 und 3 sind in vergleichbaren Dar
stellungen verschiedene Ausführungsformen der
Grundplatte gezeigt. Gleiche Bauteile sind daher
mit gleichen Bezugszeichen versehen.
Die Darstellung in Fig. 2 unterscheidet sich von
derjenigen in Fig. 1 lediglich dadurch, daß als
Grundplatte 21 eine durchgehende Trägerplatte 22
verwendet wird, auf der ein erster Wafer 24 mit
Chips 25 fixiert ist. Auch dieser Wafer 24 enthält
fertige Chips 25 jedoch ohne Leitkleber. Der Wafer
24 wird nach der Herstellung der Chips 25 mit einem
Hilfsstoff 26, z. B. einem Klebstoff, einem Lot oder
einer der Klebefolie 8 vergleichbaren, jedoch bei
höheren Temperaturen bzw. anderen Wellenlängen als
diese aktivierbaren Klebefolie, auf der Träger
platte 22 reversibel fixiert. Anschließend wird der
Wafer 24 vollständig gesägt. Die vereinzelten Chips
25 sind über den Hilfsstoff 26 an der Trägerplatte
22 fixiert und definieren so die Grundposition, an
der die Chiplagen 1, 2 ausgerichtet werden.
Nach Abschluß des Stapelverfahrens hat man also be
reits vereinzelte Chipstapel, die lediglich durch
die Trägerplatte 22 bzw. den Hilfsstoff 26 gehalten
sind. Die fertigen Chipstapel werden durch Lösen
des Hilfsstoffs 26, z. B. Aufschmelzen des Klebstof
fes oder des Lots, Aktivieren des Klebstoffes oder
der Klebefolie mittels Temperatur oder UV-Licht,
vereinzelt.
Fig. 3 zeigt wiederum eine andere Grundplatte 31,
aus Kopfdrähten 32 In einer Matrix 34. Die Kopf
drähte 32 bzw. ihre Oberflächen 33 definieren die
Grundposition, an der die einzelnen Chiplagen 1, 2
ausgerichtet werden. Die Matrix 34 kann z. B. eine
Lochmaske oder eine Kunststoffmatrix sein, die bei
hohen Temperaturen schmilzt. Im Falle einer Loch
maske werden die Kopfdrähte 32 ebenfalls durch An
legen eines Unterdrucks angesaugt und fixiert. Nach
Abschluß des Stapelverfahrens wird die Beaufschla
gung mit Unterdruck beendet und die Kopfdrähte 32
werden einfach aus der Lochmaske herausgezogen.
Als Grundplatte kann natürlich auch eine weitere,
der Klebefolie 8 vergleichbare aktivierbare Klebe
folie dienen, die bei höheren Temperaturen bzw. an
deren Wellenlängen als die Klebefolie 8 aktivierbar
ist.
Fig. 4 zeigt noch einmal in einer Übersicht die
Temperaturabhängigkeit der Haftkräfte der verschie
denen Klebstoffe. Der Leitkleber LK wird auf die
Wafer gedruckt oder gestempelt und zunächst bis ca.
80°C ausgehärtet (erste Stufe). Durch Erwärmen auf
etwa 180°C wird der Leitkleber gehärtet und die
Chiplage fixiert (zweite Stufe). Die Haftkraft des
Leitklebers sollte also beim Durchlauf eines Ver
fahrenszyklus zwischen 100°C und 300°C etwa ste
tig zunehmen.
In dem Temperaturbereich zwischen 80 und 100°C, al
so zwischen der ersten und der zweiten Stufe, nimmt
die Haftkraft der Klebefolie F rapide ab. Während
also der Leitkleber ausgehärtet wird und die ein
zelnen Chiplagen fest aufeinander haften, löst sich
die Klebefolie gleichzeitig ab.
Bei den Temperaturen, die beim Durchlauf durch die
einzelnen Verfahrenszyklen erreicht werden, bleibt
jedoch die Haftkraft des Hilfstoffes H, mit der die
unterste Chiplage auf der Trägerplatte fixiert
wird, im wesentlichen erhalten. Die Haftkraft des
Hilfsstoffs H darf erst bei höheren Temperaturen,
z. B. bei etwa 200°C merklich abnehmen, so daß sich
nach Abschluß des Verfahrens die Chipstapel erst
während der Endaushärtung des gesamten Stapels,
d. h. bei ca. 200 bis 300°C, ablösen.
Durch die Abstimmung der einzelnen Aktivierungsbe
reiche der verschiedenen verwendeten Kleber läßt
sich das Verfahren in besonders kostengünstiger
Weise steuern und optimieren.
Claims (12)
1. Verfahren zur Herstellung von Chipstapeln durch
Aufeinanderstapeln von Wafern, wobei die ein
zelnen Wafer miteinander verklebt und der re
sultierende Stapel abschließend senkrecht in
Chipstapel zerteilt wird, dadurch gekennzeich
net, daß die Wafer auf ihrer Unterseite (7, 7')
mit einer Klebefolie (8, 8') versehen werden,
anschließend so in Chips (3, 3') zerteilt wer
den, daß die Klebefolie (8, 8') intakt bleibt
und die an der Klebefolie haftenden Chips
(3, 3') aufeinandergestapelt werden, wobei eine
erste Lage (1) von Chips (3) auf einer Grund
platte (11, 21, 31) reversibel befestigt werden
und die Klebefolie (8) entfernt wird und die
nächste Lage (2) von Chips (3') auf der Unter
seite (7) der bereits auf der Grundplatte
(11, 21, 31) befestigten Chips (3) fixiert werden
und die Klebefolie (8') entfernt wird, wobei
die letzten beiden Schritte so oft wiederholt
werden, bis die gewünschte Anzahl von Chips
(3, 3') aufeinander gestapelt ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeich
net, daß eine in ihrer Haftkraft deaktivierbare
Klebefolie (8, 8') verwendet wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeich
net, daß die Klebefolie (8, 8') durch Erwärmung
oder Bestrahlung mit UV-Licht deaktiviert wird.
4. Verfahren nach einem der vorhergehenden Ansprü
che, dadurch gekennzeichnet, daß zur Fixierung
der Chips (3, 3') ein Kleber, insbesondere ein
Leitkleber (6) verwendet wird.
5. Verfahren nach einem der vorhergehenden Ansprü
che, dadurch gekennzeichnet, daß die Wafer mit
tels der Klebefolien (8, 8') auf Trägerplatten
(9, 9') aufgeklebt werden, welche mit der Klebe
folie (8, 8') entfernt werden können.
6. Verfahren nach einem der vorhergehenden Ansprü
che, dadurch gekennzeichnet, daß eine Grund
platte (11, 21, 31) verwendet wird, die eine de
finierte Grundposition für die nachfolgenden
Stapel von Chips (3, 3') vorgibt.
7. Verfahren nach einem der vorhergehenden Ansprü
che, dadurch gekennzeichnet, daß eine Grund
platte (11, 21, 31) mit einer Vorstrukturierung
verwendet wird, entlang welcher die abschließende
Zerteilung der auf der Grundplatte
(11, 21, 31) haftenden Chipstapel vorgenommen
wird.
8. Verfahren nach Anspruch 6 oder 7, dadurch ge
kennzeichnet, daß als Grundplatte (11, 21) ein
mit seiner Unterseite auf einer Trägerplatte
(12, 22) fixierter Wafer (14, 24) verwendet wird.
9. Verfahren nach Anspruch 6 oder 7, dadurch ge
kennzeichnet, daß als Grundplatte (31) eine Ma
trix (34) von Kopfdrähten (32) verwendet wird.
10. Verfahren nach einem der Ansprüche 8 oder 9,
dadurch gekennzeichnet, daß die Kopfdrähte (32)
in der Matrix (34) bzw. die Trägerplatte (12)
durch Ansaugen mit Unterdruck fixiert werden.
11. Verfahren nach Anspruch 6 oder 7, dadurch ge
kennzeichnet, daß als Grundplatte eine weitere
Klebefolie verwendet wird.
12. Verfahren nach einem der vorhergehenden Ansprü
che, dadurch gekennzeichnet, daß die Lagen
(1, 2) von Chips (3, 3') durch ein mechanisches
oder optisches Zentrierverfahren zur Grundposi
tion ausgerichtet werden.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19739684A DE19739684B4 (de) | 1997-09-10 | 1997-09-10 | Verfahren zur Herstellung von Chipstapeln |
US09/143,309 US6040204A (en) | 1997-09-10 | 1998-08-28 | Method of stacking chips with a removable connecting layer |
JP10253619A JPH11163258A (ja) | 1997-09-10 | 1998-09-08 | チップステープルの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19739684A DE19739684B4 (de) | 1997-09-10 | 1997-09-10 | Verfahren zur Herstellung von Chipstapeln |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19739684A1 true DE19739684A1 (de) | 1999-03-11 |
DE19739684B4 DE19739684B4 (de) | 2006-04-13 |
Family
ID=7841839
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19739684A Expired - Fee Related DE19739684B4 (de) | 1997-09-10 | 1997-09-10 | Verfahren zur Herstellung von Chipstapeln |
Country Status (3)
Country | Link |
---|---|
US (1) | US6040204A (de) |
JP (1) | JPH11163258A (de) |
DE (1) | DE19739684B4 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005047566C5 (de) * | 2005-10-05 | 2011-06-09 | Semikron Elektronik Gmbh & Co. Kg | Anordnung mit einem Leistungshalbleiterbauelement und mit einem Gehäuse sowie Herstellungsverfahren hierzu |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19850873A1 (de) * | 1998-11-05 | 2000-05-11 | Philips Corp Intellectual Pty | Verfahren zum Bearbeiten eines Erzeugnisses der Halbleitertechnik |
US6110806A (en) * | 1999-03-26 | 2000-08-29 | International Business Machines Corporation | Process for precision alignment of chips for mounting on a substrate |
DE19962763C2 (de) * | 1999-07-01 | 2001-07-26 | Fraunhofer Ges Forschung | Verfahren zum Vereinzeln eines Wafers |
JP2001044144A (ja) * | 1999-08-03 | 2001-02-16 | Tokyo Seimitsu Co Ltd | 半導体チップの製造プロセス |
JP3822043B2 (ja) * | 2000-09-25 | 2006-09-13 | 太陽誘電株式会社 | チップ部品組立体の製造方法 |
ITMI20022767A1 (it) * | 2002-12-24 | 2004-06-25 | St Microelectronics Srl | Processo per realizzare un dispositivo a semiconduttore |
DE10342980B3 (de) * | 2003-09-17 | 2005-01-05 | Disco Hi-Tec Europe Gmbh | Verfahren zur Bildung von Chip-Stapeln |
US7268884B2 (en) * | 2003-12-23 | 2007-09-11 | Optoplan As | Wavelength reference system for optical measurements |
WO2005078789A1 (en) * | 2004-01-13 | 2005-08-25 | Infineon Technologies Ag | Chip-sized filp-chip semiconductor package and method for making the same |
CN102263039B (zh) * | 2010-05-24 | 2013-08-14 | 日月光半导体制造股份有限公司 | 晶粒总成的制造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5135878A (en) * | 1990-08-28 | 1992-08-04 | Solid State Devices, Inc. | Schottky diode |
US5412865A (en) * | 1991-08-30 | 1995-05-09 | Murata Manufacturing Co., Ltd. | Method of manufacturing multilayer electronic component |
US5199163A (en) * | 1992-06-01 | 1993-04-06 | International Business Machines Corporation | Metal transfer layers for parallel processing |
DE69231785T2 (de) * | 1992-09-14 | 2001-11-15 | Shellcase Ltd., Jerusalem | Verfahren zum herstellen integrierte schaltungsanordnungen |
US5557148A (en) * | 1993-03-30 | 1996-09-17 | Tribotech | Hermetically sealed semiconductor device |
US5480503A (en) * | 1993-12-30 | 1996-01-02 | International Business Machines Corporation | Process for producing circuitized layers and multilayer ceramic sub-laminates and composites thereof |
DE4417164C1 (de) * | 1994-05-17 | 1995-06-22 | Bosch Gmbh Robert | Hochspannungskippdiode insb. geeignet als Zündspannungsverteiler eines Verbrennungsmotors |
MY114888A (en) * | 1994-08-22 | 2003-02-28 | Ibm | Method for forming a monolithic electronic module by stacking planar arrays of integrated circuit chips |
JP3496347B2 (ja) * | 1995-07-13 | 2004-02-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
US5817530A (en) * | 1996-05-20 | 1998-10-06 | Micron Technology, Inc. | Use of conductive lines on the back side of wafers and dice for semiconductor interconnects |
US5953588A (en) * | 1996-12-21 | 1999-09-14 | Irvine Sensors Corporation | Stackable layers containing encapsulated IC chips |
-
1997
- 1997-09-10 DE DE19739684A patent/DE19739684B4/de not_active Expired - Fee Related
-
1998
- 1998-08-28 US US09/143,309 patent/US6040204A/en not_active Expired - Fee Related
- 1998-09-08 JP JP10253619A patent/JPH11163258A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005047566C5 (de) * | 2005-10-05 | 2011-06-09 | Semikron Elektronik Gmbh & Co. Kg | Anordnung mit einem Leistungshalbleiterbauelement und mit einem Gehäuse sowie Herstellungsverfahren hierzu |
Also Published As
Publication number | Publication date |
---|---|
DE19739684B4 (de) | 2006-04-13 |
JPH11163258A (ja) | 1999-06-18 |
US6040204A (en) | 2000-03-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP2259311B1 (de) | Verfahren zum Einbetten zumindest eines Bauelements in einem Leiterplattenelement | |
DE19834459B4 (de) | Solarbatteriemodul und Verfahren für dessen Herstellung | |
DE69018956T2 (de) | Monolitische Laserdiodenvielfachanordnung und Verfahren zu ihrer Herstellung. | |
DE60008093T2 (de) | Verfahren zur herstellung von eingebetteten elektronischen bauteilen | |
DE4415132C2 (de) | Verfahren zur formgebenden Bearbeitung von dünnen Wafern und Solarzellen aus kristallinem Silizium | |
DE4006063C2 (de) | Verfahren zur Herstellung einer Leiterplatte | |
DE2411259A1 (de) | Integrierter schaltkreis und verfahren zu seiner herstellung | |
DE4010370C2 (de) | Verfahren zum Herstellen von Halbleiterbauteilen | |
DE102007003809A1 (de) | Verfahren zum Herstellen einer Leuchtdiodenanordnung und Leuchtdiodenanordnung | |
DE102004005529A1 (de) | Piezoelektrisches Element der Schichtungsbauart und zugehöriges Herstellungsverfahren | |
DE19739684A1 (de) | Verfahren zur Herstellung von Chipstapeln | |
WO2018087008A1 (de) | Einkapselungsfolie für ein photovoltaikmodul in schindelbauweise | |
EP0811667A2 (de) | Verfahren zur Herstellung mechanisch fester Klebstoffverbindungen zwischen Oberflächen | |
DE69127316T2 (de) | Verfahren zum Zusammenbau eines Leiterrahmens | |
EP0477600A1 (de) | Verfahren zum Befestigen eines mit wenigstens einem Halbleiterbauelement versehenen Halbleiterkörpers auf einem Substrat | |
DE2315711A1 (de) | Verfahren zum kontaktieren von in einem halbleiterkoerper untergebrachten integrierten schaltungen mit hilfe eines ersten kontaktierungsrahmens | |
DE69105070T2 (de) | Verfahren zum Herstellen eines isolierenden Substrats für Halbleiterbauelemente und eine dazu verwendete, mit einem Muster versehene, Metallplatte. | |
DE3829248C2 (de) | ||
DE3931551C2 (de) | Verfahren zum Herstellen eines Substrates | |
DE19819054B4 (de) | Verfahren und Vorrichtung zur Montage und Justierung von Bauteilen auf einer Befestigungsunterlage | |
DE102008053645A1 (de) | Verfahren zum Herstellen von mehreren Halbleiter-Bauelementen | |
DE1614357B1 (de) | Verfahren zum Herstellen einer integrierten Halbleiterschaltung | |
DE3539318C2 (de) | ||
DE112004000956T5 (de) | Verfahren zur Ausbildung einer Verbindung | |
DE2707931A1 (de) | Verfahren zum aufbringen einer schutzschicht auf halbleiterbauelementen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8339 | Ceased/non-payment of the annual fee |