DE19723652A1

DE19723652A1 - Festspeicherbauelement (ROM) mit NAND-Struktur mit amorphem Silizium und Verfahren zu seiner Herstellung

Info

Publication number: DE19723652A1
Application number: DE19723652A
Authority: DE
Inventors: Jemmy Wen
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1997-03-27
Filing date: 1997-06-05
Publication date: 1998-10-01
Anticipated expiration: 2017-06-06
Also published as: JPH10275867A; GB2325339B; FR2761529A1; DE19723652C2; GB9710013D0; SG65651A1; GB2325339A; NL1006264C2; JP3008185B2; US5869373A; FR2761529B1

Description

Die Erfindung betrifft allgemein Halbleiterspeicher-Bauelemente, ins besondere einen Festspeicher (ROM = read-only memory) mit NAND- Struktur auf der Basis von amorphem Silizium, bei dem ein Feld oder Array aus MOSFET-Speicherzellen (MOSFET = metal-oxide semicon ductor field-effect transistor; Metall-Oxid-Halbleiter-Feldeffekttran sistor), deren Source/Drain-Zonen aus amorphem Silizium gebildet sind, basierend auf einer Silizium-Auf-Isolator-Struktur, einer sogenannten SOI-Struktur (SOI = silicon-on-insulator) ausgebildet ist.

Ein Festspeicher oder Festwertspeicher (ROM) ist ein nicht-flüchtiger Halbleiterspeicher, der in großem Umfang in Rechner- und Mikropro zessorsystemen dazu eingesetzt wird, permanent solche Information zu speichern, die beispielsweise Programme und Daten beinhalten und häufig verwendet werden, beispielsweise in dem sogenannten BIOS (Abkürzung für Basic Input/Output System, ein bei Personal Computern weitverbreitetes Betriebssystem) oder dergleichen. Die Herstellung von ROMs beinhaltet äußerst komplizierte und zeitraubende Prozesse und macht eine kostspielige Anlage sowie einen erheblichen Materialaufwand erforderlich. Deshalb wird üblicherweise der permanent in den ROMs abzuspeichernde Binärcode zunächst von dem Kunden definiert und vom Kunden an den Fertigungsbetrieb geleitet, wo das ROM entsprechend programmiert wird.

Die meisten ROMs sind in ihrer Halbleiterstruktur identisch, sie unter scheiden sich nur durch die unterschiedlichen gespeicherten Binärcodes. Deshalb können ROM-Bauelemente bis zu dem Stadium vorgefertigt werden, bei dem die Datenprogrammierung erfolgt, so daß die halbferti gen Produkte auf Lager gehalten werden und auf Kundenaufträge war ten. Der Kunde liefert dann die Daten an die Fertigungsstätte, wo die Daten in die halbfertigen ROMs mit Hilfe eines sogenannten Masken programmierprozesses einprogrammiert werden. Diese Prozedur ist mittlerweile Standard in der Halbleiterindustrie bei der Fertigung von ROMs.

Bei den meisten konventionellen ROMs werden MOSFETs, also Metall- Oxid-Halbleiter-Feldeffekttransistoren als Speicherzellen verwendet, um permanent binäre Daten zu speichern. Im Stadium des Maskenpro grammierprozesses wird ein Dotierstoff in ausgewählte Kanalzonen eindotiert, um den entsprechenden Speicherzellen unterschiedliche Schwellenspannungen zu verleihen, welche die Speicherung unterschied licher Werte binär-kodierter Daten repräsentieren. Ob eine MOSFET- Speicherzelle so eingestellt ist, daß sie eine binäre Ziffer 0 oder 1 speichert, hängt davon ab, ob die betreffende Kanalzone mit Dotier stoffen dotiert wurde oder nicht. Wenn eine Kanalzone dotiert wird, wird die zugehörige MOSFET-Speicherzelle auf eine niedrige Schwellen spannung eingestellt, um dadurch die MOSFET-Speicherzelle auf einen permanenten EIN-Zustand zu bringen, der die Speicherung einer ersten binären Ziffer repräsentiert, beispielsweise einer 0. Die MOSFET-Zelle bleibt ansonsten auf einer hohen Schwellenspannung und ist dement sprechend auf einen dauernden AUS-Zustand eingestellt und repräsentiert in unserem Beispiel dann eine binäre Ziffer 1.

In den Fig. 1A bis 1C ist ein konventionelles ROM-Bauelement darge stellt. Fig. 1A ist eine schematische Draufsicht auf das ROM-Bauele ment; Fig. 1B ist eine Querschnittansicht des Bauelements nach Fig. 1 entlang der Linie IB-IB; und Fig. 1C ist eine Querschnittansicht des ROM-Bauelements nach Fig. 1 entlang der Schnittlinie IC-IC.

Wie zu sehen ist, enthält das konventionelle ROM-Bauelement ein Halb leitersubstrat, beispielsweise ein P-leitendes Siliziumsubstrat, auf dem mehrere parallel beabstandete Bit-Leitungen 11 und mehrere parallel beabstandete Wort-Leitungen 13, welche die Bit-Leitungen 11 kreuzen, ausgebildet sind. Die Wort-Leitungen 13 sind von den darunter liegen den Bit-Leitungen durch eine Oxidschicht 12 isoliert. Dieses ROM-Bau element enthält ein Feld von MOSFET-Speicherzellen 14, denen jeweils ein Segment der Wort-Leitungen 13 zwischen jedem benachbarten Paar von Bit-Leitungen 11 zugeordnet ist.

Wie in Fig. 1C zu sehen ist, wird bei dem Herstellungsverfahren der konventionellen ROM-Bauelemente ein erster Schritt ausgeführt, bei dem eine Ionenimplantation erfolgt, um einen N-Dotierstoff, beispielsweise Arsen (As) in ausgewählte Zonen des Substrats 10 einzudotieren und so mehrere parallel beabstandete Diffusionszonen zu bilden, die als Bit- Leitungen 11 fungieren. Die Zwischenzone zwischen jeweils benach barten paarweisen Bit-Leitungen 11 dient als Kanalzone 16. Anschlie ßend erfolgt eine thermische Oxidation des Wafers, um die Oxidschicht 12 auf der gesamten Oberfläche des Wafers zu bilden. Als nächstes wird auf dem Wafer eine leitende Schicht gebildet, beispielsweise eine stark dotierte Polysiliziumschicht, und anschließend wird diese Schicht selek tiv mit Hilfe eines Photolithographie- und Ätzprozesses entfernt. Die stehenbleibenden Abschnitte der leitenden Schicht dienen als Wort-Lei tungen 13. Dies schließt die Fertigung eines halbfertigen Produkts des ROM-Bauelements ab, welches dann auf Weiterbearbeitung entsprechend einem Kundenauftrag wartet.

Bei dem Maskenprogrammierprozeß wird zunächst auf dem Wafer eine Maske 15 ausgebildet. Diese Maske 15 ist vorab so definiert, daß mehrere Kontaktfenster gebildet werden, entsprechend dem Bit-Muster der binärkodierten Daten, die in das ROM-Bauelement für den perma nenten Verbleib einprogrammiert werden. Diese Kontaktfenster legen solche Kanalzonen frei, die zu einer ausgewählten Gruppe von MOSFET-Speicherzellen des ROM-Bauelements gehören, die auf einen permanenten EIN- oder Einschaltzustand einzustellen sind. Die be deckten MOSFET-Speicherzellen sind auf den dauernden AUS-Zustand eingestellt. Anschließend erfolgt eine Ionenimplantation des Wafers, um einen P-Dotierstoff, beispielsweise Bor (B) durch die Kontaktfenster der Maskierschicht 15 hindurch in die freiliegenden Kanalzonen einzudotie ren. Dies schließt den sogenannten Code-Implantationsprozeß ab.

In dem fertigen ROM-Bauelement bewirken die dotierten Kanalzonen, daß die dazugehörigen MOSFET-Speicherzellen auf eine niedrige Schwellenspannung eingestellt sind, wodurch diese MOSFET-Speicher zellen effektiv auf den dauernden EIN-Zustand eingestellt sind und die permanente Speicherung einer ersten binären Ziffer repräsentieren, beispielsweise einer 0. Andererseits bewirken die nicht-dotierten Kanal zonen, daß die dazugehörigen MOSFET-Speicherzellen eine hohe Schwellenspannung aufweisen, was dem permanenten AUS-Zustand der MOSFET-Speicherzellen und somit der dauernden Speicherung einer zweiten binären Ziffer entspricht, in unserem Beispiel der Ziffer 1.

Da bei dem oben erläuterten ROM-Bauelement die Source/Drain-Zonen durch Ionenimplantation in dem Substrat ausgebildet werden, ist die Trennung zwischen den Source/Drain-Zonen und dem Substrat schlecht. Da außerdem zur Trennung der Source/Drain-Zonen gegenüber dem Substrat ein Diodenübergang verwendet wird, erhöht sich der Leck strom, wenn die angelegte Spannung erhöht wird. Da außerdem die Stärke dieses Leckstroms proportional ist zu der Kontaktfläche zwischen den Source/Drain-Zonen und dem Substrat, ist die Betriebsspannung auf einen geringen Wert begrenzt, damit ein starker Leckstrom vermieden wird.

Hauptaufgabe der Erfindung ist die Schaffung eines ROM-Bauelements, welches auf einer SOI-Struktur (Silizium-Auf-Isolator) ausgebildet ist, um eine Trennung zwischen den Source/Drain-Zonen und dem darunter liegenden Substrat zu schaffen und so das Auftreten von Leckströmen an dieser Stelle zu vermeiden.

Außerdem soll durch die vorliegende Erfindung ein ROM-Bauelement geschaffen werden, welches auf einer SOI-Struktur ausgebildet ist, die das Zustandekommen eines Durchbruchs an dem Diodenübergang zwischen den Source/Drain-Zonen und dem Substrat zwecks Erhöhung der Betriebsspannung verhindern kann.

Außerdem soll die vorliegende Erfindung ein Verfahren zum Herstellen eines solchen ROM-Bauelements angeben.

Weitere Ziele und Vorteile der Erfindung ergeben sich aus der nach stehenden Beschreibung und aus der Umsetzung der Erfindung in die Praxis. Die Ziele und Vorteile der Erfindung werden erreicht mit Hilfe der Merkmale und Merkmalskombinationen, die in den Ansprüchen angegeben sind.

Um die oben angesprochenen Aufgaben (teilweise) zu lösen, schafft die Erfindung ein neues ROM-Bauelement und ein Verfahren zum Herstellen eines solchen Bauelements. Das ROM-Bauelement enthält ein Feld aus MOSFET-Speicherzellen mit NAND-Struktur basierend auf amorphem Silizium.

Das erfindungsgemäße Verfahren zum Herstellen dieses ROM-Bauele ments mit NAND-Struktur auf der Basis amorphen Siliziums beinhaltet die Schritte: Anfertigen eines Halbleitersubstrats und Ausbilden einer ersten Isolierschicht auf dem Substrat; Bilden einer eigenleitenden amorphen Siliziumschicht auf der ersten Isolierschicht; Entfernen aus gewählter Bereiche der eigenleitenden amorphen Siliziumschicht, um mehrere im wesentlichen parallele und beabstandete Diffusionszonen zu bilden, die als Bit-Leitungen fungieren, welche in eine erste Richtung verlaufen; Durchführen einer Ionenimplantation an den Diffusionszonen, um einen Dotierstoff eines ersten Halbleitertyps in die Diffusionszonen einzubringen und dadurch deren Schwellenspannung auf einen vorbe stimmten Pegel einzustellen; Ausbilden mehrerer erster Seitenwand distanzelemente, jeweils an einer Seitenwand der Diffusionszonen; Aus bilden einer zweiten Isolierschicht über den gesamten freiliegenden Oberflächen der ersten Isolierschicht, der Diffusionszonen und der ersten Seitenwanddistanzelemente; Ausbilden einer leitenden Schicht über der zweiten Isolierschicht; Entfernen ausgewählter Bereiche der leitenden Schicht, um mehrere im wesentlichen parallele, beabstandete Gate-Zonen zu bilden, die als Wort-Leitungen fungieren, welche in einer zweiten Richtung orientiert sind, welche die Bit-Leitungen kreuzt, wobei die gekreuzten Abschnitte zwischen den Gate-Zonen und den Diffusions zonen mehrere Stellen definieren, an denen ein Feld von Speicherzellen gebildet wird; wobei die Diffusionszonen aufgeteilt werden in mehrere Kanalzonen unterhalb der Gate-Zonen und mehrere Source/Drain-Zonen, die sich unterhalb der Kanalzonen befinden, und Ausbilden mehrerer zweiter Seitenwandabstandselemente, jeweils auf einer Seitenwand der Gate-Zonen.

An diese Schritte schließt sich das Erstellen einer Maske an, welche eine ausgewählte Anzahl von Stellen auf den Gate-Zonen freilegt, die zu einer ersten ausgewählten Gruppe von Speicherzellen des ROM-Bauele ments gehören, die in einen dauernden AUS-Zustand einzustellen sind, während die nicht-freigelegten Stellen zu einer zweiten ausgewählten Gruppe von Speicherzellen gehören, die auf einen permanenten EIN- Zustand eingestellt werden; Ausführen einer Ionenimplantation, um einen Dotierstoff eines zweiten Halbleitertyps durch die Maske hindurch in die zugehörigen Kanalzonen einzubringen, damit die dotierte Gruppe von Kanalzonen die zugehörigen Speicherzellen veranlaßt, in einen dauernden AUS-Zustand gebracht zu werden, während die undotierte Gruppe von Kanalzonen die zugehörigen Speicherzellen veranlaßt, einen dauernden EIN-Zustand einzunehmen; Ausbilden einer dritten Isolier schicht zum Abdecken sämtlicher freiliegender Oberflächen der zweiten Isolierschicht, der Gate-Zonen und der zweiten Seitenwanddistanz elemente; Ausbilden mehrerer Source/Drain-Kontaktfenster und Gate- Kontaktfenster durch die dritte Isolierschicht und die zweite Isolier schicht hindurch, wobei die Source/Drain-Kontaktfenster sämtliche Source/Drain-Zonen und die Gate-Kontaktfenster eine ausgewählte An zahl von Stellen der Gate-Zonen, die zu den im EIN-Zustand befind lichen Speicherzellen gehören, freilegen; und Einfüllen eines leitenden Materials in die Source/Drain-Kontaktfenster und die Gate-Kontakt fenster, um mehrere Gate-Elektroden in den Gate-Kontaktfenstern bzw. mehrere Source/Drain-Elektroden in den Source/Drain-Kontaktfenstern auszubilden.

Gemäß einem anderen Aspekt ist die Erfindung auf eine Halbleiterstruk tur des oben erläuterten ROM-Bauelements mit NAND-Struktur auf der Basis von amorphem Silizium gerichtet, welcher aufweist: ein Halb leitersubstrat, eine auf dem Substrat gebildete erste Isolierschicht, mehrere im wesentlichen parallel beabstandete Diffusionszonen, die über der ersten Isolierschicht in einer ersten Richtung ausgebildet sind und als Bit-Leitungen fungieren, mehrere erste Seitenwanddistanzelemente, die an den Seitenwänden der Diffusionszonen gebildet sind, eine zweite Isolierschicht, die die erste Isolierschicht, die Diffusionszonen und die ersten Seitenwanddistanzelemente bedeckt. Die Struktur enthält außer dem mehrere im wesentlichen parallel beabstandete Gate-Zonen, die über der zweiten Isolierschicht in einer zweiten Richtung ausgebildet sind und als Wort-Leitungen fungieren, welche die Bit-Leitungen kreuzen, wobei die gekreuzten Bereiche zwischen den Gate-Zonen und den Diffusionszonen ein Feld von Speicherzellen des ROM-Bauelements definieren, die Diffusionszonen aufgeteilt sind in mehrere Kanalzonen, die sich unterhalb der Gate-Zonen befinden, und mehrere Source/Drain- Zonen zwischen den Kanalzonen, wobei eine erste ausgewählte Gruppe von Kanalzonen, die zu einer ersten ausgewählten Gruppe von Speicher zellen gehören, welche auf einen permanenten AUS-Zustand eingestellt sind, mit Dotierstoff dotiert werden, während eine zweite ausgewählte Gruppe der Kanalzonen, die zu einer zweiten ausgewählten Gruppe von Speicherzellen gehören, die auf einen dauernden EIN-Zustand eingestellt sind, undotiert bleiben. Außerdem enthält die Struktur mehrere zweite Seitenwandistanzelemente, jeweils auf einer Seitenwand der Gate-Zone gebildet, eine dritte Isolierschicht über der zweiten Isolierschicht und den Gate-Zonen, wobei die dritte Isolierschicht mit mehreren Source/Drain-Kontaktfenstern ausgebildet ist, die sämtliche Source/Drain-Zonen in den Diffusionszonen freilegen, und mehreren Gate-Kontaktfenstern ausgestattet ist, welche eine ausgewählte Anzahl von Stellen der Gate-Zonen freilegen, die zu den im EIN-Zustand be findlichen Speicherzellen gehören, mehrere Source/Drain-Elektroden in den Source/Drain-Kontaktfenstern der dritten Isolierschicht und mehrere Gate-Elektroden in den Gate-Kontaktfenstern der dritten Isolierschicht ausgebildet sind.

Es versteht sich, daß die obige allgemeine und die nachfolgende detail lierte Beschreibung der Erfindung lediglich beispielhaft ist.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1A eine schematische Draufsicht auf ein konventionelles ROM- Bauelement;

Fig. 1B eine schematische Schnittansicht des konventionellen ROM- Bauelements nach Fig. 1A, geschnitten gemäß der Linie IB-IB;

Fig. 1C eine schematische Schnittansicht des konventionellen ROM- Bauelements gemäß Fig. 1A, geschnitten entlang der Linie IC-IC;

Fig. 2 bis 2E schematische geschnittene perspektivische Ansichten, die die Schritte veranschaulichen, die das Verfahren der Erfindung zum Fertigen eines ROM-Bauelements mit NAND-Struktur auf der Basis amorphen Siliziums ausmachen;

Fig. 2F bis 2H schematische Querschnittansichten, die jeweils Schnitte entlang Linien I-I und II-II der Fig. 2E zeigen und weitere Schritte veranschaulichen, die zu dem erfindungsgemäßen Verfahren gehören;

Fig. 3 eine schematische Draufsicht des fertigen Produkts einer bevor zugten Ausführungsform des ROM-Bauelements; und

Fig. 4 eine Ersatzschaltung eines Teils des fertigen Produkts des in Fig. 3 gezeigten ROM-Bauelements.

Detaillierte Beschreibung der bevorzugten Ausführungsform

In der folgenden Figurenbeschreibung sind mit gleichen und ähnlichen Bezugszeichen gleiche und ähnliche Teile bezeichnet.

Fig. 2A bis 2H sind Schnittansichten und veranschaulichen die Schritte beim erfindungsgemäßen Herstellungsverfahren für ein ROM-Bauelement mit NAND-Struktur auf der Basis von amorphem Silizium. Insbesondere handelt es sich bei dem ROM-Bauelement um ein solches mit einem Feld aus MOSFET-Speicherzellen zur permanenten Speicherung binärer Daten.

Wie in Fig. 2A gezeigt ist, beinhaltet der erste Schritt die Erstellung eines Halbleitersubstrats 30 eines ersten Halbleitertyps, beispielsweise eines P-leitenden Siliziumsubstrats. Anschließend wird auf dem Substrat 30 eine erste Isolierschicht 32 gebildet, beispielsweise in Form einer Siliziumdioxid- oder einer Siliziumnitridschicht. Anschließend erfolgt ein durch Plasma unterstütztes chemisches Niederschlagen aus der Dampf phase (PECVD-Verfahren) auf dem Wafer mit gasförmigem SiH₄ bei einer Temperatur von 350°C bis 575°C, wodurch eine eigenleitende amorphe Siliziumschicht 34 auf der ersten Isolierschicht 32 gebildet wird.

Fig. 2B zeigt den anschließenden Schritt, bei dem die eigenleitende amorphe Siliziumschicht 34 mit Hilfe eines Photolithographie- und Ätz prozesses selektiv entfernt wird, um mehrere, im wesentlichen parallele und gleichmäßig beabstandete Schichten 36 aus amorphem Silizium zu bilden, die in einer ersten Richtung orientiert sind. Als nächstes erfolgt eine Ionenimplantation des Wafers, um einen Dotierstoff eines ersten Halbleitertyps, beispielsweise Bor (B) in das amorphe Silizium der Schichten 36 einzudotieren und dadurch deren Schwellenspannung auf einen vorbestimmten Pegel einzustellen. Die dotierten amorphen Sili ziumschichten 36 werden im folgenden als Diffusionszonen bezeichnet, tragen aber nach wie vor das gleiche Bezugszeichen 36.

Bei dem anschließenden Schritt gemäß Fig. 2C werden mehrere erste Seitenwanddistanzelemente 40 ausgebildet, jeweils eines auf einer Seiten wand der Diffusionszonen 36. Die ersten Seitenwanddistanzelemente 40 können beispielsweise dadurch gebildet werden, daß man zunächst eine Seitenwandisolierschicht niederschlägt, beispielsweise eine Silizium dioxid- oder eine Siliziumnitridschicht, die eine vorbestimmte Dicke auf der gesamten Oberfläche des Wafers hat, um anschließend mit Hilfe anisotropen Trockenätzens an der Seitenwandisolierschicht so lange eine Bearbeitung durchzuführen, bis die Oberseite und die darunter liegende Isolierschicht 32 freiliegen. Die stehengebliebenen Abschnitte der Seiten wandisolierschicht dienen dann als die vorerwähnten ersten Seitenwand distanzelemente 40. Anschließend wird eine zweite Isolierschicht 42, beispielsweise eine Schicht aus Siliziumdioxid oder aus Siliziumnitrid, die als Gateoxidschicht fungiert, durch Aufdampfen nach dem CVD- Verfahren auf die gesamte Oberfläche des Wafers aufgebracht, so daß sämtliche freiliegenden Oberflächen der ersten Isolierschicht 32, der Diffusionszonen 36 und der ersten Seitenwanddistanzelemente 40 bedeckt sind. Anschließend wird eine leitende Schicht 44, beispielsweise eine Polysiliziumschicht, mit einer vorbestimmten Dicke auf die gesamte Oberfläche des Wafers niedergeschlagen. Wegen der Leerräume zwischen den Diffusionszonen 36 ist die leitende Polysiliziumschicht 44 eine nicht-eingeebnete Schicht, die vertiefte Abschnitte zwischen den Diffusionszonen 36 enthält.

Wie in Fig. 2D zu sehen ist, wird in einem nachfolgenden Schritt die leitende Polysiliziumschicht 44 selektiv durch einen Photolithographie- und Ätzprozeß entfernt, um mehrere, im wesentlichen parallele und beabstandete Polysilizium-Gatezonen 46 zu bilden, die in einer zweiten Richtung orientiert sind und die Diffusionszonen 36 etwa unter einem rechten Winkel schneiden. Anschließend daran erfolgt eine Ionenimplan tation des Wafers, um einen Dotierstoff eines zweiten Halbleitertyps in die Polysilizium-Gatezonen 46 einzubringen, wodurch die Polysilizium- Gatezonen 46 umgewandelt werden in stark dotierte Polysiliziumschich ten mit erhöhtem Leitvermögen. Da die Gate-Zonen 46 über der zweiten Isolierschicht 42 (bei der es sich um eine Oxidschicht handelt) ausgebil det werden, während die Diffusionszonen 36 sich darunter befinden, erfolgt die Dotierung mit den Dotierstoffionen nur in den Gate-Zonen 46, nicht aber in den Diffusionszonen 36. Dieser Prozeß ist daher selbst ausrichtend.

Wie in Fig. 2E gezeigt ist, werden mehrere zweite Seitenwanddistanz elemente 49 gebildet, jeweils eine auf einer Seitenwand der Gate-Zonen 46. Diese zweiten Seitenwanddistanzelemente 49 können beispielsweise dadurch gebildet werden, daß zunächst eine Seitenwandisolierschicht niedergeschlagen wird, beispielsweise eine Schicht aus Siliziumdioxid oder aus Siliziumnitrid, die eine vorbestimmte Dicke auf der gesamten Oberseite des Wafers hat, um anschließend durch anisotropes Trocken ätzen der Seitenwandisolierschicht die Oberseite der darunter liegenden ersten Isolierschicht 32 freizulegen. Die verbleibenden Abschnitte der Seitenwandisolierschicht dienen dann als die vorerwähnten zweiten Sei tenwanddistanzelemente 49.

Fig. 2F zeigt zwei Querschnittansichten der Waferstruktur nach Fig. 2E entsprechend den Schnittlinien I-I' bzw. II-II'. Wie in der linken Skizze der Fig. 2F dargestellt ist, können die Diffusionszonen 36 unterteilt werden in eine Anzahl von Abschnitten, und zwar derart, daß solche Abschnitte, die sich direkt unterhalb der Gate-Zonen 46 befinden, als Kanalzonen fungieren, die mit dem Bezugszeichen 48 versehen sind. Diejenigen Abschnitte, die in den Lücken zwischen den Gate-Zonen 46 liegen, dienen als Source/Drain-Zonen, sie tragen das Bezugszeichen 50. Folglich bilden die einander kreuzenden Abschnitte zwischen den Gate- Zonen 46 und den Diffusionszonen 36 ein Feld von Stellen, an denen die Speicherzellen des ROM-Bauelements ausgebildet sind. Beispiels weise markiert das mit dem Bezugzeichen 51 versehene gestrichelte Kästchen in der linken Skizze der Fig. 2F eine Speicherzelle des ROM- Bauelements, welches eine Kanalzone 48, einen Abschnitt der zweiten Isolierschicht 42, einen Abschnitt der obenliegenden Gate-Zone 46 und zwei Source/Drain-Zonen 50 auf beiden Seiten der Kanalzone 48 ent hält.

Die vorstehend erläuterten Prozeßschritte dienen zur vorläufigen Her stellung eines halbfertigen ROM-Bauelements, welches dann auf Lager genommen wird, um auf Kundenaufträge zu warten. Nachdem der vom Kunden definierte Code vorliegt, wird ein Maskenprogrammierprozeß ausgeführt, um den Binärcode permanent in dem ROM-Bauelement abzuspeichern. Daran schließen sich konventionelle Arbeitsvorgänge an, beispielsweise die Ausbildung von Metallverbindungen, um die Produk tion des ROM-Bauelements abzuschließen. Diese Prozesse werden im folgenden unter Bezugnahme auf die Fig. 2G, 2H und 3 erläutert.

Bei dem in Fig. 2G skizzierten Maskenprogrammierprozeß besteht der erste Schritt darin, daß über die gesamte Oberfläche des Wafers eine Photoresistschicht 52 gebildet wird. Diese Photoresistschicht 52 wird selektiv entfernt, um mehrere Öffnungen zu bilden, die eine ausgewählte Anzahl von Stellen an den Gate-Zonen 46 freilegen, wo eine erste aus gewählte Gruppe von Speicherzellen des ROM-Bauelements gebildet wird, die in einen permanenten AUS-Zustand gebracht werden. Dann wird mit Hilfe der Photoresistschicht 52 als Maske eine Ionenimplanta tion des Wafers mit einem P-Typ-Dotierstoff durchgeführt. Bei diesem Prozeß gelangen Dotierstoffionen durch die Öffnungen in der Photo resistschicht 52 hindurch, um durch die freigelegten Abschnitte der Gate-Zone 46 und der zweiten Isolierschicht 42 in die zugehörigen Kanalzonen 48 einzudringen. Die dotierten Kanalzonen 48 bewirken, daß die zugehörigen Speicherzellen in einen dauernden AUS-Zustand ge bracht werden. Hingegen bewirken die undotierten Kanalzonen 48, daß die zugehörigen Speicherzellen in einen permanenten EIN-Zustand ge bracht werden. Im Anschluß an diesen Schritt wird die Photoresist schicht 52 entfernt.

Bei dem Beispiel nach Fig. 2G wird eine Öffnung oberhalb der Speicherzelle gebildet, die mit dem Bezugszeichen 100 versehen ist. Diese Speicherzelle 100 wird mit Hilfe des Maskenprogrammierpro zesses in den permanenten AUS-Zustand gebracht. Im Gegensatz dazu wird die mit dem Bezugszeichen 102 gekennzeichnete Speicherzelle in einem permanent eingeschalteten Zustand oder EIN-Zustand belassen, da über ihr keine Öffnung gebildet wurde.

Wie in Fig. 2H zu sehen ist, wird nach dem Maskenprogrammierprozeß eine dritte Isolierschicht 54 auf der gesamten Oberfläche des Wafers gebildet, beispielsweise eine Planierschicht oder Einebnungsschicht aus Borphosphorsilikatglas (BPSG). Anschließend werden die dritte Isolier schicht 54 und die zweite Isolierschicht 42 selektiv entfernt, um mehrere Source/Drain-Kontaktfenster 56 zu bilden, die die Oberseite der Source/Drain-Zonen 50 freilegen, und um mehrere Gate-Kontaktfenster 57 zu bilden, die die Oberseite der ausgewählten Anzahl von Stellen der Gate-Zonen 46 freilegen. Anschließend daran wird Metall, beispiels weise Aluminium, in sämtliche Source/Drain-Kontaktfenster 56 und in samtliche Gate-Kontaktfenster 57 eingefüllt, um mehrere Source/Drain- Elektroden 58 und mehrere Gate-Elektroden 59 zu bilden.

Nach der Ausbildung der Source/Drain-Elektroden 58 und der Gate- Elektroden 59 sind sämtliche nachfolgenden Prozeßschritte zur Fertig stellung des ROM-Bauelements konventionelle Schritte, die hier nicht erläutert werden sollen.

Fig. 3 ist eine schematische Draufsicht auf das ROM-Bauelement, Fig. 4 zeigt eine Ersatzschaltung eines Ausschnitts des fertigen ROM-Bau elements. Diese Skizze zeigt, daß ein Feld von Speicherzellen an den Schnittstellen zwischen den Diffusionszonen 36 und den Gate-Zonen 46 gebildet ist. Beispielsweise ist die Schnittstelle, die durch ein gestrichel tes Kästchen mit dem Bezugszeichen 100 markiert ist, eine Stelle für eine im AUS-Zustand befindliche Speicherzelle, wohingegen die Schnitt stelle, die durch ein gestricheltes Kästchen mit dem Bezugszeichen 102 markiert ist, eine Stelle mit einer dauernd im EIN-Zustand befindlichen Speicherzelle ist. Die Gate-Zonen 46 dienen als Wort-Leitungen, die Diffusionszonen 36 dienen als Bit-Leitungen für den Zugriff zu den Binärdaten, die in diesen Speicherzellen abgespeichert sind. Der Zugriff über diese Wort-Leitungen und Bit-Leitungen entspricht dem Stand der Technik und wird hier nicht näher erläutert.

Aus der obigen Beschreibung ist ersichtlich, daß das nach dem erfin dungsgemäßen Verfahren hergestellte ROM-Bauelement zahlreiche Vor teile gegenüber dem Stand der Technik hat. Erstens: da die SOI-Struktur (Silizium-Auf-Isolator) eine Isolierschicht bildet, nämlich die erste Iso lierschicht 32, um die Source/Drain-Zonen von dem Substrat zu trennen, gibt es keinen Leckstrom, der ansonsten durch den Übergang zwischen den Source/Drain-Zonen und dem Substrat bei konventionellen ROM- Bauelementen fließen würde. Zweitens: die SOI-Struktur ermöglicht außerdem das Verhindern eines Durchbruchs, der ansonsten an dem Übergang zwischen den Source/Drain-Zonen und dem Substrat bei her kömmlichen Bauelementen erfolgen würde. Die Betriebsspannung des ROM gemäß der Erfindung kann also gesteigert werden.

Gemäß der obigen Erfindungsbeschreibung ist der erste Halbleitertyp ein P-Typ, der zweite Halbleitertyp ein N-Typ. Allerdings kann in zahlrei chen anderen Ausführungsbeispielen der erste Halbleitertyp dem N-Typ entsprechen, während der zweite Halbleitertyp dem P-Typ entspricht.

Claims

1. Verfahren zum Herstellen eines ROM-Bauelements, umfassend die Schritte:

(1) Herstellen eines Halbleitersubstrats und Bilden einer ersten Isolierschicht (32) auf dem Substrat (30);
(2) Bilden einer eigenleitenden Schicht (34) aus amorphem Silizium auf der ersten Isolierschicht (32);
(3) Entfernen ausgewählter Abschnitte der eigenleitenden amorphen Siliziumschicht (34), um mehrere im wesentlichen parallele und voneinander beabstandete Diffusionszonen (36) zu bilden, die als Bit-Leitungen fungieren und in einer ersten Richtung orien tiert sind;
(4) Ausführen einer Ionenimplantation an den Diffusionszonen, um in diese Dotierstoff eines ersten Halbleitertyps einzudiffundieren und so die Schwellenspannung der Diffusionszonen auf einen vorbestimmten Wert einzustellen;
(5) Ausbilden mehrerer erster Seitenwanddistanzelemente (40), jeweils eines auf einer Seitenwand der Diffusionszonen (36);
(6) Ausbilden einer zweiten Isolierschicht (42) auf freiliegenden Oberflächen der ersten Isolierschicht (32), auf den Diffusions zonen und den ersten Seitenwanddistanzelementen (40);
(7) Bilden einer leitenden Schicht (44) über der zweiten Isolier schicht (42);
(8) Entfernen ausgewählter Abschnitte der leitenden Schicht (44), um mehrere im wesentlichen parallele und beabstandete Gate- Zonen (46) zu bilden, die als Wort-Leitungen fungieren und in einer zweiten Richtung orientiert sind, wobei sie die Bit-Leitun gen überlappen, und die überlappten Abschnitte der Gate-Zone und der Diffusionszone Stellen zur Bildung eines Feldes von Speicherzellen definieren, die Diffusionszonen aufgeteilt sind in mehrere Kanalzonen (48) unterhalb der Kanalzonen und mehre re Source/Drain-Zonen (50), die sich zwischen den Kanalzonen befinden;
(9) Ausbilden mehrerer zweiter Seitenwanddistanzelemente (49), jeweils eines auf einer Seitenwand der Gate-Zonen (46);
(10) Niederschlagen einer Maskenschicht auf freigelegten Ober flächen der zweiten Isolierschicht (42), der Gate-Zonen (46) und der zweiten Seitenwanddistanzelemente (49), und selektives Entfernen von Abschnitten der Maskenschicht (52), um erste Stellen auf den Gate-Zonen freizulegen und eine erste aus gewählte Gruppe von Speicherzellen zu bilden, die auf einen permanenten AUS-Zustand eingestellt werden, und um das Freilegen zweiter Stellen auf den Gate-Zonen zu verhindern und so eine zweite ausgewählte Gruppe von Speicherzellen zu bilden, die auf einen permanenten EIN-Zustand eingestellt sind;
(11) Ausführen einer Ionenimplantation, um einen Dotierstoff eines zweiten Halbleitertyps in die freigelegten Kanalzonen einzu dotieren, wobei die dotierten Kanalzonen Teil der Speicher zellen mit permanentem AUS-Zustand sind und die undotierten Kanalzonen Teil der Speicherzellen sind, die permanent auf den EIN-Zustand eingestellt sind;
(12) Bilden einer dritten Isolierschicht (54) zum Abdecken der frei liegenden Oberflächen der zweiten Isolierschicht, der Gate- Zonen und der zweiten Seitenwanddistanzelemente (49);
(13) Ausbilden mehrerer Source/Drain-Kontaktfenster und mehrerer Gate-Kontaktfenster, die die dritte Isolierschicht und die zweite Isolierschicht durchsetzen, wobei die Source/Drain-Kontakt fenster sämtliche Source/Drain-Zonen freilegen und die Gate- Kontaktfenster eine ausgewählte Anzahl von Stellen auf solchen Gate-Zonen freilegen, die zu den im EIN-Zustand befindlichen Speicherzellen gehören; und
(14) Füllen der Source/Drain-Kontaktfenster und der Gate-Kontakt fenster mit einem leitenden Material, um mehrere Gate-Elek troden in den Gate-Kontaktfenstern und mehrere Source/Drain- Elektroden in den Source/Drain-Kontaktfenstern zu bilden.

2. Verfahren nach Anspruch 1, bei dem der erste Halbleitertyp der P- Typ und der zweite Halbleitertyp der N-Typ ist.

3. Verfahren nach Anspruch 1, bei dem der erste Halbleitertyp der N- Typ und der zweite Halbleitertyp der P-Typ ist.

4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die erste Isolierschicht (32) aus Siliziumdioxid besteht.

5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die eigenlei tende Schicht aus amorphem Silizium (34) durch plasmaverstärktes chemisches Niederschlagen aus der Dampfphase (PECVD-Verfahren) gebildet wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem die ersten Seitenwanddistanzelemente (40) aus Siliziumdioxid gebildet werden.

7. Verfahren nach einem der Ansprüche 1 bis 5, bei dem die ersten Seitenwanddistanzelemente aus Siliziumnitrid gebildet werden.

8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem die zweite Isolierschicht (42) aus Siliziumdioxid gebildet wird.

9. Verfahren nach einem der Ansprüche 1 bis 7, bei dem die zweite Isolierschicht (42) aus Siliziumnitrid gebildet wird.

10. Verfahren nach einem der Ansprüche 1 bis 9, bei dem die leitende Schicht eine dotierte Polysiliziumschicht ist.

11. Verfahren nach einem der Ansprüche 1 bis 10, bei dem die zweite Richtung im wesentlichen rechtwinklig bezüglich der ersten Richtung verläuft.

12. Verfahren nach einem der Ansprüche 1 bis 11, bei dem die zweiten Seitenwanddistanzelemente (49) aus Siliziumnitrid gebildet sind.

13. Verfahren nach einem der Ansprüche 1 bis 11, bei dem die zweiten Seitenwanddistanzelemente (49) aus Siliziumdioxid gebildet sind.

14. Verfahren nach einem der Ansprüche 1 bis 13, bei dem die dritte Isolierschicht (54) eine Einebnungsschicht aus Borphosphorsilikatglas ist.

15. Verfahren nach einem der Ansprüche 1 bis 14, bei dem das leitende Material ein Metall ist.

16. ROM-Bauelement, umfassend:
ein Halbleitersubstrat (30);
eine auf dem Substrat gebildete erste Isolierschicht (32);
mehrere im wesentlichen parallel beabstandete Diffusionszonen (36) auf der ersten Isolierschicht (32), orientiert in eine erste Richtung und als Bit-Leitungen fungierend;
mehrere erste Seitenwanddistanzelemente (40), jeweils eines auf einer Seitenwand der Diffusionszone;
eine zweite Isolierschicht (42), die die erste Isolierschicht, die Diffu sionszonen und die ersten Seitenwanddistanzelemente (40) bedeckt;
mehrere im wesentlichen parallele und beabstandete Gate-Zonen (46), die über der zweiten Isolierschicht (42) gebildet sind, die in eine zweite Richtung orientiert sind, und die als Wort-Leitungen fungieren, wobei sie die Bit-Leitungen überlappen, wobei die Überlappungsbereiche der Gate-Zonen (46) und der Diffusionszonen (36) ein Feld von Speicherzel len definieren, die Diffusionszonen (36) unterteilt sind in mehrere Kanal zonen (48) unterhalb der Gate-Zonen (46), sowie mehrere Source/Drain- Zonen, die sich zwischen den Kanalzonen befinden, wobei eine erste ausgewählte Gruppe von Kanalzonen mit Dotierstoff dotiert ist, um eine erste Gruppe von Speicherzellen zu bilden, die auf einen permanenten AUS-Zustand eingestellt sind, und eine zweite ausgewählte Gruppe von Kanalzonen undotiert bleibt, um eine zweite Gruppe von Speicherzellen zu bilden, die auf einen permanenten EIN-Zustand eingestellt sind;
mehrere zweite Seitenwanddistanzelemente (49), jeweils eines an einer Seitenwand der Gate-Zonen (46);
eine dritte Isolierschicht (54), die über der zweiten Isolierschicht und den Gate-Zonen gebildet ist, wobei die dritte Isolierschicht mehrere Source/Drain-Kontaktfenster zum Freilegen sämtlicher Source/Drain- Zonen auf den Diffusionszonen, und mehrere Gate-Kontaktfenster zum Freilegen einer ausgewählten Anzahl von Stellen der Gate-Zonen, die zu den im EIN-Zustand befindlichen Speicherzellen gehören, aufweist;
mehrere Source/Drain-Elektroden, die in den Source/Drain-Kontakt fenstern der dritten Isolierschicht (54) ausgebildet sind; und
mehrere Gate-Elektroden, die in den Gate-Kontaktfenstern der dritten Isolierschicht (54) ausgebildet sind.

17. ROM-Bauelement nach Anspruch 16, bei dem die erste Isolier schicht aus Siliziumdioxid besteht.

18. ROM-Bauelement nach Anspruch 16, bei dem die erste Isolier schicht (32) aus Siliziumnitrid besteht.

19. ROM-Bauelement nach einem der Ansprüche 16 bis 18, bei dem die Diffusionszone (36) mehrere dotierte Polysiliziumschichten aufweist.

20. ROM-Bauelement nach einem der Ansprüche 16 bis 19, bei dem die ersten Seitenwanddistanzelemente (40) aus Siliziumdioxid bestehen.

21. ROM-Bauelement nach einem der Ansprüche 16 bis 19, bei dem die ersten Seitenwanddistanzstücke (40) aus Siliziumnitrid gebildet sind.

22. ROM-Bauelement nach einem der Ansprüche 16 bis 21, bei dem die zweite Isolierschicht (42) aus Siliziumdioxid besteht.

23. ROM-Bauelement nach einem der Ansprüche 16 bis 21, bei dem die zweite Isolierschicht (42) aus Siliziumnitrid besteht.

24. ROM-Bauelement nach einem der Ansprüche 16 bis 23, bei dem die Gate-Zonen mehrere dotierte Polysiliziumschichten aufweisen.

25. ROM-Bauelement nach einem der Ansprüche 16 bis 24, bei dem die zweite Richtung im wesentlichen rechtwinklig zu der ersten Richtung verläuft.

26. ROM-Bauelement nach einem der Ansprüche 16 bis 25, bei dem die zweiten Seitenwanddistanzelemente aus Siliziumdioxid bestehen.

27. ROM-Bauelement nach einem der Ansprüche 16 bis 25, bei dem die zweiten Seitenwanddistanzelemente (49) aus Siliziumnitrid bestehen.

28. ROM-Bauelement nach einem der Ansprüche 16 bis 27, bei dem die dritte Isolierschicht (54) eine Einebnungsschicht aus Borphosphorsilikat glas aufweist.

29. ROM-Bauelement nach einem der Ansprüche 16 bis 28, bei dem die Gate-Elektroden aus Metall bestehen.

30. ROM-Bauelement nach einem der Ansprüche 16 bis 29, bei dem die Source/Drain-Elektroden aus einem Metall bestehen.