DE19645971C2 - Gehäusungssystem mit Feldeffekttransistoren und Verfahren zum Gehäusen von Feldeffekttransistoren - Google Patents

Description

Diese Erfindung bezieht sich auf die Gehäusung von Lei­ stungsfeldeffekttransistoren ("FETs"), insbesondere für Mi­ krowellenanwendungen.

Die Fig. 1 bis 5 zeigen verschiedene Aspekte bekannter FET- Gehäuse, bei denen die Leistungs-FETs eutektisch direkt an der Basis des Gehäuses befestigt sind. Bei Hochleistungs-Mi­ krowellenanwendungen ist eine direkte Befestigung der Lei­ stungs-FETs an der Gehäusebasis bevorzugt, derart, daß die größtmögliche Wärmesenkenwirkung erreicht werden kann. Wie in den Fig. 1 bis 3 gezeigt ist, und wie es sehr ähnlich in der Vorrichtung aus den Fig. 5A und 5B der US 4985753 of­ fenbart ist, ist das Gehäuse 10 aus mehreren getrennten Tei­ len hergestellt, die eine Gehäusebasis 11 mit einem erhöhten FET-Befestigungssockel 12, Gehäuseseitenwände 15 mit einer Herausführungsanordnung 14 und Anschlußleitungen 13 umfas­ sen. Wie speziell in den Fig. 2 und 3 gezeigt ist, werden die Gehäuseseitenwände 15 von einer rechteckigen Beilage 16 gehalten. Die Herausführungsanordnung 14 weist, wie in Fig. 4 gezeigt ist, eine obere Komponente, eine untere Komponen­ te, die beide aus einer Aluminiumoxid-Keramik gebildet sind, und eine leitfähige Spur auf. Die leitfähige Druckmetalli­ sierungs-Spur koppelt den Schaltungsaufbau in dem Gehäuse mit einem externen Schaltungsaufbau. Wie in Fig. 5 gezeigt ist, sind FET-Chips 17 eutektisch an der oberen Oberfläche des Befestigungssockels 12 angebracht. Jeder FET-Chip ent­ hält eine Mehrzahl einzelner FETs, die miteinander gekoppelt sind. Eine eutektische Befestigung definiert einen Prozeß, bei dem eine Legierung mit einer geringen Schmelztemperatur, typischerweise eine auf Gold basierende, verwendet wird, um eine thermisch und elektrisch leitfähige Verbindung zwischen einer metallisierten hinteren Oberfläche der FET-Chips und einer Befestigungsoberfläche zu bilden. Die Liquidustemperatur der Legierung nimmt jedesmal zu, wenn dieselbe wieder geschmolzen wird, da sich die chemische Zusammensetzung der­ selben ändert.

In den Fig. 1 bis 5 nicht dargestellt ist die Vielzahl von einzelnen Beilagen und Abstandshaltern, die benötigt werden, um die elektrischen Schaltungen und Komponenten in die ord­ nungsgemäße Ausrichtung zueinander zu bringen. Bei den mei­ sten bekannten FET-Gehäusen sind die oberen Oberflächen al­ ler einzelnen Komponenten grob koplanar.

Dieser Typ eines bekannten Gehäuses weist viele Nachteile auf. Am offensichtlichsten ist, daß dasselbe aus vielen kleinen diskreten Komponenten hergestellt ist, von denen je­ de getrennt hergestellt, positioniert und befestigt werden muß, um das Gehäuse fertigzustellen. Dies erhöht die Kosten des fertiggestellten Gehäuses.

Die leitfähige Spur der Herausführungsanordnung 14 ist nur ein sehr dünner Metallfilm. Somit ist der Strombetrag, den dieselbe führen kann, begrenzt.

Die Befestigung der FET-Chips 17 auf dem Befestigungssockel 12 ist eine Quelle mehrerer Probleme. Da die FET-Chips auf dem Sockel 12 befestigt werden, nachdem die Seitenwände 15 bereits an ihrem Platz sind, besitzt der Monteur, der die FET-Chips auf dem Sockel plaziert, nur einen beschränkten Zugriff auf den Arbeitsbereich. Der FET-Chip wird auf dem Sockel plaziert und ausreichend Wärme wird dem Sockel zuge­ führt, um den Chip unter Verwendung einer eutektischen Vor­ form eutektisch mit dem Sockel zu verbinden. Typischerweise erfordert dies, daß der Monteur den Chip auf dem Sockel rückwärts und vorwärts bewegt, während die Goldlegierung, die verwendet ist, um die eutektische Verbindung zu bilden, geschmolzen wird. Diese Aktion ist als "Scheuern" (scrub­ bing) bekannt. Wenn zusätzliche Chips auf dem Sockel pla­ ziert werden, muß der Sockel erwärmt bleiben, während der neue Chip über den Sockel gescheuert wird. Wenn weitere Chips auf dem Sockel plaziert werden, bleibt immer weniger Raum für das Scheuern.

Es sei angenommen, daß typische Hochleistungs-FET-Gehäuse von 2 bis 4 FET-Chips enthalten, wobei die Chips, die zuerst auf dem Sockel plaziert werden, wiederholten oder ausgedehn­ ten hohen Temperaturen ausgesetzt sind, während jeder weite­ re Chip auf dem Sockel plaziert wird. Diese wiederholte oder ausgedehnte thermische Belastung kann selbst zu der Ver­ schlechterung oder dem Ausfall von FET-Chips führen.

Wenn der Scheuerprozeß nicht ordnungsgemäß durchgeführt wird, bilden sich Mikrolücken zwischen dem FET-Chip und dem Sockel. Wenn dieselben nicht unter Verwendung einer Röntgen­ strahlen-Radiographieuntersuchung erfaßt und während einer Überarbeitung beseitigt werden, kann die Langzeitzuverläs­ sigkeit des FET geopfert sein. Die Verbindung zu dem Sockel liefert einen kritischen Wärmesenkenweg für den FET-Chip. Das Vorliegen einer Mikrolücke hat eine ungleichmäßige ther­ mische Leitfähigkeit über die Chip/Sockel-Schnittstelle zur Folge und bewirkt heiße Punkte auf der FET-Chip-Oberfläche. Diese heißen Punkte können zu einem frühen Ausfall führen. Ungünstigerweise ist, wenn nicht ausreichend Raum auf dem Sockel zur Verfügung steht, um ein adäquates Scheuern durch­ zuführen, die Wahrscheinlichkeit des Auftretens dieser Mi­ krolücken erhöht.

Selbst wenn die Mikrolücken erfaßt werden, bevor dem Bauele­ ment Leistung zugeführt wird, üben Versuche, die Chip/Sockel-Verbindung zu überarbeiten, eine noch größere thermische Belastung auf die anderen FET-Chips auf dem Sockel aus, da die Überarbeitungstemperatur höher ist als die ursprüngliche eutektische Temperatur, ohne irgendeine Garantie, daß die Verbindung erfolgreich überarbeitet werden kann. Der Prozentsatz erfolgreich überarbeiteter Gehäuse liegt typischerweise zwischen 20 bis 50%. Alle FET-Chips und häufig das Gehäuse von einer nicht erfolgreich überarbeite­ ten Anordnung müssen ausrangiert werden.

Die zahlreichen Teile, die erforderlich sind, um ein ferti­ ges FET-Gehäuse zu bilden, die hohe thermische Belastung, die während des Zusammenbaus auf den Komponenten plaziert wird, der große Zusammenbauzeitbetrag und der Aufwand, der benötigt wird, um das FET-Gehäuse zusammenzubauen, haben ge­ meinsam ein Produkt mit sehr geringem Ertrag, das hohe Her­ stellungskosten aufweist, zur Folge.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Feldeffekttransistorgehäuse zu schaffen, das mittels eines geringen Aufwands montierbar ist und eine gute Wärmeablei­ tung sicherstellt.

Diese Aufgabe wird durch ein Feldeffekttransistorgehäuse ge­ mäß Anspruch 1 gelöst.

Der vorliegenden Erfindung liegt ferner die Aufgabe zugrun­ de, ein Verfahren zum Gehäusen von Feldeffekttransistoren zu schaffen, das wenig aufwendig ist, wobei das fertiggestellte Gehäuse eine gute Wärmeableitung von den gehäusten Feldef­ fekttransistoren sicherstellt.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 5 ge­ löst.

Ein erstes bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung umfaßt ein vereinfachtes Gehäusungssystem für in­ tern angepaßte FET-Chips ("IM"-FET-Chips; IM = internally matched). Einzelne FET-Chips werden auf getrennten, kleinen, thermisch leitfähigen Befestigungsbalken plaziert. An­ schließend werden die mit Chips bestückten Befestigungsbal­ ken in die Vertiefungen der Gehäusebasis plaziert. Da nur ein Chip auf jedem Befestigungsbalken vorliegt, existiert stets ausreichend Raum für ein ordnungsgemäßes Scheuern. Selbst wenn Mikrolücken auftreten, kann der einzelne Chip vor der Plazierung in dem Gehäusungssystem überarbeitet und wiederum getestet werden. Alle Komponenten des Systems können in die Vertiefungen der Gehäusebasis problemlos ohne weitere Hilfsmittel wie Abstandshalter plaziert und gleich­ zeitig eutektisch verbunden werden. Wenn sich Mikrolücken zwischen den Befestigungsbalken und der Gehäusebasis bilden, ist dies von verringerter Bedeutung, da die Befestigungsbal­ ken als Wärmeverteiler wirken, um heiße Punkte auf dem Chip ungeachtet der Mikrolücken zwischen den Befestigungsbalken und der Gehäusebasis zu verhindern. Das fertige Gehäuse weist viel weniger Teile auf als diejenigen, die gegenwärtig verwendet werden, wobei das Herstellungsverfahren desselben die Überarbeitung der FET/Befestigungsbalken-Verbindung auf einer individuellen Basis erlaubt, was einen viel höheren Prozeßertrag ermöglicht. Das fertiggestellte IMFET-Gehäuse ist aufgrund der Vertiefungen in der Gehäusebasis weniger aufwendig als die gegenwärtig bekannten und ist als ein Er­ gebnis der geringeren thermischen Belastung, die auf den FET-Chip ausgeübt wird, potentiell zuverlässiger.

Einzelheiten des Aufbaus und der Herstellung bevorzugter Ausführungsbeispiele der vorliegenden Erfindung werden nach­ folgend bezugnehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1 eine Draufsicht eines bekannten FET-Gehäuses;

Fig. 2 einen Querschnitt des Gehäuses, das in Fig. 1 gezeigt ist, entlang der Linie A-A;

Fig. 3 ein weiterer Querschnitt des Gehäuses, das in Fig. 1 gezeigt ist, entlang der Linie B-B;

Fig. 4 ein Detail des Herausführungsabschnittes des Ge­ häuses, das in Fig. 1 gezeigt ist;

Fig. 5 ein Detail des FET-Befestigungsabschnitts des Ge­ häuses, das in Fig. 1 gezeigt ist;

Fig. 6 eine perspektivische Darstellung eines Ausführungsbeispiels der vorliegenden Erfindung, das ohne die obere Abdeckung desselben gezeigt ist;

Fig. 7 eine auseinandergezogene isometrische Darstellung des Ausführungsbeispiels der vorliegenden Erfin­ dung ohne seine obere Abdeckung;

Fig. 8 eine perspektivische Ansicht der Gehäusebasis, die bei dem Ausführungsbeispiel der vorliegenden Er­ findung verwendet ist;

Fig. 9a, 9b und 9c jeweils eine Draufsicht, eine Seitenan­ sicht und einen Querschnitt des FET-Chip-Befesti­ gungsbalkens, der bei dem Ausführungsbeispiel der vorliegenden Erfindung verwendet ist;

Fig. 10 eine Detailzeichnung, die die elektrischen Ver­ bindungen zwischen den FETs und den Substraten, die bei dem Ausführungsbeispiel der vorliegenden Erfindung verwendet sind, zeigt;

Fig. 11a, 11b und 11c jeweils ein erster Querschnitt, ein zweiter Querschnitt und eine Unteransicht der Ab­ deckung, die bei dem Ausführungsbeispiel der vor­ liegenden Erfindung verwendet ist; und

Fig. 12 eine perspektivische Darstellung des fertig ge­ stellten Ausführungsbeispiels der vorliegenden Er­ findung.

Ein fertiges Gehäuse 50 mit FET-Chips, das die vorliegende Erfindung verkörpert, ist in Fig. 6 dargestellt. Die Ab­ deckung des Gehäuses 50 ist in dieser Darstellung nicht ge­ zeigt. Alle Komponenten sind auf einer Gehäusebasis 51 befe­ stigt, die detaillierter in Fig. 8 dargestellt ist. Wie in Fig. 8 gezeigt ist, ist die Basis 51 in einer einzelnen Stanzoperation aus einer Kupferplatte gebildet und kann mit Gold oder einem ähnlichen Metall plattiert sein. Die Stanzoperation bildet mehrere tiefliegende Bereiche, die zur Be­ festigung der elektrisch aktiven und passiven Komponenten der vorliegenden Erfindung verwendet werden. Diese Vertie­ fungen umfassen eine Luftlücken-Vertiefung 66, erste Sub­ stratvertiefungen 63, zweite Substratvertiefungen 64 und ei­ ne Befestigungsbalkenvertiefung 65. Durchbrechungen 52 für Befestigungsnasen sind ebenfalls als ein Teil der Stanzope­ ration gebildet.

Wie wiederum in Fig. 6 gezeigt ist, sind erste und zweite Substrate 53 und 54 direkt an der Gehäusebasis 51 befestigt, ohne die Verwendung einer Molybdän- oder Aluminiumoxid-Bei­ lage, unter Verwendung einer auf Gold basierenden eutekti­ schen Vorform, und werden in einer getrennten Verdrahtungs­ operation elektrisch miteinander gekoppelt. Die Befesti­ gungsbalken 61 mit den FET-Chips 55, die auf denselben be­ festigt sind, sind eutektisch an einer Befestigungsbalken- Vertiefung 65 befestigt und elektrisch mit den zweiten Sub­ straten 54 und miteinander gekoppelt. Ein Eingangs/Aus­ gangs-Anschlußleitungsrahmen 59 ist ebenfalls an den ersten Substraten 53 befestigt.

Die Fig. 9a, 9b und 9c zeigen Einzelheiten des Aufbaus des Befestigungsbalkens 61. Der FET-Chip-Befestigungsbereich 74 nimmt den FET-Chip 55 auf. Leitschienen 73 helfen dabei, den Chip auf der Oberseite des Befestigungsbalkens 61 zu posi­ tionieren. Die Dicke des Befestigungsbalkens 61 beträgt 0,508 mm (20 Milli-Inch). Dickere Befestigungsbalken als diese verbesserten die Wärmeverteilungsqualitäten nur margi­ nal.

Fig. 7, die auseinandergezogene isometrische Darstellung der vorliegenden Erfindung, zeigt, wie das Gehäuse 50 zusammen­ gebaut wird. Eutektische Legierungsvorformen 71, die bei diesem Ausführungsbeispiel eine auf Gold basierende Legie­ rung umfassen, werden in den Vertiefungen 63, 64 und 65 pla­ ziert. Erste Substrate 53 werden über den Vorformen 71, die die Vertiefung 63 abdecken, plaziert, zweite Substrate 54 werden über den Vorformen 71, die die Vertiefungen 64 ab­ decken, plaziert, und Befestigungsbalken 61, auf denen FET- Chips 55 befestigt sind, werden über den Vorformen 71, die die Vertiefung 65 abdecken, plaziert. Kanalblöcke 75 werden an den Enden der Vertiefung 65 und auf der Vorform 71, die die Vertiefung abdeckt, plaziert. Schließlich wird der An­ schlußleitungsrahmen 95 auf der Oberfläche der Substrate 53 plaziert, derart, daß die Enden der Eingangs/Ausgangs-An­ schlußleitung 91 auf der Befestigungsanschlußfläche 93 lie­ gen. Eine Vorform (nicht gezeigt) wird zwischen dem Ende der Eingangs/Ausgangs-Anschlußleitung 91 und der Kontaktfläche 93 plaziert.

Das lose zusammengebaute Gehäuse kann dann in einem Ofen plaziert werden. Wenn die Atmosphäre und die Temperatur des Ofens gesteuert werden, können die Komponenten gleichzeitig eutektisch an die Basis 51 gebondet werden. Nach dieser eutektischen Bondoperation müssen die Substrate und die FET-Chips elektrisch miteinander gekoppelt werden. Verfahren zum Erzeugen dieser elektrischen Kopplungen sind bekannt, wobei diese bekannten Verfahren hierin verwendet werden kön­ nen. Fig. 10 zeigt die elektrischen Verbindungen zwischen den zweiten Substraten 54 und den FET-Chips 55, ebenso wie die Verbindungen zwischen den FET-Chips selbst. Nachdem die elektrischen Verbindungen durchgeführt wurden, kann der An­ schlußleitungsrahmen 59 mit den Eingangs/Ausgangs-Anschluß­ leitungen 91 abgeschnitten werden und eine Abdeckung 80 über dem Gehäuse plaziert werden.

Die Fig. 11a, 11b und 11c zeigen einen ersten Querschnitt und einen zweiten Querschnitt bzw. eine Unteransicht der Ab­ deckung 80. Die Abdeckung 80 besteht aus einer Keramik oder einem Kunststoff. Abschnitte 84, die über den Eingangs/Aus­ gangs-Anschlußleitungen 59 liegen, sind mit einem elektrisch nicht-leitfähigen Epoxidkleber beschichtet, während die üb­ rigen Abschnitte der Kante 82 mit einem leitfähigen Kleber überzogen sind. Wenn dieselbe über der Basis 51 plaziert und erwärmt wird, bildet die Kombination das fertige Gehäuse 50.

Das fertige Gehäuse ist in Fig. 12 dargestellt.

Während des Zusammenbaus werden bei der vorliegenden Erfin­ dung keine Beilagen oder Abstandshalter benötigt, um eine ordnungsgemäße Ausrichtung der inneren elektrisch aktiven und passiven Komponenten, Schaltungen und Substrate sicher­ zustellen. Das ordnungsgemäße Stanzen oder Prägen der Basis 51 stellt sicher, daß die Komponenten ohne den Bedarf nach zusätzlichen Abstandshaltern oder Beilagen in den relevanten Vertiefungen befestigt werden können.

Die Verwendung der einzelnen kleinen Befestigungsbalken zum Befestigen der FET-Chips 55 weist zahlreiche Vorteile auf. Sobald der FET-Chip an dem Befestigungsbalken 61 befestigt ist, kann er entweder einzeln oder in einem Array mittels einer Röntgenstrahlung bestrahlt werden, um Mikrolücken zu erfassen. Schlecht befestigte FET-Chips können dann ohne weiteres durch das erneute Erwärmen nur der defekten FET- Chip/Befestigungsbalken-Kombination überarbeitet werden, was verhindert, daß die anderen Komponenten in dem Gehäuse der thermischen Belastung unterworfen werden. Wenn die Befesti­ gungsbalken/FET-Chip-Kombination nicht überarbeitet werden kann, kann dieselbe ohne den Verlust der anderen Komponen­ ten, die das fertige Gehäuse aufweist, entfernt werden. Selbst wenn Mikrolücken zwischen dem Befestigungsbalken und der Gehäusebasis existieren, werden diese einen kleinen Ein­ fluß auf den FET-Chip haben, da der Kontaktbereich des Be­ festigungsbalkens mit der Gehäusebasis und die Wärmevertei­ lungskapazität desselben noch eine ausreichende thermische Leitung ermöglichen, um eine Beschädigung des FET-Chips zu vermeiden. Der Einschluß einer einzeln entfernbaren FET- Chip/Befestigungsbalken-Kombination vereinfacht ferner das Automatisieren der Befestigung der FET-Chips an den Befesti­ gungsbalken und der Befestigungsbalken in den Vertiefungen der Gehäusebasis. Sobald die FET-Chips an den Befestigungs­ balken befestigt wurden und inspiziert wurden, können die Verhaltenscharakteristika der FET-Chips bestimmt werden, wo­ bei FET-Chip/Befestigungsbalken-Kombinationen mit angepaßten Verhaltenscharakteristika mit einer größeren Sicherheit als der, die gegenwärtig bei bekannten Gehäuseherstellungsver­ fahren erhalten wird, ausgewählt werden. Das Verfahren des Zusammenbauens eines Leistungs-IMFET der vorliegenden Erfin­ dung weist einen Herstellungskostenvorteil auf, der als zu­ mindest 50% geringer als bekannte Verfahren zum Zusammen­ bauen von IMFET-Systemen abgeschätzt wird.

Claims (10)

1. Feldeffekttransistorgehäuse (50) mit folgenden Merkma­ len:
einer Mehrzahl von Feldeffekttransistorträgern (61), wobei jeder Träger einen Feldeffekttransistor (55) auf­ weist, der elektrisch und mechanisch mit demselben ver­ bunden ist;
einer unteren Gehäusekomponente (51), wobei die untere Gehäusekomponente eine Mehrzahl von Vertiefungen (63- 66) in derselben aufweist, wobei zumindest eine (65) der Vertiefungen (63-66) die Mehrzahl von Trägern (61) aufnimmt und die Träger (61) elektrisch und mechanisch mit der Vertiefung (65) verbunden sind;
einem Eingangs/Ausgangs-Schaltungsaufbau, der eutek­ tisch mit den restlichen Vertiefungen (63, 64, 66) in der unteren Gehäusekomponente verbunden ist, wobei der Eingangs/Ausgangs-Schaltungsaufbau mit den Feldeffekt­ transistoren (55) gekoppelt ist, und wobei die Feld­ effekttransistoren (55) miteinander gekoppelt sind; und
einer Gehäuseabdeckung (80), die abdichtend über der unteren Gehäusekomponente (51) angebracht ist.

2. Gehäuse (50) gemäß Anspruch 1, bei dem die untere Ge­ häusekomponente (51) aus einem leitfähigen Material ge­ stanzt ist, wobei die Vertiefungen (63, 64, 65, 66) durch die Stanzoperation in der unteren Gehäusekompo­ nente gebildet sind.

3. Gehäuse gemäß Anspruch 1 oder 2, bei dem ein Anschluß­ leitungsrahmen (59) an dem Eingangs/Ausgangs-Schal­ tungsaufbau befestigt ist, um Eingangs/Ausgangs-Anschlußleitungen (91) für das Gehäuse (50) zu liefern.

4. Gehäuse (50) gemäß einem der Ansprüche 1 bis 3, bei dem die Transistoren (55) eutektisch mit den Trägern (61) verbunden sind, und bei dem die Träger (61) eutektisch mit der unteren Gehäusekomponente (51) verbunden sind.

5. Verfahren zum Häusen von Feldeffekttransistoren mit folgenden Schritten:
Elektrisches und mechanisches Verbinden einer Mehrzahl von Feldeffekttransistoren (55) mit einer Mehrzahl von Feldeffekttransistorträgern (61), derart, daß jeder Träger (61) einen Feldeffekttransistor aufweist;
Elektrisches und mechanisches Verbinden der Mehrzahl von Trägern (61) mit zumindest einer (65) einer Mehr­ zahl von Vertiefungen (63-66) einer unteren Gehäuse­ komponente (51);
Eutektisches Verbinden eines Eingangs/Ausgangs-Schal­ tungsaufbaus mit den restlichen Vertiefungen (63, 64, 66) in der unteren Gehäusekomponente (51) und elektri­ sches Koppeln des Eingangs/Ausgangs-Schaltungsaufbaus mit den Feldeffekttransistoren (55); und
Abdichtendes Aufbringen einer Gehäuseabdeckung (80) über der unteren Gehäusekomponente (51).

6. Verfahren gemäß Anspruch 5, bei dem eine eutektische Verbindung zwischen den Feldeffekttransistoren (55) und den Trägern (61) gebildet wird.

7. Verfahren gemäß Anspruch 5 oder 6, bei dem alle elek­ trisch aktiven Komponenten gleichzeitig mit der unteren Gehäusekomponente (51) eutektisch verbunden werden.

8. Verfahren gemäß Anspruch 6, bei dem die eutektische Verbindung durch eine Röntgenstrahlung-Radiographieein­ richtung inspiziert wird, bevor die Transistor/Träger- Kombination (55/61) auf der unteren Gehäusekomponente (51) befestigt wird.

9. Verfahren gemäß Anspruch 8, bei dem jede Kombination aus Feldeffekttransistor und Träger (55/61) überprüft und charakterisiert wird, bevor dieselbe auf der Basis (51) befestigt wird, wobei nur Kombinationen, deren Verhalten sich innerhalb eines vorbestimmten Bereichs unterscheidet, auf der gleichen Basis befestigt werden.

10. Verfahren gemäß Anspruch 8 oder 9, bei dem diejenigen Transistor/Träger-Kombinationen (55/61), die die Rönt­ genstrahlungs-Radiographieinspektion nicht bestehen, überarbeitet werden.