DE1964345C3 - Aufbau eines Digital-Festwertspelchers zur Verminderung der Anzahl der Treiberstufen - Google Patents

Description

Die Erfindung betrifft einen Digital-Festwertspeicher, bestehend aus einer Matrix von Zeilen und Spalten, die über Koppelelemente gekoppelt sind, wobei das Vorhandensein oder Fehlen eines Koppelelements an einer jeweils ein Bit darstellenden Kreuzungsstelle eine Eins bzw. eine Null oder umgekehrt darstellt.

Festwertspeicher in Matrixanordnung, welche kapazitive, induktive, ohmsche Halbleiterkoppelelemente, Ventile oder dergleichen aufweisen können, sind an sich bekannt. Sie haben jedoch den Nachteil, daß ihre Speicherkapazität unter anderem durch zwei Bedingungen empfindlich beschnitten ist. Die erste Bedingung ist, daß insbesondere im Fall der Standardbauweise die solche Matrizen treibenden Eingangsstufen zum Aussteuern so vieler Belastungs- oder Lasteinheiten auszulegen sind, als die entsprechende

3 4

Matrix Ausgangsleitungen hat Die zweite Bedingimg ten Zeilen bzw. Spalten die Anzahl der Koppelele-

besteht darin, daß die zur Bildung der Ausgangsbit- mente pro Zeile bzw. Spalte einer Matrix so lange

leitungen verwendeten Ausgangsschein bei Standard- reduziert, bis die Zahl der Koppelelemente pro Spalte

bauweise so viele Eingangsleitung^n aufweisen müs- höchstens gleich der Hälfte der Zahl der Zeilen, bei-

sen, als die Matrix über Eingangswortleitungen ver- 5 spielsweise der Worteingangsleitungen, und die Zahl

fügt der Koppelelemente pro Zeile höchstens gleich der

Es ist ferner bereits bekannt (USA-Patent Hälfte der Spalten, beispielsweise der Bitausgangs-

2 976 520), daß es wünschenswert wäre, Speicher- leitungen ist.

matrizen wit geringer Verlustleistung zu entwickeln. Die komplementierten Zeilen und Spalten der Ma-Auch wurde schon (USA-Patent 3 146 436) vorge- io trix werden durch Merkmalbits gekennzeichnet, die schlagen, die Anzahl der Bauteile durch Verwendung gemeinsam mit den Speicherbits ausgelesen werden, eines zyklischen Binärcodes zu verringern. Des weite- Vermittels Exklusiv-Oder-Gattera und/oder invertieren (USA-Patent 2 811713) wurde nachgewiesen, render Ausgänge an den Ausgangsschaltern erfolgt daß Speichermatrizen desto unzuverlässiger werden, dann die Rekomplementierung der so invertierten je höher ihre Kapazität ist. 15 Spalten- oder Zeilencodes.

Der Erfindung liegt die Aufgabe zugrunde, einen Weitere Einzelheiten und Merkmale der Erfindung

Festwertspeicher der eingangs angegebenen Art so können den Ansprüchen entnommen werden. Die

auszubilden, daß die Speicherkapazität erhöht wird, folgende Beschreibung dient der Erläuterung eines in

ohne daß der Aufwand für die zum Adressieren und den Zeichnungen dargestellten Ausführungsbeispiels

Lesen des Speicherinhalts notwendigen Schaltungs- 20 der Erfindung. Es zeigt

elemente vergrößert wird. F i g. 1 einen Festwertspeicher für vier Eingangs-

Diese Aufgabe wird nach der Erfindung dadurch Wörter und ein 6-Bit-Ausgangswort,
gelöst, daß durch Umcodierung der eingespeicherten F i g. 2 den Festwertspeicher der F i g. I als Block-Informationswörter erreicht ist, daß in keiner Zeile schaltbild,

un&'oder in keiner Spalte der Matrix die Zahl der 25 F i g. 3 den gemäß der hier vorliegenden Erfindung

Koppelelemente die Hälfte der Zeilen- und,oder optimierten Festwertspeicher der Fig. 1 und 2 und

Spaltenbits übersteigt, daß eine Zeilen-Kennungsbit- F i g. 4 eine weitere Ausführungsform der Erfin-

Spalte und/oder eine Spalten-Kennungsbit-Zeile zur dung.

Aufnahme von Zeilen- bzw. Spalten-Kennungs- Festwertspeicher werden in zweierlei Bauweisen

Koppelelementen in denjenigen Zeilen und oder Spal- 30 gefertigt: erstens durch bistabile Bauelemente und

ten, in denen die Originalinformation bei der Um- zweitens durch feste Zuordnungen, welche durch

codierung eine Änderung erfahren hat, vorhanden Drahte, Widerstände, Dioden und dergleichen reali-

ist, daß die Zeilen-Kennungsbit-Spalte und oder die siert werden. Die hier vorliegende Erfindung bezieht

Spalien-Kennungsbit-Zeile zugleich mit der Abfrage sich auf diese zweite Art von Festwertspeichern,

einer Wortzeile abfragbar ist und daß eine Decodier- 35 So wird in F i g. 1 ein Ausführungsbeispiel dieser

vorrichtung vorgesehen ist, der die Lesesignale aus zweiten Art von Festwertspeichern gezeigt, dessen

den Spalten der Matrix, der zusätzlichen Zeilen- Eingang aus vier Wortleitungen W\ bis W4 und

Kennungsbit-Spalte und/oder der zusätzlichen Spal- dessen Ausgang aus sechs Bitleitungen 2° bis 2⁵ be-

ten-Kennungsbit-Zeile zur Herstellung der Original- steht. Durch Dioden 10 bis 13 wird eine Zuordnung

Information zuführbar sind. 40 zwischen der Wortleitung W1 und den sechs BU-

Eine weitere Lösung dieser Aufgabe besteht darin, ausgangsleitungen 2° bis 2· geschaffen, so daß durch

daß durch Umcodierung der eingespeicherten Infor- ein positives Signal auf der Wortleitung W1 an den

mationswörter erreicht ist, daß in keiner Zeile und Bitausgangsleitungen das Muster 101011 erscheint,

in keiner Spalte der Matrix die Zahl der Koppel- Dioden 14 bis 16 schaffen eine 010101-Zuordnung

elemente dte Hälfte der Zeilen- bzw. Spaltenbits 45 zwischen der Wortleitung W 2 und den sechs Bitaus-

übersteigt, daß eine Zeilen-Kennungsbit-Spalte zur gangsleitungen 2° bis 2*. In gleicher Weise wird

Aufnahme von Zeilen-Kennungs-Koppelelementen in durch Dioden 17 und 18 eine 001100-Zuordnung

denjenigen Zeilen, in denen die Originalinformation zwischen der Wortleitung W3 und den Bitausgangs-

bei der Umcodierung eine Änderung erfahren hat, leitungen geschaffen, so daß bei positivem Signal auf

vorhanden ist, und daß eine Decodiervorrichtung 50 der Wortleitung W 3 nur die Ausgangsleitungen 2²

vorgesehen ist, der zur Herstellung der Originalinfor- und 2³ Signal führen. Schließlich erzeugen Dioden 19

mation die Lesesignale aus den Spalten der Matrix bis 21 eine 101010-Zuordnung zwischen der ein-

und der zusätzlichen Zeilen-Kennungsbit-Spalte zu- gangsseitigen Wortleitung W 4 und den ausgangsseiti-

führbar sind und in der die Information darüber, in gen Bitleitungen 2° bis 2⁵.

welchen Spalten die Originalinformation eine Ände- 55 Die Ausgänge zweier Adressierflipflops A und B

rung erfahren hat, fest eingespeichert ist. sind so an die Und-Gaiter 22 bis 25 gelegt, daß

Durch die Erfindung wird der Vorteil erzielt, daß durch unterschiedliche Kombination der Signale A mit denselben Eingangstreiberstufen eine doppelt so und B an jeweils zwei Und-Eingängen der Gatter 22 große Anzahl von Bit-Ausgangsleitungen als bisher bis 25 Signale auf die mit den Ausgängen der Undvorgesehen werden kann, daß bei einer doppelten 60 Gatter verbundenen Wortleitungen geschickt werden, Anzahl von Bit-Ausgangsleitungen Ausgangsschalter So erhält die Wortleitung Wl ein Signal durch die mit derselben bisherigen Zahl von Eingängen ver- Bedingung TlB, die Wortleitung Wl durch die Bewendet werden können und daß somit die Speicher- dingung Zß, die Wortleitung W 3 durch die Bedinkapazität von Festwertspeichern bei nur unwesent- gung ΑΈ und die Wortleitung W4 Signal durch dk lieh erhöhtem Schaltungsaufwand leicht verdoppelt 65 Bedingung AB. Die Bitausgangsleitungen 2° bis 2¹ werden kann. endigen über Widerstände 26 an einem gemeinsamer

Zweckmäßigerweise wird vermittels einer Code- Anschluß 27, welcher mit Minus- oder Massepoten

Invertierung oder -komplementierung in ausgewähl- tial verbunden ist.

Ist nun beispielsweise das Adressierflipflop A auf Das schrittweise Verfahren zur Erzielung von auf Ein d^ AdresskrflipflopB dagegen auf Aus, erhält die Hälfte verringerten Lasteinheiten und au die dto'etai^SS^^nig^a Signal, Wodurch Hälfte verringerten Oder-Eingängen soll am_Be,spiel über die Dioden 17 und 1« auf die ausgangsseitigen der Fi g 3 erläutert werden, welches die erfindungs-BMeitungen 2' und » ebenfalls positive Signalspan- 5 gemäße Optimierung des m Fig. 1 und 2 gezeigten nung gelangt, während die Bitausgangsleitungen 2", Festwertspeicherbeispiels darstellt Durch TabellenA 2· i 2« über die Widerstände 26 Minus- oder bis 5, die am Ende der Beschreibung angefugt sind, ti' ,!!.ω «ihren wird ein Verfahren zum schnttweisen Umcodieren ^ffÄdTSailllchen Matrixteil der Fig. 1 gezeigt, durch welches schließlich der in Fig. 1 in Blockschaltbilddarstellung. Die eingangsseitigen xo und 2 geze.gte, nicht optimierte Festwertspeicher WoSdtungenWI bbW4 sind wie in Fi g. 1 waage- durch den in F i fr 3 dargestellten Festwertspeicher recht gezeichnet die ausgangsseitigen Bitleitungen 2» ersetzt wird, der bei gleicher Übertragungsfunktion Sf i em prechen den ausgangsseitigen, nach unten die besagte erfindungsgemäße Opümierung h.nsichtweisenden Leitungen der Fi g 1. Das Netzwerk aus Hch Lasteinheiten und Oder-Eingangen aufweist SSn und Widerständen ist in Fig. 2 jedoch durch «5 In Tabelle 1 werden die den eingangsseitigen WortinBlockschaltbildweise gezeichnete Oder-Gatter 31 leitungen Wl bis WX zugeordneten Ausgangsbits bis 36 dargestellt. Das Oder-Gatter 31 umfaßt bei- der F i g. 1 und 2 zusammengestellt, soielsweise die Dioden 10 und 14 sowie denjenigen Um nun die Zahl der von jedem Traber zu beWiderstand 26 der die Leitung 2» mit dem Anschluß wältigenden Lasteinheiten zu vermindern, invertiert 27 verbindet ' ^ä° ^{man im fol}g^enden J^eden Bitcode einer Reihe, bei der

Beim Entwurf von Festwertspeichern nach Fig. 1 die Zahl der Einsen größer als die Hälfte der Zahl und ■> treten zweierlei Schwierigkeiten auf. Die erste der Ausgangsbits ist. So weist beispielsweise die Schwierigkeit ist daß, insbesondere in Fällen der Zeile 1 (Wl) der Tabelle 1 vier Einsen auf, was beStandardisierung infolge Mikrominiaturisierung und deutet, daß deren Code invertiert oder »komplemeneroßflächiger Integration, die eingangsseitigen Wort- 15 tiert« wird. Den komplementierten Code der Zeile UtampnXnimfen (fan Beispiel der Fig. 1 die Wl zeigt Tabelle 2 bei welcher ganz rechts eine zu-Und Gatter 22 bis 25) an ihren Ausgängen so aus- sätzhche »Eins« auf derselben, den invertierten Code eelegt sein müssen, daß sie so viele Lasteinheiten enthaltenden Zeile gesetzt wurde, um diesen Code treiben können als ausgangsseitig Bitleitungen vor- als invertierten Code zu kennzeichnen. Da die anhanden sind Im Falle der Fig. 1 bereitet dies sicher- 30 deren Zeilen W2 bis W4 codemäßig belassen wurlich keinerlei Schwierigkeiten, bei größeren Festwert- den, sind diese durch ganz rechts der Zeilen W 2 bis speichern kann dies jedoch zu schwerwiegenden Be- W 4 befindliche Nullen gekennzeichnet Der in Taschränkungen der Speicherkapazität führen; insbe- belle 2 neu hinzugekommene, auf jeder Wortzeile sondere treten dann erhebliche Schwierigkeiten auf, ganz rechts befindliche Einbitcode wird als Wortwenn die Zahl der Bitausgangsleitungen, also die 35 steuerbit WB bezeichnet; WB = 1 kennzeichnet also Kapazität des Ausgangsworts, größer ist als die Zahl die entsprechende Zeile als invertiert oder »kompleder bewältigbaren Lasteinheiten, die von der am mentiert«.

Ausgan» eines eingangsseitigen Und-Gatters befind- Die Spalte 2* der Tabelle 2 enthält drej Einsen, liehen Treiberstufe betrieben werden können. Die also eine Eins mehr als die Hälfte der Zahl der Wortzweite der obenerwähnten Schwierigkeiten liegt darin 4° leitungen Wl bis W 4. In einem zweiten Verfahrensbegründet daß, wiederum vorzugsweise in den Fällen schritt wird nun diese Spalte invertiert. Nach vollintegrierter Schaltkreistechnik, die ausgangsseitigen zogener Invertierung gemäß Tabelle 3 wird die so Oder-Gatter (in Fig. 2 die Oder-Gatter 31 bis 36) invertierte 2²-Spalte der Tabelle 3 durch eine dieser über so viel Eingänge verfugen müssen, als eingangs- Spalte zugeordnete zusätzliche Eins gekennzeichnet, seitige Wortleitungen vorgesehen sind, im Beispiel 45 Die genannte Eins befindet sich ganz unten in Verder Fig. 1 und 2 also vier. Obwohl dies in den längerung der Spalte 2² und bildet zusammen mit Fällen der F i g. 1 und 2 noch durchaus im Rahmen Nullen in derselben Zeile, welche den nichtinvertierdes Üblichen liegt, wächst doch die Zahl der Oder- ten Zustand der übrigen Spalten anzeigen, ein Bit-Eingänge im selben Maß wie die Zahl der Eingangs- Steuerwort (BHO-

wortleitungen. wobei die Zahl der Oder-Eingänge 50 Auf Grund der Komplementierung der 2²-Spalte

deich der Zahl der Eingangsleitungen ist. Bei Fest- erhält nun jedoch die W4-Zeile vier Bits mit dem

wertspeichern großer Kapazität stellt also auch dieser Inhalt Eins, was mehr als die Hälfte von sechs Bits

Sachverhalt eine ernste Schwierigkeit dar. ist. Dies ist aus Tabelle 3 zu ersehen. Ein nächster Gemäß der hier vorliegenden Erfindung werden Verfahrensschritt wird also die in Tabelle 3 ausge-

die zwei erwähnten Schwierigkeiten dadurch erheb- 55 wiesene W4-Zeile betreffen, welche nun zu komple-

Bch verringert, daß auf Grund von Code-Invertie- mentieren ist. Dies bedeutet, daß der dritte Verfah-

rongen nach Zeilen und Spalten des Festwertspei- rensschritt ähnlich dem ersten Verfahrensschritt sein

chers die Ausgangsseite der eingangsseitigen Und- muß, da in ihm wiederum die Invertierung einer Zeile

Gatter nur noch auf so viel Lasteinheiten ausgelegt durchgeführt wird.

werden muß, ab der Hälfte der Bitausgangsleitungen 60 Tabelle 4 zeigt die neue Zuordnung nach Durch-

entspricht; und daß die Zahl der Oder-Eingänge an führung des dritten Verfahrensschrittes; der Code

der Ausgangsseite der Matrix ebenso nur noch gleich der Zeile WA ist durch die Eins ganz rechts, also

der Hälfte der Zahl der eingangsseitigen Wortleitun- durch ein Wortsteuerbit der Zeile WA, als inver-

een ist. Und- bzw. Oder-Verknüpfungen können in n'erter Code gekennzeichnet.

positiver oder negativer Logik, pneumatisch oder 65 Durch eine weitere spaltenmäßige Prüfung der anderswie realisiert sein. Diejenige Zeile oder Spalte, Zuordnung der Tabelle 4 erkennt man nun, daß die welche erfindungsgemäß invertiert wurde, ist durch Spalte 2* jetzt drei Jabits erhält, was wiederum ei»

entsprechende Merkmalbits gekennzeichnet. Jabit mehr als ede Hälfte der Bitzahl ist Deshalb

wird in einem vierten Verfahrensschritt eine erneute spaltenmäßige Invertierung durchgeführt, wie dies bereits im zweiten Verfahrensschritt geschah. Das Resultat ist in Tabelle 5 zu sehen. Die invertierte Spalte 2⁴ wurde durch das geänderte Bitsteuerwort, das nun unterhalb der Spalte 2⁴ eine zusätzliche Eins erhielt, gekennzeichnet.

Beim Betrachten der Tabelle 5 fällt auf, daß nun die Zahl der Einbits weder zeilen- noch spaltenmäßig mehr als ' s der Bitzahl beträgt. Auf diese Weise ist also ein Weg für die erfinderische Optimierung des Festwertspeichers der F i g. 1 und 2 aufgezeigt worden, die nunmehr durch die F i g. 3 realisiert werden kann.

Das obige schrittweise Optimierungsverfahren führt grundsätzlich bei allen Bitkombinationen von Festwertspeichermatrizen beliebiger Speicherkapazität zu einer Reduzierung der zeilen- und spaltenmäßigen Jabits auf mindestens die Hälfte der Anzahl der Spalten- und Zeilenelemente. Es werden also so viele ao Verfahrensschritte notwendig, als sich herausstellt, daß die Matrix in ihrer Codierung nach Zeilen und Spalten noch mehr Jabits enthält, als die Hälfte der Zahl der Zeilen bzw. Spalten ist.

Im Beispiel der Tabelle 5 wurde durch Hinzu- »5 fügung zweier zusätzlicher Einsen im Bitsteuerwort und zweier zusätzlicher Einsen als Wortsteuerbit die Gesamtzahl der Einsen der reinen Wortmatrix von insgesamt 12 (Tabelle 1) auf vier (Tabelle 5) erniedrigt. Als wesentlichsten Punkt erzielt man also eine Verminderung der Lasteinheiten auf mindestens Vi der Anzahl der Bitausgänge sowie eine Verminderung der Oder-Gatter-Eingänge auf die Hälfte der Zahl der Worteingangsleitungen.

Fig. 3 stellt nun, wie bereits gesagt, die Realisk.ung der Tabelle 5 dar, welche den Weg für die erfindungsgemäße Optimierung der Tabelle 1 wiedergibt. Die Übertragungsfunktion der F i g. 3 ist identisch derjenigen der F i g. 1 und 2, so daß der insgesamt als Blockschaltbild gedachte Festwertspeicher bei F i g. 3 in seinen Eigenschaften völlig demjenigen des insgesamt als Blockschaltbild gedachten Festwertspeichers der Fig. 1 und 2 gleicht. Der Schaltkreis der F i g. 3 weist gegenüber dem der F i g. 1 oder 2 den Vorteil auf, daß er im Erweiterungsfalle auf die doppelte Speicherkapazität bei der gleichen Anzahl von Lasteinheiten pro Eingangsstufe bzw. Oder-Eingängen pro Ausgangsstufe gebracht werden könnte.

In F i g. 3 wurde der Anzahl der sechs Oder-Gatter-31 bis 36 ein weiteres Oder-Gatter 37 hinzugefügt. Das Oder-Gatter 37 nimmt die Wortsteuerbits der einzelnen Wörter auf. Auch die Zahl der Wörter wurde um das Bitsteuerwort BW erweitert. Zur Durchführung der notwendig werdenden Rückinvertierungen des Codes der Tabelle 5 in denjenigen der Tabelle 1 sind in F i g. 3 Exklusiv-Oder-Gatter 41 bis 47 und 51 bis 56 vorgesehen. Das Oder-Gatter 31 ist ausgangsseitig an das Exklusiv-Oder-Gatter 41 geführt, dessen Ausgang an den einen Eingang des Exklusiv-Oder-Gatters 51 verbunden ist. In gleicher Weise sind die Gatter 32, 42, 52, die Gatter 34, 44, 54 und die Gatter 36, 46, 56 untereinander verbunden. Das Oder-Gatter 33 führt ausgangsseitig zum ersten Eingang des Exklusiv-Oder-Gatters 43, dessen zweiter Eingang mit der Bitsteuerwortleitung BW verbunden ist. Der Ausgang des Exklusiv-Oder-Gatters 43 ist an den einen Eingang des Oder-Gatters 53 geführt. In gleicher Weise sind die Gatter 35, 45, 55 untereinander verbunden.

Das Oder-Gatter 37 führt ausgangsseitig auf den Eingang des Exklusiv-Oder-Gatters 47, dessen Ausgang als Leitung 58 an sämtliche zweiten Eingänge der Exklusiv-Oder-Gatter 51 bis 56 verbunden ist. Die zweiten Eingänge der Exklusiv-Oder-Gatter 47, 41, 42, 44 und 46 sind mit Nullsignal gespeist. Die Ausgänge der Exklusiv-Oder-Gatter 51 bis 56 bilden die Bit-Ausgangsleitungen 2° bis 2*.

Die mit den Eingängen des Oder-Gatters 37 verbundenen Matrixpunkte entsprechen den Wortsteuerbits WB der am weitesten rechts angeordneten Bitspalte der Tabelle 5. Die von der Bitsteuerwortleitung BW zu den Eingängen der Exklusiv-Oder-Gatter 43 bzw. 45 geführten Verbindungen entsprechen den Jabits des zuunterst waagerecht liegenden Bitsteuerworts BW der am Ende der Beschreibung angefügten Tabelle 5.

Daß die Schaltlogik der Fig. 3 derjenigen dei F i g. 1 und 2 gleich ist, läßt sich wie folgt beweisen.

1st W₁ das Jabit 2' des ursprünglichen Eingangsworts W,

W{ das Jabit 2' des erfindungsgemäß gewan delten Eingangsworts W, BW₁ das Jabit 2' des Bitsteuerworts BW, WB₁ das Jabit 2' des Wortsteuerbits WB,

dann resultiert die Funktionstabelle·.

W1'	BW1	WB1	W1
O	O	O	O
1	O	O	' 1
O	1	O	1
O	O	1	1
1	1	O	O
O	1	1	O
1	O	1	O
1	1	1	I

Somit ist W₁ = (IK₁' f BW₁ f WB₁). Das Zeichen f bedeutet »Ungleich«. Dies kann am Beispiel des Worts W\ erläufc werden:

Wl=OOOOOOl (s. Tabelle 5 am Ende der Beschreibung) BW = 0 1 0 1 0 0 _χοκ (s. Tabelle 5 am Ende der Beschreibung)

0 10 10 0 „„uv

WB = 1 1 1 1 1 1 _XOR(d.i. die Eins ganz rechts von Wl oben)

10 10 11= Wl der Tabelle 1 am Ende der Beschreibung, q. e. d.

Fig. 3 zeigt die Speichermatrix mit ausgangsseitigen Umwandlungskreisen, den Exklusiv-Oder-Gattern 41 bis 47 und Sl bis 57. Obwohl nun das Ausführungsbeispiel der Erfindung an Hand von Diodenverbindungen bzw. direkten Zeilen-ZSpalten-Verbin- S düngen unter Verwendung entkoppelnder Oder-Gatter dargestellt wurde, kann selbstverständlich jede andere Art von Festwertspeichern, welche beispielsweise Magnetkerne, Kondensatoren oder Linearübertrager verwenden, die hier vorliegende Erfindung nutzen, indem deren Lasteinheiten und Zahl der Oder-Eingänge (oder Zahl der Eingänge am Ausgang) verringert werden.

Überdies ist zu erwähnen, daß die BW-Leitung sowie die Exklusiv-Oder-Gatter 41 bis 47 entfallen können, wenn, wie bei dem in F i g. 4 dargestellten Ausführungsbeispiel, die Oder-Gatter 31a bis 37 a wahlweise mit invertiertem und nichtinvertiertem Ausgang ausgebildet sind und wahlweise mit dem einen oder anderen davon an die ersten Eingänge der Exklusiv-Oder-Gatter 51 bis 56 angeschlossen werden können. So werden bei Wegfall der Exklusiv-Oder-Gatter 41 bis 47 von F i g. 3 nach F i g. 4 der nichtinvertierende Ausgang des Oder-Gatters 37 a mit der Leitung 58 verbunden, welche gemeinsam die zweiten Eingänge aller Exklusiv-Oder-Gatter 51 bis 56 speist; der nichtinvertierende Ausgang des Oder-Gatters 31a wird mit dem ersten Eingang des Exklusiv-Oder-Gatters 51 verbunden; der nichtinvertierende Ausgang des Oder-Gatters 32 a wird mit dem ersten Eingang des Exklusiv-Oder-Gatters 52 verbunden; der invertierende Ausgang des Oder-Gatters 33 a wird mit dem ersten Eingang des Exklusiv-Oder-Gatters 53 verbunden; der nichtinvertierende Ausgang 34 a wird mit dem ersten Eingang des Exklusiv-Oder-Gatters 54 verbunden; der invertierende Ausgang des Oder-Gatters 35 a wird mit dem ersten Eingang des Exklusiv-Oder-Gatters 55 verbunden; und schließlich wird der nichtinvertierende Ausgang des Oder-Gatters 36 a mit dem ersten Eingang des Exklusiv-Oder-Gatters 56 verbunden. Der invertierende Ausgang des Oder-Gatters wird also stets dort genommen, wo das Bitsteuerwort codemäßig nichtinvertiert ist.

45 Wl₁ Wl₁ Wi₁

Wl₂ Wl₂ Wi₂ WA₂ BW„ Wl₃ Wl,
W 3„

O
O
O
1

2?

0
0
0
1
0

O O O O O 2|

10

Tabelle 1

Wort Wl 1

Wort W1 0

Wort W 3 0

Wort W 4 1

0
1
0
0
2⁴

1
0
1
1
T

Tabelle 2
0 1
0 1
1 1
1 0

Tabelle 3

1
1
0
0
0

0
0
1
1
0

0
0
0
1
1

Ά Ά Ά

Tabelle 4

1
1
0

1
0

0
0
1
0
0

0
0
0
0

Tabelle 5

WV 0 0

Wl' 0 0

W3' 0 1

WX' 0 0

BW' 0 1

0 1 1 0

2²

0 0 0 1

2! 2? 2? 2)

0 0 0 1 0

0 0 0 0 0

Ά Ά Ά Ά

0 0 0 0 0 0 10 0 0 0 0 0 10

1

0

0

1

₂ι

0

1

ο ο ο ο

2? WB₁

0 1 0 0 0

0 1

2§

0 1

ο ο ο ο

1% WB₂

2⁵' 2⁴' 2³' 2²' 2" 2°' WB'

Hierzu 1 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Digital-Festwertspeicher, bestehend aus einer Matrix von Zeilen und Spalten, die über Koppelelemente gekoppelt sind, wobei das Vorhandensein oder Fehlen eines Koppelelements an einer jeweils ein Bit darstellenden Kreuzungsstelle eine Eins bzw. eine Null oder umgekehrt darstellt, d adurch gekennzeichnet, daß durch Um- to codierung der eingespeicherten Informationswörter erreicht ist, daß in keiner Zeile und/oder in keiner Spalte der Matrix die Zahl der Koppelelemente die Hälfte der Zeilen- und/oder Spaltenbits übersteigt, daß eine Zeilen-Kennungsbit-Spalte (WB) und/oder eine Spalten-Kennungsbit-Zeile (BW) zur Aufnahme von Zeilen- bzw. Spalten-Kennungs-Koppelelementen in denjenigen Zeilen und oder Spalten, in denen die Originalinformation bei der Umcodierung eine Änderung erfahren hat. vorhanden ist. daß die Zeilen-Kennungsbit-Spalte (Wß) und oder die Spalten-Kennungsbit-Zeile (BW) zugleich mit der Abfrage einer Wortzeile (Wl.. .WA) abfragbar ist und daß eine Decodiervorrichtung vorgesehen ist, der »5 die Lesesignale aus den Spalten der Matrix, der zusätzlichen Zeilen-Kennungsbit-Spalte (WB) und oder der zusätzlichen Spalten-Kennungsbit-Zeile (BW) zur Herstellung der Original-Information zuführbar sind.

2. Festwertspeicher nach Anspruch 1, dadurch gekennzeichnet, daß bei einer Umcodierung der eingespeicherten Informationswörter derart, daß in keiner Zeile und in keiner Spalte der Matrix die Zahl der Koppelelement die Hälfte der Zeilen- bzw. Spaltenbits übersteigt, als Decodiervorrichtung erste Exklusiv-Oder-Gatter (41 bis 46), zweite Exklusiv-Oder-Gatter (51 bis 56), die beide in ihrer Anzahl der Anzahl der Spalten der Matrix entsprechen, und für die Zeilen-Kennungsbit-Spalte (WB) ein zusätzliches Exklusiv-Oder-Gatter (47) vorgesehen sind, daß die Spalten der Matrix und die Zeilen-Kennungsbit-Spalte (WB) jeweils mit den ersten Eingängen und die Spalten der Spalten-Kennungsbit-Zeile (BW) mit den zweiten Eingängen der ersten und des zusätzlichen Exklusiv-Oder-Gatters (41 bis 47) verbunden sind und daß die ersten Eingänge der zweiten Exklusiv-Oder-Gatter (51 bis 56) jeweils mit dem Ausgang der ersten Exklusiv-Oder-Gatter (41 bis 46) und die zweiten Eingänge der zweiten Exklusiv-Oder-Gatter (51 bis 56) sämtlich mit dem Ausgang des zusätzlichen Exklusiv-Oder-Gatters (47) verbunden sind.

3. Festwertspeicher nach Anspruch 1, dadurch gekennzeichnet, daß bei einer Umcodierung der eingespeicherten Informationswörter derart, daß in keiner Zeile oder in keiner Spalte der Matrix die Zahl der Koppelelemente die Hälfte der Zeilen- bzw. Spaltenbits übersteigt, als Decodiervorrichtung Exklusiv-Oder-Gatter (51 bis 56 bzw. 41 bis 46) vorgesehen sind, deren Zahl gleich der Zahl der Spalten ist und die mit einem Eingang mit den Spalten der Matrix und mit einem weiteren Eingang mit der Zeilen-Kennungsbit-Spalte (WB) bzw. mit der Spalten-Kennungsbit-Zeile (BW) verbunden sind.

4. Digital-Festwertspeicher, bestehend aus einer

Matrix von Zeilen und Spalten, die über Koppelelemente gekoppelt sind, wobei das Vorhandensein oder Fehlen eines Koppelelemente an einer jeweils ein Bit darstellenden KreuzungssteHe eine Eins bzw. eine Null oder umgekehrt darstellt, dadurch gekennzeichnet, daß durch Umcodierung der eingespeicherten Informationswörter erreicht ist, daß in keiner Zeile und in keiner Spalte der Matrix die Zahl der Koppelelemente die Hälfte der Zeilen- bzw. Spaltenbits übersteigt, daß eine Zeilen-Kennungsbit-Spalte (WB) zur Aufnahme von Zeilen-Kennungs-Koppelelementen in denjenigen Zeilen, in denen die Originalinformation bei der Umcodierung eine Änderung erfahren hat, vorhanden ist, und daß eine Decodiervorrichtung vorgesehen ist, der zur Heistellung der Originaiinformation die Lesesignale aus den Spalten der Matrix und der zusätzlichen Zeilen-Kennungsbit-Spalte (WB) zuführbar sind und in der die Information darüber, in welchen Spalten die Originalinformation eine Änderung erfahren hat, fest eingespeichert ist.

5. Festwertspeicher nach Anspruch 4, dadurch gekennzeichnet, daß als Decodierschaltung Exklusiv-Oder-Gatter (51 bis 56) und Gatter (M a bis 36 a) mit invertiertem und nichtinvertiertem Ausgang, die beide in ihrer Anzahl der Anzahl der Spalten der Matrix entsprechen, und für die Zeilen-Kennungsbit-Spalte (WB) ein zusätzliches Gatter mit invertiertem und nichtinvertiertem Ausgang vorgesehen sind, daß die Spalten der Matrix und die Zeilen-Kennungsbit-Spalte (WB) jeweils an den Eingang dieser Gatter (31a bis 36 a) mit dem invertierten und nichtinvertierten Ausgang angeschlossen sind, daß in Spalten, in denen die Information eine Änderung erfahren hat, der invertierte Ausgang, in Spalten aber, in denen die Information keine Änderung erfahren hat, der nichtinvertierte Ausgang mit dem ersten Eingang der Exklusiv-Oder-Gatter (51 bis 56) verbunden ist und daß der nichtinvertierte Ausgang des der Zeilen-Kennungsbit-Spalte (WB) zugehörigen Gatters (37 a) mit sämtlichen zweiten Eingängen der Exklusiv-Oder-Gatter (51 bis 56) verbunden ist.