DE19643167A1

DE19643167A1 - Digitalfilteranordnung und zugehöriges Betriebsverfahren

Info

Publication number: DE19643167A1
Application number: DE19643167A
Authority: DE
Inventors: Yung-Lung Chen; Chiao-Yen Tai; Chein-Wei Jen; Hwan-Rei Lee
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 1996-04-10
Filing date: 1996-10-18
Publication date: 1997-10-16
Also published as: GB2323229B; GB2323229A; GB9620083D0; US5841681A; FR2747528A1; JPH09284094A; FR2747528B1

Description

Die vorliegende Erfindung bezieht sich allgemein auf das Gebiet der Digitalfiltervorrichtungen sowie der Verfahren zum Betreiben derselben und insbesondere auf eine Digitalfilteranordnung bzw. -filterbankanordnung, die das Prinzip der Dezimierung in einem Mehrfachgeschwindigkeitssystem nutzt und einen verteilten arithmetischen Algorithmus zur Entwurfsvereinfachung und zur Verringerung der für die Bausteinimplementierung erforderlichen physikalischen Strukturabmessungen verwendet, sowie auf ein zugehöriges Zeitmultiplex-Betriebsverfahren.

Bei der Verarbeitung von Ton- und/oder Videosignalen, wie z. B. für Sprache, Musik, Bilder und Filme, werden häufig Digitalsignalprozessoren (DSP) verwendet, um die in den Prozessen für die Digitaldaten erforderlichen Operationen zu implementieren, wie z. B. das Einspeichern oder Auslesen in bzw. aus Signalspeichermedien, das Übertragen von einer Quelle zu einem Ziel sowie das Senden. DSPs sind im wesentlichen unabhängige Prozessoren auf integrierten Schaltungen, die mittels Firmware-Programmen betrieben werden. Diese Prozessoren dienen im wesentlichen dem alleinigen Zweck der Digitalsignalverarbeitung und sind daher in der Herstellung kostenintensiv. Ein DSP-Entwurf wird jedoch physikalisch nicht größer, wenn die Komplexität der Signale, die der DSP verarbeitet, z. B. hinsichtlich der Anzahl und/oder der Art der ursprünglichen Signalquellen, zunimmt. Die Komplexität der DSP-Operation spiegelt sich in den Software-Routinen wieder, die benötigt werden, um die Verarbeitung des Signals durchzuführen.

Ein weiteres Schema zur Verarbeitung von Ton- und/oder Videosignalen nutzt die Verwendung von Anordnungen bzw. Banken von entweder analogen oder digitalen Filtern (allgemein bekannt als Filteranordnungen oder Filterbanken), um ein Eingangssignal in mehrere Gruppen von Signalen aufzuteilen, die jeweils ein schmaleres Frequenzband aufweisen als das ursprüngliche Eingangssignal. Jedes dieser schmalbandigeren Signale wird normalerweise auf der Grundlage einer allgemeinen Klassifizierung oder einer speziellen Charakterisierung seines jeweils erforderlichen Verarbeitungsschwerpunkts aus dem ursprünglichen Eingangssignal abgeleitet.

Bei einem Eingangssignal mit gemischten Sprach- und Musikquellen besitzt z. B. der herausgefilterte Anteil des sprachfrequenzgewichteten Signals normalerweise einen auf der Spracherkennung liegenden Verarbeitungsschwerpunkt, während der Musiksignalanteil einen Verarbeitungsschwerpunkt auf der Musiksignalsynthese erfordert, wobei für beides zusätzlich eine Kompressionsverarbeitung erforderlich ist. Es sind daher unterschiedliche Signalverarbeitungsschemata oder -algorithmen erforderlich, um mit den entsprechenden Anteilen des mittels der Filteranordnung aus dem ursprünglichen Eingangssignal abgeleiteten Signals spezielle Verarbeitungen durchzuführen. Dieser Lösungsansatz besitzt einen grundlegenden Nachteil.

Das allgemeine Prinzip der Verwendung unterschiedlicher aufgabenorientierter Algorithmen zur individuellen Verarbeitung diskreter Anteile eines Eingangssignals erfordert unausweichlich zu viele Filterkomponenten in der Filter anordnung, die zur Aufteilung des ursprünglichen Eingangssignals verwendet wird. Je größer die Anzahl der herausgefilterten Signale ist, desto größer ist die Anzahl der in der Filteranordnung erforderlichen Filter. In Digitalfiltern bilden Multiplizierer, Addierer und Register die Hauptbauelemente. Ein digitaler Multiplizierer besitzt eine sehr viel kompliziertere Struktur als ein Addierer oder ein Register. Ein Ergebnis dieses Filteran ordnungsverarbeitungsschemas ist somit eine Filteranordnung, die eine übermäßig große Chipfläche belegt, wenn sie auf einem Halbleiterbaustein implementiert wird.

Im folgenden wird mit Bezug auf Fig. 5 das grundlegende Konzept herkömmlicher Filteranordnungen, die bei der Signalverarbeitung verwendet werden, kurz erläutert. Fig. 5 zeigt ein Blockschaltbild einer herkömmlichen Filteranordnung, die zur Verarbeitung von Ton- und/oder Videosignalen verwendet werden kann. Eine Anzahl R von Filtern FILTER_1-R in der Filteranordnung besitzen jeweils Eingänge, die mit einer gemeinsamen Signalquelle INPUT_SIGNAL verbunden sind. Jedes Filter in der Filteranordnung erzeugt auf der Grundlage seiner inhärenten Filtereigenschaften seine eigene Version eines gefilterten Ausgangssignals OUTPUT_SIGNAL_1-R. Jedes gefilterte Ausgangssignal weist ein Frequenzband auf, das schmaler ist als dasjenige des ursprünglichen Eingangssignals. Die Frequenzbänder der gefilterten Signale OUTPUT_SIGNAL_1-R überlappen im allgemeinen nicht oder nur wenig.

Auf der Grundlage der unterschiedlichen Filtereigenschaften können Digitalfilter im allgemeinen als Filter mit endlicher Impulsantwort (FIR, finite impulse response) oder als Filter mit unendlicher Impulsantwort (IIR, infinite impulse response) klassifiziert werden. Die Operationstheorie und die Eigenschaften dieser Digitalfilter sind im Stand der Technik wohlbekannt, wobei Informationen hierüber in vielen Fachbüchern für Filter zu finden sind und hier mit der Ausnahme einer kurzen Beschreibung einer Zeichnung zur Erläuterung des Prinzips der Erfindung nicht ausführlich behandelt werden. Fig. 2 zeigt zu diesem Zweck einen Netzplan eines Digitalfilters mit FIR-Eigenschaft, während Fig. 3 einen Netzplan eines Digitalfilters mit IIR-Eigenschaften in der ersten Direktform und Fig. 4 einen Netzplan eines Digitalfilters mit IIR-Eigenschaften in der zweiten Direktform zeigen.

Wie in den Fig. 2, 3 und 4 gezeigt, wird bei einer Digitalfiltervorrichtung, die entweder die FIR-Eigenschaften der Fig. 2 oder die IIR-Eigenschaften der Fig. 3 oder 4 besitzt und zu einem Zeitpunkt n am Eingang ein externes Eingangssignal empfängt, das durch X(n) dargestellt wird, am Ausgang ein gefiltertes Signal Y(n) erzeugt. Bei den Beispielen der IIR-Digitalfilter der Fig. 3 und 4 wird ein Polsignal W(n) verwendet, um einen Zwischenwert des Eingangssignals X(n) zu bezeichnen. Dies ist günstig für die mathematische Charakterisierung der Filter, die in den folgenden Ausdrücken dargestellt ist, die eine Zeitfolge verwenden, um das Filterausgangssignal Y(n) als Funktion des Eingangssignals X(n) auszudrücken.

In den Zeichnungen der Fig. 2, 3 und 4, in denen die Filter jeweils als Netz von charakterisierten Knoten modelliert sind, stellen h₀ - h_M, a₁ - a_N-1, b₁ - b_N-1 sowie c₀ - c_N-1 Filterkoeffizienten für das beschriebene Filter zu den Zeitpunkten n = 0, 1, 2, . . . , N-2 bzw. N-1 dar. In den FIR-Filtern oder IIR-Filtern drückt ein Satz von Ausdrücken das Filterausgangssignal Y(n) zum Zeitpunkt n als Funktion des Eingangssignals X(n) aus. Genauer ergibt sich für das beschriebene IIR-Digitalfilter in der ersten Direktform der Fig. 3:

W(n) = b₀ × X(n) + b₁ × X(n-1) + b₂ × X(n-2) + . . . + b_N-1 × X(n-(N-1)) (1)

und

Y(n) = W(n) + a₁ × Y(n-1) + a₂ × Y(n-2) + . . . + a_N-1 × Y(n-(N-1)) (2)

Somit kann das Filterausgangssignal Y(n) zum Zeitpunkt n numerisch bestimmt werden, indem zuerst der Polsignalwert W(n) zum Zeitpunkt n in einem Ausdruck berechnet wird, der eine Zeitfolge von Produkten summiert. Wie im obigen Ausdruck (1) sowie in Fig. 3 schematisch gezeigt, werden alle Eingangssignalwerte X(n-1), X(n-2), . . . , X(n-(N-1)) zu Zeitpunkten vor n mit einem entsprechenden Koeffizienten b₀ - b_N-1 multipliziert und anschließend summiert, um den Polsignalwert W(n) zu diesem bestimmten Zeitpunkt zu erhalten. Der gefilterte Ausgangswert Y(n) zum gleichen Zeitpunkt n kann anschließend seinerseits unter Verwendung des Ausdrucks (2) bestimmt werden, der ebenfalls eine Folge von Produkten summiert. Diese mathematische Modellierung charakterisiert ein IIR-Digitalfilter als Serie von kaskadierten Netzknoten, die jeweils bezüglich der vorangehenden Netzknoten zeitverzögert sind und über eine Funktion Z^-1 in Beziehung stehen, wie in der Zeich nung schematisch dargestellt ist.

Das IIR-Digitalfilter in der zweiten Direktform der Fig. 4 kann unter Verwendung ähnlicher numerischer Ausdrücke modelliert werden:

W(n) = X(n) + a₁ × W(n-1) + a₂ × W(n-2) + . . . + a_N-1 × W(n-(N-1)) (3)

und

Y(n) = c₀ × W(n) + c₁ × W(n-1) + c₂ × W(n-2) + . . . + c_N-1 × W(n-(N-1)) (4)

Die einfachen zeitsequentiellen Gleichungen (1) und (2) (sowie (3) und (4)) zur numerischen Bestimmung des gefilterten Signalausgangswerts eines IIR-Digitalfilters sind bei der Implementierung häufig unpraktisch, obwohl sie geradlinig und leicht realisiert werden können, wenn sie auf einem Halbleiterbaustein hergestellt werden. Dies liegt daran, daß mehrere Digitaladdierer, Multiplizierer und Schieberegister erforderlich sind, um die numerischen Berechnungen durchzuführen, die in den Gleichungen enthalten sind. Die Menge der Digitalkomponenten nimmt linear mit der Ordnung eines implementierten Filters zu. Wenn eine Digitalfilteranordnung unter Verwendung diesem IIR-Digitalfilter entworfen wird, um eine Signalquelle mit mehreren Unterquellen von Musik, Sprache, Videofilmen usw. zu verarbeiten, nimmt die Gesamtanzahl der Addierer/Multiplizierer/Schieberegister-Sätze eine Größe an, die für die Herstellung auf einem beliebigen integrierten Halbleiterbaustein kaum geeignet ist. Wie oben erwähnt worden ist, liegt der Grund hierfür darin, daß digitale Multiplizierer zur Implementierung eine große Chipfläche benötigen. Das Dilemma dieser Implementierung ist somit einfach: einfaches Konzept, jedoch in der Anwendung un durchführbar.

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Digitalfilteranordnung und ein Verfahren zum Betreiben derselben zu schaffen, die sowohl die Prinzipien der Dezimierung in Mehrfachgeschwindigkeitssystemen als auch der Verwendung eines verteilten arithmetischen Algorithmus nutzen, um die gesamte Digitalfilteranordnung zu vereinfachen, indem ein zeitmultiplexierter minimaler Satz von Filterhardware verwendet wird.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Digitalfilteranordnung und ein Verfahren zum Betreiben derselben zu schaffen, die das Prinzip der Dezimierung nutzen und eine verteilte Arithmetik verwenden, um die Digitalfilteranordnungen der Vorrichtung so zu organisieren, daß die Struktur eine reduzierte Halbleiterbaustein-Chipfläche erfordert und eine praktische Implementierung erlaubt.

Diese Aufgaben werden erfindungsgemäß gelöst durch eine Digitalfilteranordnung und ein Verfahren zum Betreiben einer Digitalfilteranordnung, die die in den unabhängigen Ansprüchen 1, 26 und 33 angegebenen Merkmale besitzen. Die abhängigen Ansprüche sind auf bevorzugte Ausführungsformen gerichtet.

Weitere Merkmale und Vorteile der vorliegenden Erfindung werden deutlich beim Lesen der folgenden Beschreibung bevorzugter Ausführungsformen, die auf die beigefügten Zeichnungen Bezug nimmt; es zeigen:

Fig. 1 ein schematisches Schaubild, das die hierarchische Verwendung von fünf Digitalfilteranordnungen zeigt, die das Prinzip der Dezimierung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung nutzt;

Fig. 2 den bereits erwähnten Netzplan eines Digitalfilters mit endlicher Impulsantwort (FIR);

Fig. 3 den bereits erwähnten Netzplan eines Digitalfilters mit unendlicher Impulsantwort (IIR) in der ersten Direktform;

Fig. 4 den bereits erwähnten Netzplan eines Digitalfilters mit unendlicher Impulsantwort (IIR) in der zweiten Direktform;

Fig. 5 das bereits erwähnte Blockschaltbild einer Filteranordnung des Standes der Technik, die zur Signalverarbeitung verwendet wird;

Fig. 6 ein Zeitablaufdiagramm, das die zeitliche Abfolge der Filterfreigabesteuersignale für die fünf Stufen der Digitalfilteranordnungen der Fig. 1 zeigt, die das Prinzip der Dezimierung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung nutzt;

Fig. 7 ein Blockschaltbild, das schematisch die Hardwarekonfiguration einer Digitalfilteranordnung zeigt, die ein rekursives Rückführungsschema gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung nutzt;

Fig. 8 ein Blockschaltbild, das schematisch die Hardwarekonfiguration einer Filteranordnungseinheit zeigt, die die Digitalfilteranordnung der Fig. 7 enthält und einen verteilten arithmetischen Algorithmus gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung nutzt;

Fig. 9 ein schematisches Schaubild einer Eingangssignalauswahleinheit gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;

Fig. 10 ein schematisches Schaubild einer Frequenzbandauswahleinheit gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;

Fig. 11 ein schematisches Schaubild einer Auswahlvorrichtung für die Digitalfilteranordnungseinheit der Fig. 8 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;

Fig. 12 ein Operationszeitablaufdiagramm der Auswahlvorrichtung der Fig. 11;

Fig. 13 ein schematisches Schaubild einer weiteren Auswahlvorrichtung für die Digitalfilteranordnungseinheit der Fig. 8 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;

Fig. 14 ein Operationszeitablaufdiagramm der Auswahlvorrichtung der Fig. 13;

Fig. 15 ein schematisches Schaubild der Polsignalverarbeitungseinheit der Fig. 8 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;

Fig. 16 ein Operationszeitablaufdiagramm der Polsignalverarbeitungseinheit der Fig. 15;

Fig. 17 ein schematisches Schaubild einer Parallel/Seriell-Umsetzungs- und Übertragungseinheit der Fig. 8 gemäß einer bevorzugten Ausführungsform der Erfindung;

Fig. 18 ein Operationszeitablaufdiagramm der Parallel/Seriell-Umsetzungs- und Übertragungseinheit der Fig. 17;

Fig. 19 ein schematisches Schaubild des Schieberegisters der Fig. 8 gemäß einer bevorzugten Ausführungsform der Erfindung;

Fig. 20 ein Operationszeitablaufdiagramm des Schieberegisters der Fig. 19;

Fig. 21 ein schematisches Schaubild der Nullsignalverarbeitungseinheit der Fig. 8 gemäß einer bevorzugten Ausführungsform der Erfindung; und

Fig. 22 ein Operationszeitablaufdiagramm der Nullsignalverarbeitungs einheit der Fig. 21.

Das grundlegende Prinzip der Operation der Digitalfilteranordnung-Hardwarestruktur der vorliegenden Erfindung kombiniert zwei Konzepte von Hardwareoperationsschemata. Ein Konzept ist die "Dezimierung in einem Mehrfachge schwindigkeitssystem", während das andere ein "verteilter arithmetischer Algorithmus" ist. Beide Konzepte von Hardwareoperationsschemata werden in zeitmultiplexierter Weise auf der Bausteinhardware implementiert.

Im wesentlichen wird eine beschränkte bzw. minimale Anzahl von Logikbauelementen, die ein Digitalfilter bilden, in einer Digitalfilteranordnung-Hardwarevorrichtung organisiert, die in einem hierarchisch angeordneten, rekursiv rückgekoppelten Frequenz-Zeit-Verwendungsschema auf der Grundlage des Konzepts der Dezimierung eines Mehrfachgeschwindigkeitssystems betrieben wird. Eine solche Digitalfilteranordnung-Hardwarevorrichtung wird entsprechend dem numerischen Analysemodell zur Summierung von Produkten betrieben, um das Filterausgangssignal zu erzeugen, wobei die Berechnungen in einem Softwareschema auf der Grundlage des Konzepts eines verteilten arithmetischen Algorithmus durchgeführt werden. Die Verwendung dieser minimalen Hardware wird ferner durch die Verwendung eines zeitmultiplexierten Schemas für die Implementierung sowohl der Dezimierung als auch des verteilten arithmetischen Prinzips der Signalverarbeitung ermöglicht. Die Verwendung einer solchen Digitalfilteranordnung führt zu einer Digitalfilter-Hardwarearchitektur, die eine Halbleiterbaustein-Chipfläche belegt, die gegenüber derjenigen, die beim Konzept des Standes der Technik benötigt wird, erheblich verkleinert ist.

Die Dezimierung wird in einem System verwendet, das in unterschiedlichen Operationsstufen mit verschiedenen Geschwindigkeiten betrieben wird. Die Dezimierung ist gekennzeichnet durch die Verwendung einer beschränkten Anzahl von Digitalfiltern in einem Schema, das hierarchisch angeordnet und zeitmultiplexiert ist und eine rekursive Rückkopplung verwendet. Durch Verwendung dieser beschränkten Anzahl von Filtern wird ein Eingangssignal auf der Grundlage der Eigenschaften und Verarbeitungsanforderungen der ankommenden Signalquelle in mehrere Frequenz bänder unterteilt. Ferner kann die Verarbeitung, der jedes zugewiesene Frequenzband unterzogen wird, entsprechend den speziellen Anforderungen der verschiedenen Al gorithmen hervorgehoben werden.

Das Konzept eines verteilten arithmetischen Algorithmus nutzt die Verarbeitung eines Signals, um eine Summe von Produkten zu erzeugen, wie sie für die Bestimmung eines Filterausgangssignalwerts für die obenbeschriebenen Digitalfilter benötigt wird. Dieses Konzept ist gekennzeichnet durch eine schnelle Verarbeitung unter Verwendung schneller Speichervorrichtungen mit vorgegebenen charak teristischen Koeffizienten, die die Inhalte einer Nachschlagtabelle darstellen.

Für eine genaue Beschreibung des Hardwarekonzepts der Dezimierung in Mehrfachgeschwindigkeitssystemen wird auf Fig. 1 Bezug genommen. Fig. 1 zeigt schematisch die hierarchische zeitliche Verwendung mehrerer Digitalfilteranordnungen, die das Prinzip der Dezimierung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung nutzt. Wie in der Zeichnung gezeigt, wird die Dezimierung mit mehreren Operationsgeschwindigkeiten mittels einer Digitalfilteranordnung-Hardwarestruktur durchgeführt, die fünf Anordnungen von Digitalfiltern BANK0-4 verwendet, obwohl mehr oder weniger als fünf Anordnungen verwendet werden können, wie Fachleute erkennen werden.

Alle Digitalfilteranordnungen BANK0-4 können die gleiche oder eine ähnliche Strukturkonfiguration besitzen, obwohl dies nicht notwendig ist. Hinsichtlich der Klarheit der folgenden Beschreibung ist in der Zeichnung eine beispielhafte Hardwarekonfiguration gezeigt, in der alle fünf Filteranordnungen eine ähnliche Strukturkonfiguration besitzen. Somit enthält jede Filteranordnung ein Hochpaßfilter HPF, ein Tiefpaßfilter LPF sowie eine Anzahl N von Bandpaßfiltern BPF1-N. Die Bandpaßfilter können in einigen Anwendungen weggelassen werden. Mit anderen Worten, die Bandpaßfilter BPF1-N sind optional im Umfang der Erfindung enthalten.

Jede der fünf Filteranordnungen BANK0-4 besitzt im wesentlichen ein Hochpaßfilter HPF, das ein hochpaßgefiltertes Signal erzeugt, ein Tiefpaßfilter LPF, das ein tiefpaßgefiltertes Signal erzeugt, sowie mehrere Bandpaßfilter BPF1-N, die entsprechende bandpaßgefilterte Signale erzeugen. Alle Filterimpulsantworten in derselben Filteranordnung können überlappungsfreie oder leicht überlappende Frequenzbänder mit nicht mehr als 3 dB Kappungsfrequenz aufweisen, wie die obenerwähnten herkömmlichen Filteranordnungen. Diese fünf Filteranordnungen BANK0-4 können hinsichtlich der Verarbeitung des Eingangssignals in einer kaskadierten Weise verbunden sein, wie in der Zeichnung schematisch gezeigt ist. Hierbei muß jedoch hervorgehoben werden, daß in Wirklichkeit keine physikalische Kaskade von Filteranordnungen vorliegt, wie sie in den folgenden Absätzen der Beschreibung erläutert wird. Bei der ersten Anordnung BANK0 sind alle Eingänge der Hochpaß-, Tiefpaß- und Bandpaßfilter HPF, LPF und BPF1-N zusammengeführt und werden mit dem externen Eingangssignal INPUT_SIGNAL gespeist. Somit werden die Stufen als virtuell kaskadiert bezeichnet. Die Hochpaß- und Bandpaßfilter in BANK0 erzeugen ihrerseits gefilterte Signale, die in der Zeichnung entsprechend als die Ausgänge der ersten Stufe 1ST_STAGE_HIGHPASS_SIGNAL und 1ST_STAGE_BANDPASS_SIGNAL1-N bezeichnet sind. Der Ausgang 1ST_STAGE_LOWPASS_SIGNAL des Tiefpaßfilters der BANK0 dient als Eingang für alle Filter der zweiten Filteranordnung BANK1, einschließlich der Hochpaß-, Tiefpaß- und Bandpaßfilter.

In einer ähnlichen Anordnung sind alle Eingänge der Hochpaß-, Tiefpaß- und Bandpaßfilter HPF, LPF und BPF1-N der zweiten Filteranordnung BANK1 miteinander verbunden und werden mit dem Signal 1ST_STAGE_LOWPASS_SIGNAL gespeist. Die Hochpaß- und Bandpaßfilter in BANK1 erzeugen gefilterte Signale, die jeweils als Ausgänge der zweiten Stufe mit 2ND_STAGE_HIGHPASS_SIGNAL und 2ND_STAGE_BAND-PASS_SIGNAL1-N bezeichnet sind. Der Ausgang des Tiefpaßfilters der BANK1 dient seinerseits als Eingang für alle Filter der dritten Filteranordnung BANK2, einschließlich der Hochpaß-, Tiefpaß- und Bandpaßfilter. Diese virtuell kaskadierte Anordnung setzt sich über alle fünf Digitalfilteranordnungen BANK0-4 fort, wie in Fig. 1 gezeigt ist. Somit besitzt die fünfte Anordnung BANK4 eine Gruppe gefilterter Ausgangssignale 5TH_STAGE_HIGHPASS_SIGNAL, 5TH_STAGE_BANDPASS_SIGNAL1-N sowie 5TH_STAGE_LOWPASS_SIGNAL.

An den Ausgängen der jeweils ersten vier von fünf Anordnungen von Filtern BANK0-3, d. h. jeweils an den ersten, zweiten, dritten und vierten Stufen, wird jeder gefilterte Ausgang der entsprechenden Tiefpaßfilter LPF, genauer die Signale IST_, 2ND_, 3RD_ sowie 4TH_STAGE_LOWPASS_SIGNAL, in Zeit-Frequenz-Ausdrücken "dezimiert", bevor sie an die Eingänge der Filter in der nächsten kaskadierten Anordnung angelegt werden. Eine M-fache Dezimierung bedeutet eine Herabsetzung der Abtastrate um 1/M, wobei jeder M-te abgetastete Ausgang (d. h. gefilterter Ausgang) des ausgewählten Filters, z. B. des Tiefpaßfilters LPF in den ersten vier Anordnungen BANK0-3, ausgewählt wird, um als Eingang an die nächste Filteranordnung angelegt zu werden.

In einer Filteranordnung ähnlich derjenigen, die in Fig. 1 dargestellt ist, die eine virtuell hierarchisch kaskadierte Konfiguration mit Q Stufen von Filteranordnungen besitzt, führt somit eine M-fache Dezimierung in jeder der Filteranordnungsstufen zu einer proportional reduzierten Operationsgeschwindigkeit in jeder der folgenden Filteranordnungsstufen. Dies wird als Mehrfachgeschwindigkeitssystem bezeichnet, da die Stufen in der Filteranordnung die Eingangssignale mit unterschiedlichen Geschwindigkeiten abtasten. Genauer legt die erste Stufe der Filteranordnungen in einer Vorrichtung ein Eingangssignal an die nächste kaskadierte (zweite) Stufe mit einer Operationsabtastfrequenz an, die das M-fache der Frequenz beträgt, mit der die zweite Stufe die dritte Stufe speist. Auf diese Weise erhält die fünfte Stufe der Filteranordnungen in der in Fig. 1 dargestellten Vorrichtung ein Eingangssignal, das mit dem I/M⁴-fachen der Geschwindigkeit abgetastet wird, mit der das ursprüngliche Signal in der ersten Stufe abgetastet wird. Diese Situation ist in Fig. 6 besser dargestellt, die ein Zeitablaufdiagramm ist, das die zeitliche Abfolge der Filterfreigabesteuersignale L[1], L[2], . . . , und L[5] der in Fig. 1 gezeigten fünfstufigen Digitalfilteranordnungen zeigt, die das Prinzip der Dezimierung nutzt.

Bei der in Fig. 6 gezeigten Filterfreigabesteuersignal-Sequenz für die Vorrichtung der Fig. 1 wird für das Filteroperationsfreigabesignal ein positiver Logikpegel angenommen. Mit anderen Worten, die Filteroperation in einer Stufe der Filteranordnungen wird nur dann freigegeben, wenn das zugehörige Filterfreigabesteuersignal L[1 : 5] der fünfstufigen Digitalfilteranordnungskonfiguration der Fig. 1 einen positiven Wert annimmt. Wie Fachleute erkennen, können die fünf Filterfreigabesteuersignale L[1 : 5], die in Fig. 6 für die fünfstufige Vorrichtung der Fig. 1 dargestellt sind, z. B. unter Verwendung von gebrauchsfertigen diskreten Standardlogikbausteinen leicht implementiert werden.

Auch beim Zeitablaufdiagrammbeispiel der Fig. 6 wird eine zweifache (M = 2) Dezimierung angenommen. Die Grundzeiteinheit der gesamten Filtervorrichtung wird durch die Zeitschlitzeinheiten in der ersten Stufe der Filteranordnungen vorgegeben. Zur Beschreibung dieses Zweifachdezimierungs schemas sind insgesamt 24 Grundzeiteinheiten gezeigt. Ferner wird angenommen, daß die Steuersignale mit der fallenden Flanke getriggert werden. Genauer wird mit der fallenden Flanke des Steuersignals L[1] im Grundzeitschlitz 1 die erste aktive Periode des Steuersignals L[2] für die Stufe 2 der Filteranordnungen getriggert. Dieses erste Steuersignal von L[2] wird für die gesamte Dauer des Grundzeitschlitzes 1 gehalten. Anschließend wird das erste Steuersignal für L[2] zurückgesetzt, wenn der Zeitschlitz 1 verstrichen ist und die zweite aktive Periode des Steuersignals L[1] im dritten Grundzeitschlitz 2 erneut ansteigt.

Auf diese Weise nimmt das Filterfreigabesteuersignal für die Stufe 2 der Filteranordnungen der in Fig. 1 gezeigten Vorrichtung eine Abtastrate von einem wirksamen Filterfreigabeimpuls für je vier Grundzeitschlitze an, was eine zweifache Abtastratenabsenkung bezüglich derjenigen der Stufe 1 ergibt. In ähnlicher Weise nimmt das Filterfreigabesteuersignal für die Stufe 3 der Filteranordnungen eine Abtastrate von einem wirksamen Freigabeimpuls für je acht Grundzeitschlitzen oder einem Freigabeimpuls für je zwei Freigabeimpulse in Stufe 3 an, was einer weiteren zweifachen Absenkung der Abtastrate entspricht. Auf diese Weise umfaßt die Filterfreigabesteuersignalsequenz für die fünfte Stufe der Filteranordnungen in der Vorrichtung der Fig. 1 einen wirksamen Impuls für je 32 Grundzeitschlitze.

Eine wichtige Eigenschaft dieses Filterfreigabeschemas für alle fünf Stufen von Filteranordnungen in der Vorrichtung der Fig. 1 sollte hervorgehoben werden. Beim gezeigten Steuerungszeitablaufdiagramm der Fig. 6 ist zu beachten, daß während eines beliebigen Zeitschlitzes nie zwei Filterfreigabesteuersignale gleichzeitig ausgegeben werden. Dies bezieht sich auf den obigen Hinweis, daß keine wirkliche physikalische Kaskade von Filteranordnungen erforderlich ist, um die Digitalfiltervorrichtung gemäß der vorliegenden Erfindung zu implementieren.

Dieser Zeitablauf der Steuersignale ist für die Erfindung von besonderer Bedeutung, da er die Verwendung von nur einer statt von fünf Anordnungen von Hochpaß-, Tiefpaß- und Bandpaßfiltern erlaubt, um die gesamte Digitalfilteroperation mit dem ankommenden Signal INPUT_SIGNAL in einem Schema, das im Steuerungsablaufdiagramm der Fig. 6 dargestellt ist, in der Weise der Konfiguration der Fig. 1 durchzuführen. Mit anderen Worten, da wie oben erwähnt jedes Filterfreigabesteuersignal L[1], L[2], . . . und L[5] für die offenbarten fünf Stufen der in Fig. 1 gezeigten Digitalfilteranordnungen (auf der Zeitachse) unabhängig aktiv ist, wird nur eine der fünf Anordnungen von Filtern, z. B. (BANK0) benötigt, wenn sie wiederholt verwendet wird, um als Ersatz für die ersten, zweiten, dritten, vierten und fünften Stufen der Filteranordnung der Fig. 1 zu dienen. Die zeitmultiplexierte Verwendung einer einzelnen Filteranordnung von Hochpaß-, Tiefpaß- und Bandpaßfiltern ist charakteristisch für das Konzept der Dezimierung in Mehrfachgeschwindigkeits systemen. Insgesamt werden fünf unterschiedliche Abtastraten bei der Operation des Systems verwendet, wie in den Fig. 1 und 6 dargestellt ist. Wie jedoch Fachleute erkennen werden, können bei der Signalverarbeitungsprozedur in Abhängigkeit von den Systemauslegungsanforderungen mehr oder weniger als fünf Anordnungen oder fünf wiederholte Verwendungen einer einzelnen Anordnung von Hochpaß-, Tiefpaß- und Bandpaßfiltern verwendet werden.

Wie in der schematisch dargestellten hierarchischen Konfiguration der Fig. 1 gezeigt, wird ein von der Filteranordnung zu verarbeitendes ankommendes externes Signal INPUT_SIGNAL während der gesamten Zeitabfolge aller in Fig. 6 gezeigten Grundzeitschlitzeinheiten an die zusammengefaßten Eingänge aller Hochpaß-, Bandpaß- und Tiefpaßfilter in der ersten Stufe (Filteranordnung BANK0) angelegt. In der in Fig. 1 gezeigten gesamten Vorrichtung gibt es jedoch zu jedem beliebigen Zeitpunkt nur eine Stufe von Filteranordnungen, die freigegeben ist, um den entsprechend ausgewählten Anteil des Frequenzbands des ursprünglichen Eingangssignals zu verarbeiten, wie oben dargestellt ist. Somit gibt es keine Situation, die in der gesamten Vorrichtung ein gleichzeitiges Ausgeben von zwei Filterfreigabesteuersignalen erfordert. Dies ermöglicht, wie oben erwähnt, die wiederholte zeitmultiplexierte Verwendung eines einzigen Satzes von Filteranord nungshardware bei der Durchführung der zur Implementierung des neuartigen Digitalfilterschemas erforderlichen Digitalsignalverarbeitung. Ferner erfüllt dieses Schema die allgemeine Forderung, daß für eine erfolgreiche Filteroperation hochfrequente Anteile des ursprünglichen Signals mit einer höheren Abtastrate abgetastet werden, während niederfrequente Anteile mit einer niedrigeren Abtastrate abgetastet werden.

Im folgenden wird eine bevorzugte Ausführungsform der Digitalfiltervorrichtung gemäß der vorliegenden Erfindung beschrieben, um zu zeigen, wie die hierarchisch angeordnete Konfiguration der Fig. 1 im wesentlichen in einer Digitalfiltervorrichtung implementiert werden kann. Zu diesem Zweck wird auf Fig. 7 Bezug genommen. Fig. 7 ist ein Blockschaltbild, das schematisch die Hardwarekonfigu ration einer Digitalfilteranordnung zeigt, die ein rekursives Rückkopplungsschema gemäß einer bevorzugten Ausführungsform der Erfindung verwendet. Wie in der Zeichnung gezeigt, besitzt die neuartige Digitalfilteranordnung, die allgemein mit dem Bezugszeichen 10 bezeichnet ist, eine Hardwarearchitektur, die eine Eingangssignalauswahleinheit 20, eine Filteranordnungseinheit 30 sowie eine Frequenzbandauswahleinheit 40 umfaßt. Die Filteranordnungseinheit 30 besitzt im wesentlichen eine Hardwarestruktur, die in der Funktion irgendeiner der in Fig. 1 gezeigten fünf kombinierten Filteranordnungen BANK0-4 entspricht, wobei angenommen wird, daß wiederum eine Vorrichtung als Beispiel verwendet wird, die die oben im Bezug auf die Fig. 1 und 6 beschriebene fünfstufige Dezimierung verwendet.

An der Eingangsseite der Eingangssignalauswahleinheit 20 wird für eine Auswahl durch die Eingangssignalauswahleinheit 20 das externe Eingangssignal 21 gemeinsam mit allen fünf Tiefpaßfilterausgängen der entsprechenden fünf äquivalenten Stufen der Filteranordnungen BANK0-4 (bezeichnet mit den Bezeichnern 1ST_, 2ND_, 3RD_, 4TH_ und 5TH_STAGE_LOWPASS_SIGNAL in Fig. 1, jedoch in Fig. 7 mit den Bezugszeichen 331 bis 335 bezeichnet) angelegt. Zu jedem beliebigen Zeitpunkt wird für die Abtastung und Weiterleitung an die nächste angeschlossene Komponente, nämlich die Filteranordnungseinheit 30, nur eines dieser sechs Signale ausgewählt. Das externe Eingangssignal 21, das das von der neuartigen Vorrichtung zu verarbeitende ursprüngliche Signal ist, kann ein Analogsignal sein, das geeignet abgetastet und in ein Digitalformat umgesetzt worden ist. Wie im folgenden be schrieben, wurde jeder der fünf Tiefpaßfilterausgänge 331 bis 335, die an die Eingangssignalauswahleinheit 20 angelegt werden, in der Filteranordnungseinheit 30 in deren entsprechendem rekursivem Rückkopplungsdezimierungszyklus geeignet dezimiert, bevor sie zur Eingangssignalauswahleinheit 20 zurückgeführt werden.

Die Filteranordnungseinheit 30 kann wie in dem Fall des in den Fig. 1 und 6 gezeigten Systems eine virtuelle Anordnung von mehreren (in diesem Beispiel fünf) Filteranordnungen enthalten, die physikalisch nur einer Filteranordnung entsprechen, die in einem zeitmultiplexierten Schema verwendet wird. Jede der virtuellen Anordnungen bzw. die einzelne wirkliche Anordnung enthält wenigstens ein Hochpaßfilter 31 (HPF in Fig. 1) und wenigstens ein Tiefpaßfilter 35 (LPF) sowie mehrere optionale Bandpaßfilter 33 (BPF1-R). Da die Bandpaßfilter 33 optional sind, wird angenommen, daß keiner von diesen enthalten sein muß, wobei jedoch für eine sinnvolle Operation der Vorrichtung wenigstens ein Paar von Hochpaß- und Tiefpaß filtern 31 und 33 enthalten sein muß.

Das Ergebnis der Auswahl zwischen dem externen Eingang 21 und den zurückgeführten Tiefpaßfilterausgängen 331 bis 335 durch die Eingangssignal auswahleinheit 20, d. h. das Filtereingangssignal 23, wird an die Eingänge aller Filter in der ersten Stufe der Filteranordnungseinheit 30 angelegt, wie oben beschrieben worden ist. Anschließend wird an die entsprechenden Filter in allen fünf Anordnungen der Filteranordnungseinheit 30 ein Filterfreigabesteuersignal-Einstellschema angelegt, wie z. B. dasjenige, das die in Bezug auf Fig. 6 beschriebenen Steuersignale L[1 : 5] enthält.

Die Anwendung dieses Filterfreigabeschemas auf die Filteranordnungs einheit 30 führt zu einem Satz von gefilterten Ausgangssignalen, von welchen einige anschließend an die Frequenzbandauswahleinheit 40 angelegt werden, während andere rekursiv zur Eingangssignalauswahleinheit 20 zurückgeführt werden. Wie oben beschrieben worden ist, werden im wesentlichen die Ausgänge aller Hochpaß- und Bandpaßfilter, d. h. die Signale 371 bis 375 und die Signale 381 bis 385 (die jeweils den Signalen 1ST_-5TH_STAGE_HIGHPASS_SIGNAL und 1ST_STAGE_BAND- PASS_SIGNAL1-R der fünf Stufen der Vorrichtung der Fig. 5 entsprechen) in der Filteranordnungseinheit 30 unabhängig voneinander in den Eingang der Fre quenzbandauswahleinheit 40 eingegeben, wie durch das in Fig. 6 gezeigte Freigabeschema festgelegt ist. In ähnlicher Weise werden die Ausgänge aller Tiefpaßfilter, nämlich die Signale 331 bis 335 (die den Signalen 1ST_-5TH_STAGE_LOWPASS_SIGNAL der Vorrichtung der Fig. 1 entsprechen) in der Filteranordnungseinheit 30, auf der Grundlage des gleichen Freigabeschemas rekursiv zur Eingangssignalauswahleinheit 20 zurückgeführt.

In der Frequenzbandauswahleinheit 40 wird zur Erzeugung des gefilterten Ausgangssignals 41 der Vorrichtung eines der hochpaßgefilterten und der optionalen bandpaßgefilterten Signale 371 bis 375 bzw. 381 bis 385 sowie das tiefpaßgefilterte Signal 335 des Tiefpaßfilters in der letzten Stufe der virtuellen Filteranordnung in der Filteranordnungseinheit 30 ausgewählt.

Unter der Annahme, daß für die Operation der in Fig. 7 gezeigten Filteranordnungseinheit 30 wiederum eine zweifache Dezimierung verwendet wird, wählt die Eingangssignalauswahleinheit 20 am Anfang der Filteroperation zuerst das externe Eingangssignal 21 als Filtereingangssignal 23 aus und legt dieses an die Filteranordnungseinheit 30 an. Während dieser ersten Stufe erzeugt das Tiefpaßfilter 35 in der Filteranordnungseinheit 30 ein tiefpaßgefiltertes Signal 331, um es zur Eingangssignalauswahleinheit 20 zurückzuführen. Dieses zurückgeführte Tiefpaßsignal 331 der ersten Stufe steht nach dem Empfang in der Eingangssignalauswahleinheit 20 während der zweiten Stufe der Operation der Filteranordnungseinheit 30 für die Auswahl als Filtereingangssignal 23 zur Verfügung. Die Auswahl des tiefpaßgefilterten Signals 331 findet als Teil des Filterfreigabeschemas bei jedem zweiten Auftreten einmal statt (alle vier Zeitschlitze), da für das Beispiel eine zweifache Dezimierung angenommen wird. In ähnlicher Weise wird das tiefpaßgefilterte Signal 332 der zweiten Stufe als Teil des Filterfreigabeschemas bei jedem zweiten Auftreten (alle acht Zeitschlitze) am Eingang der Eingangssignalauswahleinheit 20 ausgewählt, wenn das Filtereingangssignal 23 während der dritten Stufe der Operation der Filteranordnungseinheit 30 an alle Filter angelegt wird. In ähnlicher Weise wird das tiefpaßgefilterte Signal 335 der fünften Stufe in einem Schema bei jedem zweiten Auftreten einmal an der Eingangssignalauswahleinheit 20 ausgewählt, um es während der fünften Stufe der Operation der Filteranordnungseinheit 30 an alle Filter anzulegen.

An die Frequenzbandauswahleinheit 40 werden wie oben beschrieben die hochpaßgefilterten und die optionalen bandpaßgefilterten Signale 371 bis 375 bzw. 381 bis 385 sowie das tiefpaßgefilterte Signal 335 des Tiefpaßfilters der letzten Stufe für die Auswahl als gefiltertes Ausgangssignal 41 der Vorrichtung angelegt. Die Auswahlentscheidung für das endgültige Ausgangssignal der Vorrichtung beruht ferner auf dem Filterfreigabeschema. Im folgenden wird die Korrespondenz der Ausgangssignalauswahl in der Frequenzbandauswahleinheit 40 der Digitalfilteranordnung 10 mit dem Filterfreigabesteuersignal-Ausgabeschema der Fig. 6 beschrieben, die genauere optionale Schritte zeigt, die mit Bezug auf die Grundzeitschlitzeinheiten durchgeführt werden.

Wie in Fig. 6 gezeigt, gilt während des Grundzeitschlitzes 0 L[1] = 1, was anzeigt, daß sich die Digitalfilteranordnung 10 in der ersten Stufe der Filteroperation befindet, d. h. sie befindet sich im Erste-Stufe-Status. In diesem Status wählt die Eingangssignalauswahleinheit 20 das externe Eingangssignal 21 aus, um es an die Filteranordnungseinheit 30 anzulegen. Da sich die Filteranordnungseinheit 30 im Erste-Stufe-Status befindet, erzeugt sie ihrerseits ein hochpaßgefiltertes Signal 371 der er sten Stufe, einen Satz optionaler bandpaßgefilterter Signale 381 der ersten Stufe (381_1-R unter der Annahme von insgesamt R Bandpaßfiltern) sowie ein tiefpaßgefil tertes Signal 331 der ersten Stufe. Diese Ausgangssignale bleiben bis zum nächsten Zeitschlitz für die erste Stufe, d. h. bis zum Grundzeitschlitz 2, gesetzt.

Während des Grundzeitschlitzes 1 bezeichnet L[2] = 1, daß sich die Digitalfilteranordnung 10 im Zweite-Stufe-Status befindet. In diesem Status wählt die Eingangssignalauswahleinheit 20 das zurückgeführte tiefpaßgefilterte Signal 331 der ersten Stufe aus, um es an die Filteranordnungseinheit 30 anzulegen. Da sich die Filteranordnungseinheit 30 im Zweite-Zustand-Status befindet, erzeugt sie somit ein hochpaßgefiltertes Signal 372 der zweiten Stufe, einen Satz optionaler bandpaßgefilterter Signale 382 der zweiten Stufe (382_1-R, unter der Annahme von insgesamt R Bandpaßfiltern) sowie ein tiefpaßgefiltertes Signal 332 der zweiten Stufe.

Diese Ausgangssignale bleiben wiederum bis zum nächsten Zeitschlitz für die zweite Stufe, nämlich bis zum Grundzeitschlitz 5, gesetzt.

Anschließend gilt während des Grundzeitschlitzes 2 erneut L[1] = 1, was anzeigt, daß sich die Digitalfilteranordnung 10 im Erste-Stufe-Status befindet. In diesem Status wählt die Eingangssignalauswahleinheit 20 erneut das externe Eingangssignal 21 aus, um es an die Filteranordnungseinheit 30 anzulegen. Da wiederum der Erste-Stufe-Status gilt, erzeugt die Filteranordnungseinheit 30 das hochpaßgefilterte Signal 371 der ersten Stufe, den Satz der optionalen bandpaßgefilterten Signale 381 der ersten Stufe (381_1-R, unter der Annahme von insgesamt R Bandpaßfiltern) sowie das tiefpaßgefilterte Signal 331 der ersten Stufe. Diese Ausgangssignale bleiben wiederum bis zum nächsten Grundzeitschlitz für die erste Stufe, nämlich bis zum Grundzeitschlitz 4, gesetzt.

Die Digitalfilteranordnung 10 wird auf der Grundlage desselben Zeitablaufs betrieben, um das externe Eingangssignal 21 gemäß dem in Fig. 6 gezeigten Filtersteuerungsschema zu verarbeiten, um das gefilterte Ausgangssignal 41 zu erzeugen. Da niemals zwei Filterstufen gleichzeitig aktiv sind, werden die Filteranordnungen unter Verwendung einer einzelnen Filteranordnung mit mehreren Abtastraten zeitmultiplexiert implementiert.

Die folgenden Absätze erläutern den Entwurf der Grundein gangssignalauswahleinheit 20, der Filteranordnungseinheit 30 und der Frequenzbandauswahleinheit 40, die gemeinsam die Digitalfilteranordnung 10 bilden. In den folgenden Beispielen wird angenommen, daß eine Digitalfilteranordnung 10 eine fünfstufige Konfiguration besitzt, die mit einem Zweifachdezimierungs-Abtastschema betrieben wird.

Fig. 9 ist ein vereinfachtes schematisches Schaubild einer Eingangssignalauswahleinheit 20 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Wie oben gezeigt, wird wiederum eine fünfstufige Filteranordnung 10 angenommen, wobei die Eingangssignalauswahleinheit 20 im allgemeinen eine Gruppe 90 von Tristate-Puffern enthält.

Es ist zu beachten, daß unter normalen Umständen praktische Filtervorrichtungen, wie z. B. die hier ausgeführte Filteranordnung 10, Digitalton- und/oder Videosignale mit einer Auflösung von mehreren Bits verarbeitet. Zum Beispiel Besitzern herkömmliche digitale Musiksignale, die in Tonanlagen wie z. B. CD-Spielern gehandhabt werden, normalerweise eine Auflösung von 14 bis 16 Bits. Im Beispiel der Fig. 9 wird eine Signalauflösung von 16 Bits verwendet, was durch die Bezeichnung des Eingangssignals mit XIN[0 : 15] dargestellt ist.

Daher enthält die Gruppe 90 der Tristate-Puffer fünf Sätze von Puffervorrichtungen, die allgemein mit IBUF1 [0 : 15], IBUF2[0 : 15], IBUF3[0 : 15], IBUF4[0 : 15] und IBUF5[0 : 15] bezeichnet werden. Jeder der fünf Sätze von Puffern enthält insgesamt 16 Tristate-Puffer, was aus den Referenzbezeichnungen deutlich wird, obwohl diese in der Zeichnung nicht einzeln gezeigt sind. Zum Beispiel enthält der Satz der Tristate-Puffer IBUF1_0-15 die Puffervorrichtungen IBUF1[0], IBUF1[1], und IBUFI[15].

Somit werden in die Eingangsseite der Eingangssignalauswahleinheit 20 das externe digitale Eingangssignal XIN[0 : 15], das eine Datenbreite oder Auflösung von 16 Bits besitzt, sowie vier andere rekursiv zurückgeführte tiefpaßgefilterte Signale mit 16 Bit Breite FB1[0 : 15], FB2[0 : 15], FB3[0 : 15] und FB4[0 : 15] eingespeist. Genauer wird jedes der 16 Datenbits des externen Eingangssignals XIN[0 : 15] an die entsprechende Eingangsleitung des ersten Satzes von Tristate-Puffern IBUF1[0 : 15] angelegt. Jedes der 16 tiefpaßgefilterten Signalbits FB1[0 : 15], das vom ersten Stufenfilteranord nungsausgang der Filteranordnungseinheit 30 zurückgeführt wird, wird an die entsprechende Eingangsleitung des zweiten Satzes von Tristate-Puffern IBUF2[0 : 15] angelegt, während jedes der 16 tiefpaßgefilterten Signalbits FB4[0 : 15], das vom Filteranordnungsausgang der vierten Stufe der Filteranordnungseinheit 30 zurückgeführt wird, an die entsprechende Eingangsleitung des fünften Satzes von Tristate-Puffern IBUF5[0 : 15] angelegt wird usw.

In Fig. 9 ist eine invertierte Version des Filterfreigabesteuersignals LB[1 : 5] gezeigt, das erzeugt wird und an die Puffersteuereingangsanschlüsse der fünf Sätze von Tristate-Puffern in der Gruppe 90 angelegt wird. Die Invertierung ist notwendig, da die Tristate-Puffer in der Gruppe 90 Ausgangsfreigabesteuereingänge mit aktivem Niedrigpegel besitzen. Wie Fachleute erkennen werden, kann die ursprüngliche, d. h. die nichtinvertierte Version von L[1 : 5], wie sie z. B. in Bezug auf Fig. 6 beschrieben worden ist, verwendet werden, um die Ausgangsfreigabeeingänge der Tristate-Puffer direkt zu steuern, wenn in der Gruppe 90 eine andere kompatible Version von Tristate-Puffern verwendet wird.

Besondere Beachtung verdient wiederum die Tatsache, daß die Ausgänge der fünf Sätze von Tristate-Puffern IBUF1[0 : 15], IBUF2[0 : 15], IBUF3[0 : 15], IBUF4[0 : 15] und IBUF5[0 : 15] in Form einer ODER-Verknüpfung miteinander verbunden sind. Genauer sind die Ausgänge der Tristate-Puffer IBUF1 [0], IBUF2[0], IBUF3[0], IBUF4[0] und IBUF5[0] miteinander verbunden, während die Ausgänge der Tristate-Puffer IBUF1[1], IBUF2[1], IBUF3[1], IBUF4[1] und IBUF5[1] miteinander verbunden sind usw. Insgesamt werden 16 Leitungen gebildet, die jeweils fünf zusammengefaßte Ausgänge enthalten, um das Ausgangssignal OUT[0 : 15] mit einer Datenbreite von 16 Bits zu bilden. Es ist möglich, diese Ausgänge miteinander zu verbinden, da die Puffer in der Gruppe 90 Tristate-Puffer sind und zu einem beliebigen Zeitpunkt nur einer der fünf Sätze von Puffern in der Gruppe 90 durch die Steuersignale LB[1 : 5] aktiviert wird.

Wenn LB[1] = 0 und LB[2 : 5] = 1 gilt, ergibt sich am Ausgang OUT[0 : 15] der Eingangssignalauswahleinheit 20:

OUT[0 : 15] = XIN[0 : 15].

Wenn LB[2] = 0, LB[1] = 1 und LB[3 : 5] = 1 gilt, ergibt sich in ähnlicher Weise am Ausgang OUT[0 : 15] der Eingangssignalauswahleinheit 20:

OUT[0 : 15] = FB1[0 : 15].

Aus dem gleichen Grund können daher die Filterfreigabesteuersignale L[1 : 5], bzw. genauer die invertierten Versionen LB[1 : 5], für die hierarchische und zeitmultiplexierte Steuerung der Filteranordnungen durch geeignetes Zuweisen des Filtereingangssignals verwendet werden, das durch die Operation der Eingangssignalauswahleinheit 20 verarbeitet werden soll. Es kann entweder das ursprüngliche Eingangssignaldatenwort XIN[0 : 15] oder irgendeines der tiefpaßgefilterten Signalworte FB1[0 : 15]-FB4[0 : 15], die von der entsprechenden Stufe der Filteranordnung zurückgeführt werden, für die erforderliche Filterverarbeitung ausgewählt und zu der angeschlossenen Filteranordnungseinheit 30 gesendet werden.

Beim obenbeschriebenen Entwurf der Eingangssignalauswahleinheit 20 wird für die Tiefpaßfilter-Abtastoperation ein zweifaches Dezimierungsschema angenommen, wie oben angegeben ist. Bei der in Fig. 7 gezeigten Ausführungsform der neuartigen Digitalfilteranordnung 10 kann somit entweder das ursprüngliche Eingangssignaldatenwort XIN[0 : 15] oder irgendeines der tiefpaßgefilterten Signalwörter FB1[0 : 15] bis FB4[0 : 15], die von der entsprechenden Stufe der Filteranordnung zurückgeführt werden, durch die Eingangssignalauswahleinheit 20 für die nachfolgende Filterverarbeitung als Eingang zur Filteranordnungseinheit 30 ausgewählt werden. Durch den rekursiven Fluß der tiefpaßgefilterten Rückführungssignale wird jedes tiefpaßgefilterte Signal für die nachfolgende Filterverarbeitung nur bei jedem zweiten Auftreten am Eingang der Eingangssignalauswahleinheit 20 ausgewählt, da eine zweifaches Dezimierungsschema verwendet wird.

Im folgenden wird die Frequenzbandauswahleinheit 40 erläutert, die in der in Fig. 7 gezeigten neuartigen Digitalfilteranordnung 10 verwendet wird. Fig. 10 ist ein vereinfachtes schematisches Schaubild der Frequenzbandauswahleinheit 40 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Bei der Beschreibung der Frequenzbandauswahleinheit 40 wird weiterhin angenommen, daß die Digitalfilteranordnung 10 fünf Stufen von Filteranordnungen enthält, die unter einem zweifachen Dezimierungsschema betrieben werden. Wie in der Zeichnung gezeigt, enthält die Frequenzbandauswahleinheit 40 im allgemeinen eine Gruppe 100 von Tristate-Puffern.

Besondere Aufmerksamkeit gilt wiederum der Tatsache, daß die Bauelemente der Filteranordnung 10, der Eingangssignalauswahleinheit 20, der Frequenzbandauswahleinheit 40 und der Filteranordnungseinheit 30 ein Ton- und/oder ein Videodigitaldatensignal mit einer Auflösung von mehreren Bits verarbeiten können. Im Beispiel der Fig. 10 wird wieder eine Signalauflösung von 16 Bits verwendet, wie durch die Verwendung der Bezeichnung YOUT[0 : 15] für den Ausgang der Filteranordnung 10 gezeigt ist.

Die Gruppe 100 der mehreren Tristate-Puffer enthält sechs Sätze von Puffervorrichtungen, die allgemein mit FBBUF1[0 : 15], FBBUF2[0 : 15], FBBUF3[0 : 15], FBBUF4[0 : 15], FBBUF5[0 : 15] und FBBUF6[0 : 15] bezeichnet sind. Jeder der sechs Sätze von Puffervorrichtungen enthält insgesamt 16 Tristate-Puffer, die in der Zeichnung nicht einzeln, sondern zusammengefaßt dargestellt sind. Zum Beispiel ent hält der Satz der Tristate-Puffer FBBUF1_0-15 die Puffervorrichtungen FBBUF1[0], FBBUF1[1], . . . und FBBUF1[15].

Somit wird die Eingangsseite der Frequenzbandauswahleinheit 40 mit den Ausgängen der Filteranordnungseinheit 30 gespeist, wie in Fig. 7 gezeigt ist. Wie in Fig. 7 gezeigt, erzeugt die Filteranordnungseinheit 30 die hochpaßgefilterten und die optionalen bandpaßgefilterten Signale 371 bis 375 bzw. 381 bis 385. Es sei jedoch daran erinnert, daß an den Eingang der Frequenzbandauswahleinheit 40 ein weiterer Satz von Signalen angelegt wird. Dies sind die tiefpaßgefilterten Signale der letzten (fünften) Stufe der Filteranordnungen in der Filteranordnungseinheit 30. Es ist zu beachten, daß die hochpaßgefilterten Signale 371 bis 375 der Fig. 7, die ebenfalls Digitalsignale mit einer Auflösung von jeweils 16 Bits sind, hier in der Ausführungsform der Fig. 10 mit HIGH1[0 : 15], HIGH2[0 : 15], . . . und HIGH5[0 : 15] bezeichnet sind.

Ferner ist zu beachten, daß zwecks der Klarheit in der Beschreibung der Frequenzbandauswahleinheit 40 die in Fig. 7 gezeigten bandpaßgefilterten Signale 381 bis 385 in der Fig. 10 nicht enthalten sind. Dies ist zulässig, da die Verwendung der Bandpaßfilter in der Filteranordnung der Vorrichtung 10 optional ist. Andererseits werden die tiefpaßgefilterten Ausgangssignale der letzten (fünften) Stufe in der Filteranordnungseinheit 30 mit der Bezeichnung LOW[0 : 15] mit einer Auflösung von 16 Bits an diese Frequenzbandauswahleinheit 40 angelegt.

Genauer wird jedes der 16 hochpaßgefilterten Signalbits HIGH1[0 : 15], das von der ersten Stufe der Filteranordnungen in der Filteranordnungseinheit 30 erzeugt wird, an die entsprechende Leitung des ersten Satzes von Tristate-Puffern FBBUF1[0 : 15] angelegt, während jedes der 16 hochpaßgefilterten Signalbits HIGH2[0 : 15], die von der zweiten Stufe der Filteranordnungen in der Filteranordnungs einheit 30 erzeugt werden, an die entsprechende Leitung des zweiten Satzes von Tristate-Puffern FBBUF2[0 : 15] angelegt wird usw. Ähnlich wird jedes der 16 tiefpaßgefilterten Signalbits LOW[0 : 1 5], das von der letzten (fünften) Stufe der Filteranordnungen in der Filteranordnungseinheit 30 erzeugt wird, in die entsprechende Leitung im sechsten Satz von Tristate-Puffern FBBUF6[0 : 15] eingegeben.

In Fig. 10 ist eine invertierte und erweiterte Version des Filterfreigabesteuersignals CHB[1 : 6] gezeigt, das erzeugt und in die Puffersteuereingangsanschlüsse der sechs Sätze von Tristate-Puffern in der Gruppe 100 eingegeben wird. Wiederum ist die Invertierung notwendig, da die Tristate-Puffer in der Gruppe 100 Ausgangsfreigabesteuereingänge mit aktivem Niedrigpegel besitzen.

Es ist erforderlich, auf die Tatsache hinzuweisen, daß die Ausgänge aller sechs Sätze von Tristate-Puffern FBBUF1[0 : 15], FBBUF2[0 : 15], FBBUF3[0 : 15], FBBUF4[0 : 15], FBBUF5[0 : 15] und FBBUF6[0 : 15] mittels ODER/Verknüpfung zusammengeführt sind. Genauer sind die Ausgänge der Tristate-Puffer FBBUF1[0], FBBUF2[0], FBBUF3[0], FBBUF4[0], FBBUF5[0] und FBBUF6[0] zusammengeführt, während die Ausgänge der Tristate-Puffer FBBUF1[1], FBBUF2[1], FBBUF3[1], FBBUF4[1], FBBUF5[1] und LOW[1] zusammengeführt sind usw. Insgesamt werden 16 Leitungen gebildet, die jeweils fünf zusammengeführte Ausgänge enthalten, um das Ausgangssignal YOUT[0 : 15] der Frequenzbandauswahleinheit 40 mit einer Datenbreite von 16 Bits zu bilden. Es ist wiederum möglich, diese Ausgänge zusammenzuführen, da die Puffer in der Gruppe 100 Tristate-Puffer sind und zu jedem beliebigen Zeitpunkt nur einer der sechs Sätze von Puffern in der Gruppe 100 durch die Steuersignale CHB[1 : 6] aktiviert wird.

Wenn CHB[1] = 0 und CHB[2 : 6] = 1 gilt, ist das am Ausgang YOUT[0 : 15] der Frequenzbandauswahleinheit 40 erhaltene Ergebnis gleich:

YOUT[0 : 15] = HIGH1[0 : 15].

Wenn CHB[2] = 0, CHB[1] = 1 und CHB[3 : 6] = 1 gilt, ist in ähnlicher Weise das am Ausgang YOUT[0 : 15] der Frequenzbandauswahleinheit 40 erhaltene Ergebnis gleich:

YOUT[0 : 15] = HIGH2[0 : 15].

Somit können die Pufferausgangsfreigabesteuersignale CHB[1 : 6] für die hierarchische und zeitmultiplexierte Steuerung der Filteranordnungen verwendet werden, indem die zu verarbeiteten gefilterten Signale durch die Operation der Frequenzbandauswahleinheit 40 geeignet zugewiesen werden. Entweder die tiefpaßgefilterte Version des Signalausgangs der letzten Stufe der Filteranordnungsein heit 30 oder irgendeines der hochpaßgefilterten Signalwörter HIGH1[0 : 15]-HIGH5[0 : 15], das von der entsprechenden Stufe der Filteranordnungseinheit 30 erzeugt wird, kann ausgewählt und als Ausgang der in Fig. 7 gezeigten neuartigen Digitalfilteranordnung 10 verwendet werden.

Bevor mit der Beschreibung von Einzelheiten einer Hardwarekonfiguration einer Filteranordnungseinheit 30 fortgefahren wird, soll eine Einführung in den verteilten arithmetischen Algorithmus gegeben werden, der die konzeptionelle Basis einer weiteren Phase der Digitalfiltervorrichtung dieser Erfindung bildet.

Die prinzipiellen Unterschiede zwischen den digitalen Hochpaßfiltern (HPF), Tiefpaßfiltern (LPF) und Bandpaßfiltern (BPF), die als Grundbausteine für die Filterblockvorrichtung der Erfindung verwendet werden, sind die Koeffizienten und die Produktterme, die im Ausdruck der charakteristischen Gleichung verwendet werden, die im weiter unten gezeigten Ausdruck (5) erhalten wird. Bevor diese charakteristische Gleichung für Digitalfilter genauer beschrieben wird, müssen mehrere Variablen definiert werden.

Es sei angenommen, daß die Zeit, die durch die Variable n dargestellt wird, die unabhängige Variable zur Bestimmung eines gefilterten Ausgangs auf der Grundlage der Verarbeitung eines Eingangsdatensignals ist, welches ebenfalls eine Funktion der Zeit n ist. Insgesamt werden für die folgende Analyse N Grundzeitschlitze verwendet. Im Ausdruck wird {c_j} verwendet, um einen Satz von Digitalfilter koeffizienten zu bezeichnen, wobei j = 0, 1, 2, . . . und N-1 eine weitere Variable ist, die verwendet wird, um die Koeffizienten in der Analyse in Abhängigkeit von der Zeitvariablen n durchzunumerieren. Da angenommen wird, daß die Zeit n in Ausdrücken von Grundzeitschlitzeinheiten n = 0, 1, . . . und N gemessen wird, kann im Verlauf der analysierenden Filteroperation Y(n) verwendet werden, um das gefilterte Ausgangssignal im aktuellen Zeitpunkt darzustellen. Andererseits stellt {W(n-j)} die Sequenz der Polsignale in einem vorangegangenen Zeitpunkt (n-j) dar. Wenn j = 0 gilt, stellt somit {W(n)} ein Polsignal im aktuellen Zeitpunkt dar.

Auf der Grundlage der obengenannten Definitionen kann der gefilterte Ausgang einer Digitalfilteranordnung, der als Funktion einer Zeitvariablen ausgedrückt wird, gegeben sein durch:

Y(n) = c₀ × W(n) + c₁ × W(n-1) + c₂ × W(n-2) + . . . + c_N-1 × W(n-(N-1)) (5)

Es ist zu beachten, daß der Ausdruck (5) im wesentlichen dem obenbeschriebenen Ausdruck (4) für die in Fig. 4 gezeigte zweite Direktform eines IIR-Digitalfilters entspricht. Wenn jedoch das Polsignal W(n) für die Filtervorrichtung als der unten genannte Ausdruck (6) in das binäre Zahlensystem mit einer Gesamtzahl von K Datenbits für jedes Signal übertragen wird, d. h. eine Auflösung von K Bits aufweist, dann gilt:

wobei

die Variable zum Durchnumerieren aller Datenbits in einem Mehrbitauflösungs-Datensignal ist und N-1 die Variable zum Durchnumerieren aller Zeitschlitzeinheiten ist;
b das höchstwertige Bit (MSB) ist, das das Vorzeichenbit darstellt; undb das niedrigstwertige Bit (LSB) ist.

Wenn die Sequenz {b} verwendet wird, um das Polsignal W(n-1), W(n-j), . . . und W(0) im Dezimalzahlsystem auszudrücken, dann liegt der Wertebereich von {W(n-j)} zwischen +1 und -1, d. h. -1 £ {W(n-j)} < 1, wobei j = 0, 1, 2, . . . und N-1, und wobei das Polsignal W(n-j) des vorangegangenen Zeitpunkts anschließend wie im folgenden Ausdruck (7) umgesetzt werden kann:

Durch Einsetzen von Ausdruck (7) in Ausdruck (5) ergibt sich für das gefilterte Ausgangssignal im aktuellen Zeitpunkt Y(n) der folgende Ausdruck (8):

Jeder Dezimalausdruck im obigen Ausdruck (8) ist wie folgt definiert: Ausdruck nullter Ordnung:

Ausdruck erster Ordnung:

und somit
Ausdruck (K-2)-ter Ordnung:

und
Ausdruck (K-1)-ter Ordnung:

Der durch Ausdruck (9) dargestellte Ausdruck nullter Ordnung wird erhalten durch Kombinieren des LSB (nulltes Bit b_n⁰) des Eingangssignals, der LSB (nullte Bits b_n-1⁰, b_n-2⁰, . . .) der vorangegangenen Eingangssignale und der Koeffizienten {c_j}. In ähnlicher Weise wird der p-te Ausdruck erhalten durch Kombinieren des p-ten Bits (b_n ^p) des Eingangssignals, der p-ten Bits (b_n-1 ^p, b_n-1 ^p, . . .) der vorangegangenen Eingangssignale und der Koeffizienten {c_j}, wobei b = 0, 1, . . . und K-1. Somit ergibt sich eine Auflösung von insgesamt K Bits.

Ein Prozeß gemäß der vorliegenden Erfindung zum Betreiben der Digitalfiltervorrichtung auf der Grundlage des verteilten arithmetischen Algorithmus, wie er im obigen Ausdruck (8) dargestellt ist, kann allgemein mit den folgenden Arbeitsschritten beschrieben werden:

a. Definieren eines Akkumulationsausdrucks und Voreinstellen desselben auf einen Wert 0. Das Poleingangssignal W(n) nimmt K Bits der Signaldaten in einer Sequenz auf, d. h. das nullte Bit, das erste Bit, . . . und das (K-1)-te Bit.
b. Auflösen nach dem Wert des nullten Ausdrucks, wenn das nullte Bit sequentiell als Eingangssignal angelegt wird, und anschließendes Speichern des aufgelösten Ergebnisses im Akkumulationsausdruck. Der Wert des nullten Ausdrucks wird durch folgende Formel bestimmt:
c. Teilen des Akkumulationsausdrucks durch 2 und Speichern desselben als neuen Akkumulationsausdruck.
d. Auflösen nach dem Wert des ersten Ausdrucks, wenn das erste Bit sequentiell als Eingangssignal angelegt wird, und anschließendes Speichern des aufgelösten Ergebnisses im Akkumulationsausdruck. Der Wert des ersten Ausdrucks wird durch folgende Formel bestimmt:
e. Addieren des Werts des ersten Ausdrucks, der in Schritt d erhalten wird, zum Akkumulationsausdruck, um den neuen Akkumulationsausdruck zu erhalten.
f. Teilen des Akkumulationsausdrucks durch 2 und Speichern desselben als neuen Akkumulationsausdruck.
g. Wenn das m-te Bit sequentiell als Eingangssignal eingegeben wird, werden die obengenannten Schritte wiederholt, bis der Wert für den m-ten Ausdruck bestimmt ist, wobei m = 2, . . . K-2. Der Wert des m-ten Ausdrucks wird durch folgende Formel bestimmt:
h. Addieren des Werts des im Schritt g erhaltenen m-ten Ausdrucks zum Akkumulationsausdruck, um den neuen Akkumulationsausdruck zu erhalten.
i. Teilen des Akkumulationsausdrucks durch 2 und Speichern desselben als neuen Akkumulationsausdruck.
j. Auflösen nach dem Wert des (K-1)-ten Ausdrucks, wenn das (K-1)-te Bit sequentiell als Eingangssignal angelegt wird, und anschließendes Speichern des aufgelösten Ergebnisses im Akkumulationsausdruck. Der Wert des (K-1)-ten Ausdrucks wird durch die folgende Formel bestimmt:
k. Hinzufügen des im Schritt j erhaltenen Werts des (K-1)-ten Ausdrucks zum Akkumulationsausdruck, um den neuen Akkumulationsausdruck zu erhalten.
l. Nachdem das letzte Bit ((K-1)-te Bit) empfangen worden ist, wird der akkumulierte Wert gleich Y(n).

Die obige Beschreibung erläutert die Verfahrensschritte der Implementierung der Berechnung des Produktausdrucks für einen Abtastzyklus unter Verwendung des verteilten arithmetischen Algorithmus der vorliegenden Erfindung.

Während der Bestimmung der numerischen Ergebnisse eines gefilterten Signals, das mittels der Digitalfilteranordnung der vorliegenden Erfindung verarbeitet wird, können die obenbeschriebenen Verfahrensschritte implementiert werden, indem im voraus gespeicherte Nachschlagtabellen für die Bestimmung des Werts der erforderlichen Filterkoeffizienten verwendet werden. Bei der Bestimmung des numerischen Werts des Polsignals müssen alle K Bits der Mehr-Bit-Auflösung des Datensignals auf der Grundlage der obigen Ausdrücke verarbeitet werden.

Auf der Grundlage der Ausdrücke (9)-(12), die zur Bestimmung aller Dezimalausdrücke im Ausdruck (8) verwendet werden, um den gefilterten Ausgangssignalwert im aktuellen Zeitpunkt Y(n) zu erhalten, verwenden alle Ausdrücke der nullten, ersten, zweiten, . . . und (K-1)-ten Ordnung entsprechende einzelne Berechnungsprozeduren, um die Summe der Produkte zu berechnen.

Aufgrund der Tatsache, daß b_n-j ^p Î {0,1} (ein Binärwert von entweder 0 oder 1) gilt, ergeben sich somit insgesamt 2^N mögliche Wertebereiche für jeden der Ausdrücke p-ter Ordnung in den Ausdrücken (9) bis (12), wenn der Wert für jedes Auflösungsbit des Digitalsignals bestimmt wird. Diese Bereichsdaten können in einem geeigneten Halbleiterspeicher wie z. B. einen Nur-Lese-Speicher (ROM) oder in programmierbaren Logikmatrixbausteinen (PAL) gespeichert sein. Die Speichervorrichtung kann die Sequenz (b_n-j ^p, b_n-2 ^p, . . . , b₀^p) als Datenadresse zum Speichern im Adreßraum der Vorrichtung für die Bereichsdaten verwenden, die dem p-ten Bit der K Auflösungsbits zugeordnet sind. Wenn z. B. eine ROM-Vorrichtung verwendet wird, um diese Bereichsdaten zu speichern, ist eine Vorrichtung mit einem Adreßraum zum Halten jener 2^N Wörter mit jeweils einer Daten breite von K Bits erforderlich.

In einem Fall, in dem insgesamt zwei (N = 2) Zeitschlitzeinheiten zur Analyse verwendet werden, liegt somit die Variable j im Bereich von 0 bis 1. Eine ROM-Vorrichtung zum Speichern der Bereichsdaten besitzt somit die folgende Liste, die die Beziehung zwischen der Speicheradresse und ihrer zugeordneten gehaltenen Bereichsdaten zeigt:

Adresse b_n ^p, b_n-1 ^p)
Bereichsdaten
(0,1)
0
(0,1)	C₁
(1,0)	C₀
(1,1)	C₀+C₁

Fig. 8 ist ein Blockschaltbild, das schematisch die Hardwarekonfiguration einer im wesentlichen äquivalenten Filteranordnungseinheit 30 zeigt, die in der Digitalfilteranordnung 10 der Fig. 7 enthalten ist und einen verteilten arithmetischen Algorithmus gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung verwendet. Es ist zu beachten, daß in der in Fig. 8 dargestellten Ausführungsform keine "Filter"-Funktionsblöcke gezeigt sind, obwohl in Fig. 7 speziell der Ausdruck Filter, entweder Hochpaß-, Bandpaß- oder Tiefpaßfilter, für die Komponenten verwendet wird, die die Filteranordnungseinheit 30 bilden. Dies liegt daran, daß die dargestellten Funkti onsblöcke wie z. B. die Polsignalverarbeitungseinheit 83, die Parallel/Seriell-Umsetzungs- und Übertragungseinheit 84 und die Nullsignalverarbeitungseinheit 86, in Fig. 8 kombiniert sind, um die Funktionen dieser in Fig. 7 gezeigten Digitalfilter zu implementieren, wie im folgenden genauer beschrieben wird.

Bevor mit der Beschreibung dieses wesentlichen Äquivalents der Filteranordnungseinheit 30 der Fig. 7 fortgefahren wird, soll darauf hingewiesen werden, daß deren Verwendung speziell für die zweite Direktform einer IIR-Digitalfilteranordnung geeignet ist, wie sie im Netzplan der Fig. 4 gezeigt ist. Ferner sei darauf hingewiesen, daß der vorher beschriebene verteilte arithmetische Algorithmus das grundlegende Operationskonzept ist. Wie in Fig. 8 deutlich gezeigt, enthält dieses wesentliche Äquivalent der Filteranordnungseinheit 30 acht Funktionsblöcke. Diese Blöcke sind die Auswahlvorrichtungen 81 und 82, eine Polsignalverarbeitungseinheit 83, eine Parallel/Seriell-Umsetzungs- und Übertragungseinheit 84, ein Schieberegister 85, die Speicher 91 und 92 sowie eine Nullsignalverarbeitungseinheit 86.

Wie oben in Ausdruck (4) erwähnt, kann im IIR-Digitalfilter der Fig. 4 für den gefilterten Ausgang Y(n) auf der Grundlage eines Zwischenpolsignals W(n) ein numerischer Ausdruck aufgestellt werden:

Das Polsignal W(n) wird auf der Grundlage des obigen Ausdrucks in (3) aus einem Eingangssignal X(n) erhalten durch:

W(n) = X(n) + a₁ × W(n-1) + a₂ × W(n-2) + . . . + a_N-1 × W(n-(N-1)) (3)

Unter Verwendung einer vereinfachten Zuweisung können (4) und (3) jeweils ausgedrückt werden durch:

Wie in Fig. 4 der Zeichnungen gezeigt, wird deutlich, daß die Bewertung des Zwischenpolsignals W(n), wie sie im obigen Ausdruck (14) beschrieben ist, unter Verwendung des linken Abschnitts des Netzplans durchgeführt wird, welcher in der Mitte im allgemeinen in zwei Abschnitte aufgeteilt wird. Im Blockschaltbild der Fig. 8 entspricht dies demjenigen Abschnitt der Gesamtschaltung, der alle Elemente links vom Schieberegister 85 enthält. Dies umfaßt somit die Auswahlvorrichtung 81, die Polsignalverarbeitungseinheit 83, die Auswahlvorrichtung 82, die Parallel/Seriell-Umsetzungs- und Übertragungseinheit 84 und den Speicher 91. Andererseits wird die Bewertung des Ausgangssignals Y(n) der Filteranordnungseinheit 30 (Fig. 7), wie sie im obigen Ausdruck (13) beschrieben ist, unter Verwendung der anderen Hälfte des Netzplans rechts vom Schieberegister 85 durchgeführt. Dieser umfaßt die Nullsignalverarbeitungseinheit 86 und den Speicher 92. Genauer enthält der Speicher 91 einen adressierbaren Speicherinhalt, auf den in Form einer Nachschlagtabelle für die Filterkoeffizienten a₁ bis a_N zugegriffen werden kann, während der Speicher 92 die Nachschlagtabelle für die Koeffizienten c₀ bis c_N-1 enthält.

In einer Prozedur, die zur numerischen Verarbeitung erforderlich ist, um die Filtervorrichtungsausgangsdaten auf der Grundlage des verteilten arithmetischen Algorithmus zu erhalten, können der Zugriff auf die Koeffizientennachschlagtabelle und die Grundoperation der Summierung von Produkten unter Verwendung der Hardware der Fig. 8 in einem Prozeß implementiert werden, der im folgenden beschrieben werden soll. In den Fig. 11 bis 22 sind Ausführungsformen der Schaltung sowie die zugehörigen Zeitablaufdiagramme für mehrere der acht Bauelemente 81 bis 86 und 91 bis 92 der Fig. 8 gezeigt, wobei der Prozeß zur numerischen Berechnung des Filterausgangs wie folgt beschrieben werden kann.

a. Initialisiere die Summierungsprozedur von Produkten durch Speichern eines Anfangsproduktausdrucks in einer Akkumulatoreinrichtung. Dies kann durchgeführt werden, indem z. B. ein Anfangswert für den Produktausdruck aj · W(n-j) im Ausdruck (14) in einem Stufenregistersatz 833 der Polsignalverarbeitungseinheit 83 gespeichert wird, wie in Fig. 15 gezeigt ist.
b. Steuern der Filteranordnung derart, daß das Eingangssignal verarbeitet und an die Polsignalverarbeitungseinheit angelegt werden kann. Dies kann durchgeführt werden, indem z. B. das in Fig. 8 gezeigte Steuersignal CTRL-1 an eine erste Auswahlvorrichtung 81 angelegt wird, so daß von der Auswahlvorrichtung 81 das Eingangsdatensignal XIN (SEL1) ausgewählt und an die daran angeschlossene Polsignalverarbeitungseinheit 83 angelegt werden kann.
c. Eine Polsignalverarbeitungseinheit addiert das Eingangssignal zu einem in der Akkumulatoreinrichtung gehaltenen Produktausdruck, um ein Polsignal zu erhalten. Dies kann durchgeführt werden, indem z. B. ermöglicht wird, daß die Polsignalverarbeitungseinheit 83 das Datensignal XIN (SEL1) zum Wert aj · W(n-j) im Stufenregistersatz 833 der Polsignalverarbeitungseinheit 83 der Fig. 15 addiert, um ein Polsignal POLE oder andernfalls das Zwischenpolsignal W(n) zu erhalten.
d. Eine Polsignalverarbeitungseinheit sendet ihr verarbeitetes Signal an eine Parallel/Seriell-Umsetzungs- und Übertragungseinheit und an eine zweite Auswahlvorrichtung. Dies kann durchgeführt werden, indem z. B. das Register 831 in der Polsignalverarbeitungseinheit 83 der Fig. 15 das im Schritt c erhaltene Polsignal POLE zur Parallel/Seriell-Umsetzung an die parallel/Seriell-Umsetzungs- und Übertragungseinheit 84 sendet und anschließend nach außen sowie zur zweiten Auswahlvorrichtung 82 für eine ausgewählte Rückführung zu sich selbst weiterleitet.
e. Eine Parallel/Seriell-Umsetzungs- und Übertragungseinheit setzt das verarbeitete Datensignal in eine Sequenz serieller Bits um und sendet diese zu einem Schieberegister. Dies kann durchgeführt werden, indem z. B. die in Fig. 17 gezeigte Parallel/Seriell-Umsetzungs- und Übertragungseinheit 84 die umgesetzten Bits des Polsignals POLE oder des im Register 842 gehaltenen 23432 00070 552 001000280000000200012000285912332100040 0002019643167 00004 23313 Werts W(n) in Form von mehreren Auflösungsbits (wie z. B. 16 Bits im obenerwähnten Fall) in einer seriellen Folge zum Schieberegister 85 der Fig. 8 sendet. Die Übertragung kann in der Reihenfolge von LSB zum MSB oder in umgekehrter Reihenfolge erfolgen.
f. Ein Schieberegister adressiert eine Speicherstelle in einer ersten und einer zweiten Speichereinrichtung nach dem Empfang der jeweils zugeordneten Bits des Ausdrucks nullter Ordnung des Datensignals, das von der Parallel/Seriell- Umsetzungs- und Übertragungseinheit verarbeitet, umgesetzt und übertragen worden ist. Dies kann durchgeführt werden, indem z. B. das Schieberegister 85 nach dem Empfangen aller Datenbits (b_n⁰, b_n-1⁰, b_n-2⁰, . . . ) von W(n) des Ausdrucks nullter Ordnung, der von der Parallel/Seriell-Umsetzungs- und Übertragungseinheit 84 gesendet worden ist, eine Speicherstelle im zugewiesenen Adreßraum der Speicher 91 und 92 adressiert, der dem empfangenen Datenbit zugeordnet ist.
g. Eine erste und eine zweite Speichereinrichtung holt entsprechende Speicherinhalte, die in denjenigen Speicherstellen gehalten werden, die durch das Schieberegister adressiert werden. Dies kann durchgeführt werden, indem z. B. die Speicher 91 und 92 ihre entsprechenden Speicherinhalte MEM1 und MEM2 holen, die in den Speicherstellen gehalten werden, die durch das Schieberegister 85 adressiert werden, das die Datenbits (b_n⁰, b_n-1⁰, b_n-2⁰, . . . ) von W(n) des Ausdrucks nullter Ordnung empfängt.
h. Ermöglichen, daß die vom ersten Speicher gehaltenen Daten des Ausdrucks nullter Ordnung zur Polsignalverarbeitungseinheit geholt und dort gespeichert werden können. Dies kann durchgeführt werden, indem z. B. ein Steuersignal CTRL-2 an eine zweite Auswahlvorrichtung 82 angelegt wird, so daß der im Speicher 91 gehaltene Speicherinhalt MEM1 (SEL2) des Ausdrucks nullter Ordnung von der Auswahlvorrichtung 82 ausgewählt und in das Register 833 der Polsignalverarbeitungseinheit 83 der Fig. 15 geholt werden kann.
i. Die zweite Speichereinrichtung holt ihren adressierten Inhalt des Ausdrucks nullter Ordnung in eine Nullsignalverarbeitungseinheit. Dies kann durchge führt werden, indem z. B. der Speicher 92 die Speicherinhalte MEM2 des Ausdrucks nullter Ordnung holt und die Inhalte an ein Register 861 und anschließend an einen Stufenregistersatz 863 der in Fig. 21 gezeigten Nullsignalverarbeitungseinheit 86 sendet.
j. Ein Schieberegister sendet einen Ausdruck erster Ordnung der von der Parallel/Seriell-Umsetzungs- und Übertragungseinheit empfangenen Polsignaldaten sowohl zur ersten als auch zur zweiten Speichereinrichtung. Dies kann durchgeführt werden, indem z. B. das Schieberegister 85 die direkten und unverarbeiteten Polsi gnaldaten W(n) des Ausdrucks erster Ordnung mit den Datenbits (b_n¹, b_n-1¹, b_n-2¹, . . . ), wie sie von der Parallel/Seriell-Umsetzungs- und Übertragungseinheit 84 empfangen werden, an die Speicher 91 und 92 sendet.
k. Eine erste und eine zweite Speichereinrichtung holt die entsprechend adressierten Speicherinhalte des Ausdrucks erster Ordnung. Dies kann durchgeführt werden, indem z. B. der Speicher 91 den adressierten Speicherinhalt MEM1 des Ausdrucks erster Ordnung holt und der Speicher 92 den adressierten Speicherinhalt MEM2 des Ausdrucks erster Ordnung holt, die beide durch die Polsignaldaten W(n) des Ausdrucks erster Ordnung mit den Datenbits (b_n¹, b_n-1¹, b_n-2², . . . ) adressiert werden.
l. Ermöglichen, daß die vom ersten Speicher gehaltenen Daten des Ausdrucks erster Ordnung in die Polsignalverarbeitungseinheit geholt werden. Dies kann durchgeführt werden, indem z. B. ein Steuersignal CTRL-1 an die erste Auswahlvorrichtung 81 angelegt wird, so daß der im Speicher 91 gehaltene Speicherinhalt MEM1 des Ausdrucks erster Ordnung von der Auswahlvorrichtung 81 ausgewählt und in die Polsignalverarbeitungseinheit 83 geholt werden kann.
m. Eine Signalverarbeitungseinheit unterteilt die im Schritt h erhaltenen Daten des Ausdrucks nullter Ordnung in eine gewünschte Anzahl von Vielfachen und addiert diese zu den Daten des Ausdrucks erster Ordnung, um ein neues Polsignal zu erhalten. Dies kann durchgeführt werden, indem z. B. die Polsignalverarbeitungseinheit 83 die im Schritt h erhaltenen Daten des Ausdrucks nullter Ordnung in zwei Vielfache unterteilt und diese zu den Daten MEMI des Ausdrucks erster Ordnung addiert, um das neue Polsignal POLE zu erhalten und dieses im Register 831 der in Fig. 15 gezeigten Polsignalverarbeitungseinheit 83 zu speichern.
n. Eine Polsignalverarbeitungseinheit holt das im Schritt m erhaltene neue Polsignal nur in die zweite Auswahlvorrichtung. Dies kann durchgeführt werden, indem z. B. die Polsignalverarbeitungseinheit 83 das im Schritt m erhaltene neue Polsignal POLE nur in die zweite Auswahlvorrichtung 82 und nicht in die Parallel/Seriell-Umsetzungs- und Übertragungseinheit 84 holt, so daß das darin enthaltene Polsignal W(n) nicht aktualisiert wird.
o. Eine zweite Speichereinrichtung holt die Daten des Ausdrucks erster Ordnung in die Nullsignalverarbeitungseinheit, die diese zu den Daten des Ausdrucks nullter Ordnung hinzufügt, die in eine gewünschte Anzahl von Vielfachen unterteilt worden sind. Dies kann durchgeführt werden, indem z. B. der Speicher 92 die Daten MEM2 des Ausdrucks erster Ordnung in die in Fig. 21 gezeigte Nullsignalverarbeitungseinheit 86 holt, die die vom Register 863 im Schritt i zurückge führten Daten des Ausdrucks nullter Ordnung, die in zwei Vielfache unterteilt worden sind, zu den Daten MEM2 des Ausdrucks erster Ordnung addiert und das addierte Ergebnis im Register 861 der Nullsignalverarbeitungseinheit 86 hält.
p. Eine Nullsignalverarbeitungseinheit wiederholt den Vorgang, um die gefilterten Signaldaten zu erzeugen. Dies kann durchgeführt werden, indem z. B. alle Bits, die die Polsignaldaten W(n) enthalten und die vom Stufenregistersatz 863 der Nullsignalverarbeitungseinheit 86 als gefiltertes Signal Y(n) erzeugt werden, wiederholt vollständig verarbeitet werden.
q. Eine Polsignalverarbeitungseinheit erzeugt eine Summe aus Produkten für eine Nullsignalverarbeitungseinheit, um den gefilterten Ausgang der Vorrichtung zu erzeugen, und kehrt zum Schritt a zurück, bis die Ausdrücke aller Ordnungen vollständig sind. Dies kann durchgeführt werden, indem z. B. die Polsignalverar beitungseinheit 83 die Ausdrücke a_jW(n+1-j) in ihrem Stufenregistersatz 833 akkumuliert und dem Stufenregistersatz 863 der Nullsignalverarbeitungseinheit 86 erlaubt, das gefilterte Signal Y(n) der Vorrichtung zu erzeugen. Anschließend kehrt die Prozedur zum Schritt a zurück, bis die Ausdrücke aller Ordnungen vollständig sind.

Die obige Beschreibung erläutert allgemein einen Prozeß, der eine Digitalsignalfilterung in einer Digitalfilteranordnung implementiert, wie sie in Fig. 7 gezeigt ist. Die Filteranordnungseinheit 30 in Fig. 7, die in Fig. 8 genauer gezeigt ist, enthält mehrere Bauelemente, die, obwohl sie jeweils im Stand der Technik bekannte elektronische Funktionselemente enthalten können, kombiniert werden, um die einzigartige Funktion zu erreichen, die für die Digitalsignalverarbeitung gemäß der vorliegenden Erfindung zweckmäßig ist. Diese Komponenten, die Fachleuten bekannt sind, werden hier nicht genauer beschrieben, wobei jedoch mehrere der einzigartigen Bauelemente mit Bezug auf die Fig. 11 bis 22 der Zeichnungen genauer erläutert werden sollen.

Fig. 11 ist ein schematisches Schaubild einer Auswahlvorrichtung 81 für die Digitalfilteranordnungseinheit 30 der Fig. 8 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung, während Fig. 12 ein Operationszeitablaufdiagramm derselben zeigt. Wie in Fig. 11 gezeigt, die eine Auswahlvorrichtung darstellt, die zur Verarbeitung eines Digitaleingangssignals mit einer Auflösung von 16 Bits geeignet ist, enthält die Auswahlvorrichtung 81 im allgemeinen zwei Sätze von mehreren Tristate-Puffern XBUF[0 : 15] und M1BUF[0 : 15]. Jeder der ersten Sätze der 16 Tristate-Puffer XBUF[0 : 15] empfängt das entsprechende Datensignalbit des 16-Bit-Eingangsdigital signals XIN[0 : 15]. In ähnlicher Weise empfängt jeder der zweiten Sätze der 16 Tristate-Puffer M1BUF[0 : 15] die entsprechenden Signalbits der 16 Bit des zurückgeführten Si gnals MEM1[0 : 15].

Die entsprechenden Ausgänge der Tristate-Puffer in den zwei Sätzen XBUF[0 : 15] und MIBUF[0 : 15] sind zusammengeführt, was insgesamt 16 Ausgangssignalbits SELI[0 : 15] ergibt, die den Auswahlvorrichtungsausgang SEL1 der Fig. 8 bilden. Die Pufferausgangsfreigabesignale des ersten Satzes von Tristate-Puffern XBUF[0 : 15] sind zusammengeführt und direkt mit dem Signal CTRL-1 verbunden. Diese Leitung ist direkt mit den Freigabesteuersignalen des ersten Satzes XBUF[0 : 15] verbunden, während die Freigabesteuersignale des zweiten Satzes MIBUF[0 : 15] durch eine invertierte Version des Signals CTRL-1 gesteuert werden, wie in der Zeichnung durch das Vorhandensein des Invertierers 811 gezeigt ist, der das Signal CTRL-1 invertiert, bevor es zur Steuerung der Tristate-Puffer verwendet wird. Somit kann die Auswahlvorrichtung 81 der Fig. 11 unter der Steuerung des Signals CTRL-1 entweder das Eingangssignal XIN[0 : 15] oder das zurückgeführte Signal MEM1[0 : 15] auswählen. Die Auswahl eines der beiden basiert auf dem in Fig. 12 gezeigten Zeitablauf. Bei einem Signalverarbeitungsbeispiel, das eine Datenauflösung von 16 Bits verwendet, kann das Auswahlschema in Verarbeitungszeitschlitzen implementiert werden, die wie in Fig. 12 gezeigt in K Einheiten 0, 1, . . . und K-1 unterteilt sind. Das Zeitablaufdiagramm der Fig. 12 zeigt somit nur das Schema zur Auswahl des Signals XIN im Zeitschlitz 0 für das LSB der verarbeiteten Daten.

Für die andere Auswahlvorrichtung 82 der Digitalfilteranordnung 30 der Fig. 8 zeigt das schematische Schaubild der Fig. 13 eine Entwurfsimplementierung derselben. Fig. 14 zeigt das Operationszeitablaufdiagramm der Auswahlvorrichtung der Fig. 13. Die Ausführungsform der Auswahlvorrichtung 82 der Fig. 13 besitzt eine ähnliche Hardwarekonfiguration wie die in Fig. 11 gezeigte Auswahlvorrichtung 81, mit der Ausnahme, daß der Tristate-Puffersatz MBUF[0 : 15] das zurückgeführte Mehrbit-Signal MEM1[0 : 15] auswählt, während PBUF_0-15 das Mehrbit-Polsignal POLE[0 : 15] auswählt. Mit dem Steuersignal CTRL-2 wird entweder das zurückgeführte Signal MEM1 oder das Polsignal POLE als ausgewähltes Ausgangssignal SEL2 der Auswahlvorrichtung 82 ausgewählt. Der Puffersatz MBUF[0 : 15] ist direkt mit CTRL-2 verbunden, um MEM1[0 : 15] auszuwählen, wenn CTRL-2 gesetzt ist. Ein Invertierer 821 wird verwendet, um eine invertierte Version des Signals CTRL-2 für die Auswahlsteuerung des Satzes PBUF[0 : 15] zu erhalten, um POLE[0 : 15] auszuwählen.

Fig. 15 ist ein schematisches Schaubild der Polsignalverarbeitungseinheit der Fig. 8 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Wie die Zeichnung zeigt, enthält die Polsignalverarbeitungseinheit im allgemeinen eine Registergruppe 831, eine Addierergruppe 832, einen Satz von Stufenregistergruppen 833 sowie etwas Unterstützungslogik in Form einer UND-ODER-Gattergruppe 837. Da die Polsignalverarbeitungseinheit 83 ein Bauelement der Digitalfilteranordnungseinheit 30 ist, wird im Beispiel der Fig. 15 wiederum die Verarbeitung von Digitalsignaldaten mit einer Auflösung von 16 Bit angenommen. Dies wird in der Zeichnung durch die Bezeichnungen LATCH0[0 : 15], ADD[0 : 15], LATCH1[0 : 15], . . . , LATCH5[0 : 15] sowie MUX1[0 : 15], . . . und MUX5[0 : 15] für die Bauelemente ausgedrückt.

Wie in Fig. 8 gezeigt, empfängt die beschriebene Polsignal verarbeitungseinheit 83 im allgemeinen zwei Eingangssignale SEL1 und SEL2, um sie zu verarbeiten und das Ausgangssignal POLE zu erzeugen. Die genauere Betrachtung der Logik der Fig. 15 zeigt jedoch, daß an der Verarbeitung weitere Steuersignale beteiligt sind. Genauer umfassen diese LB[1]-LB[5], die jeweils die invertierten Versionen der Stufenstatussteuersignale L[1]-L[5] sind, die Stufenregistersteuer signale CL[1]-CL[5] für die ersten bis fünften Stufen der Sätze der fünf Stufenregister LATCH1-5 der Gruppe 833 sowie das Prüfungssignal SEL3 für die UND-ODER-Gatter MUX1-5 der Gruppe 837, das in der vorliegenden Ausführungsform darüber entscheidet, ob der Eingang SEL2 M-fach geteilt oder durch 2 geteilt werden soll. Im wesentlichen bildet das an der Polsignalverarbeitungseinheit 83 angelegte erste Datensignal SEL1[0 : 15] mit einer Auflösung von 16 Bits den Eingang B des Addierers ADD der Addierergruppe 832, während das zweite Datensignal SEL2[0 : 15] den Dateneingang für jeden Satz der Stufenregistergruppen 833 darstellt.

Im Betrieb wird zuerst das zweite Datensignal SEL2[0 : 15] durch ein aktiviertes Zwischenspeichersteuersignal CL[1]-CL[5] in den ausgewählten Stufenregistern LATCH1-5 in der Gruppe 833 zwischengespeichert. Diese Auswahl wird unter einer der fünf Stufen der gezeigten Ausführungsform getroffen. Anschließend wählen die invertierten Stufenstatussteuersignale L[1]-L[5] ein Register in der Gruppe 833 für die Übertragung zur entsprechenden UND-ODER-Gattergruppe 837 aus. Das ausgewählte Gatter in der Gruppe 837 holt dann in Abhängigkeit vom Signal SEL3 den ausgewählten Registerinhalt in der Gruppe 837 zum Anschluß A des Addierers 832. Die Einheit 83 wird mit einem Taktsignal CK betrieben, das direkt an das Da tenladesteuersignal des Registers 831 angelegt wird, das den Ausgang der Addierergruppe 832 empfängt, und erzeugt an seinem Anschluß Q das Ausgangssignal POLE der Polsignalverarbeitungseinheit 83. Im Beispiel der Fig. 15 verwendet die Addierergruppe 832 ferner Übertragseingänge und Übertragsausgänge CIN bzw. CO[0 : 14]. Fig. 16 zeigt das Operationszeitablaufdiagramm der Polsignalverarbei tungseinheit 83 der Fig. 15.

Fig. 17 ist ein schematisches Schaubild der Parallel/Seriell-Umsetzungs- und Übertragungseinheit 84 der Fig. 8 gemäß einer bevorzugten Ausführungsform der vor liegenden Erfindung, während Fig. 18 des zugehörige Zeitablaufdiagramm zeigt. Es handelt sich um eine Parallel/Seriell-Umsetzungs- und Übertragungseinheit mit einer kaskadierten Gruppe 841 von Flip-Flop-Registern FD[0 : 14]. Eine Gruppe 842 von Registern LATCH0[0 : 15] zum Zwischenspeichern der 16 Bits der verarbeiteten Daten, d. h. der Poldaten POLE[0 : 15], die von der Polsignalverarbeitungseinheit 83 erzeugt worden sind, wird durch ein Signal HALB gesteuert, das die Daten für eine Zeitschlitzeinheit hält, und erzeugt einen Ausgang, der mit den Bits BIT[0 : 15] bezeichnet ist. Ein Steuersignal LADEN sorgt für die Dateneingangssteuerung für jedes Register FD[0 : 14] in der Gruppe 841, nachdem jeweils das entsprechende Bit BIT[0 : 15], das von der Registergruppe 842 empfangen worden ist, durch den Ausgang Q der vorangegangenen Stufe über ein entsprechendes UND-ODER-Gatter GMUX0-15 in der Gruppe 843 sowie durch das entsprechende Bit BIT[0 : 15] geprüft worden ist. Diese Schaltungsanordnung erlaubt, daß die Daten BIT[0 : 15] in die Flip-Flop-Register FD[0 : 14] geladen werden, wenn das Signal LADEN einen logischen Niedrigpegel annimmt (LADEN = 0) und das Taktsignal CK seinen Zustand ändert. Wie in Fig. 18 gezeigt, ermöglicht die Operation der Parallel/Seriell-Umsetzungs- und Übertragungseinheit 84 der Fig. 8 die Parallel-Seriell-Umsetzung des parallelen 16-Bit-Signals POLE[0 : 15] in das gewünschte serielle Signal SERIELL.

Fig. 19 ist ein schematisches Schaubild des Schieberegisters 85 der Fig. 8 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 8 gezeigt, empfängt das Schieberegister 85 die seriellen Daten, die in getakteter Folge von der Parallel/Seriell-Umsetzungs- und Übertragungseinheit 84 eingegeben werden, und hält diese. SHIF[1]-SHIF[5] werden verwendet, um das schrittweise Verschieben der ankommenden Datenbits in den fünf Stufen zu takten. Die invertierten Versionen der Stufenstatussteuersignale L[1]-L[5], d. h. LB[1]-LB[5], werden verwendet, um auf der Grundlage des Zeitablaufs der Fig. 20 die Quelle der fünf Stufen einzeln auszuwählen und die Adreßsignalbits ADDR[1]-ADDR[3] zu erzeugen, wie in der Logik der Zeichnung beispielhaft dargestellt ist. Die erzeugten Adreßsignalbits ADDR[1 : 3] werden dann an die Speichervorrichtungen 91 und 92 (Fig. 8) angelegt, um in der darin enthaltenen Nachschlagtabelle auf die in einem geeigneten Format gespeicherten Koeffizientendaten zuzugreifen. Diese Speichervorrichtungen können z. B. herkömmliche ROMs, PALs oder irgendwelche anderen geeigneten Halbleiter speichervorrichtungen sein.

Fig. 21 ist ein schematisches Schaubild der Nullsignalverarbeitungseinheit 86 der Fig. 8 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Wie in der Zeichnung gezeigt, enthält die Nullsignalverarbeitungseinheit 86 eine Registergruppe 861, eine Addierergruppe 862, einen Satz von Statusregistergruppen 863 sowie Unterstützungslogik in Form einer UND-ODER-Gattergruppe 867. Da die Nullsignalverarbeitungseinheit 86 ein Bauelement der Digitalfilteranordnungseinheit 30 ist, verwendet das in Fig. 21 gezeigte Beispiel wieder Digitalsignaldaten mit einer Auflösung von 16 Bits. Dies wird in der Zeichnung durch die Bezeichnungen LATCH0[0 : 15], ADD[0 : 15], LATCH1[0 : 15], . . . , LATCH5[0 : 15] sowie MUX1[0 : 15], . . . und MUX5[0 : 15] für die Bauelemente ausgedrückt.

Wie in Fig. 8 gezeigt, empfängt die beschriebene Nullsi gnalverarbeitungseinheit 86 das Eingangssignal MEM2, um es zu verarbeiten und das Ausgangssignal zu erzeugen, das in diesem Fall das endgültige Ausgangssignal des gefilterten Signals der Digitalfilteranordnungseinheit 30 ist, welches in Fig. 7 mit den Signalen 371-375 oder in der Beschreibung der in Fig. 10 gezeigten Frequenzbandauswahleinheit 40 mit HIGH1[0 : 15], . . . , HIGH5[0 : 15] bezeichnet ist. Die genauere Betrachtung der Logik der Fig. 21 zeigt jedoch, daß an der Verarbeitung ferner weitere Steuersignale beteiligt sind. Genauer umfassen diese LB[1]-LB[5], die invertierten Versionen der Stufenstatussteuersignale L[1]-L[5], die Stufenregister steuersignale CL[1]-CL[5] für die ersten bis fünften Stufen der Sätze der fünf Stufenregister LATCH1-5 der Gruppe 863 sowie das Prüfungssignal SEL3 für die UND-ODER-Gatter MUX1-5 der Gruppe 867, das entscheidet, ob in der beschriebenen Ausführungsform das Eingangssignal M-fach geteilt oder durch 2 geteilt werden soll. Das Datensignal MEM2[0 : 15] mit einer Auflösung von 16 Bits, das an die Nullsignalverarbeitungseinheit 86 angelegt wird, stellt im wesentlichen den Eingang B des Addierers ADD der Addierergruppe 862 dar.

Im Betrieb wird jedes Bit des Datensignals MEM2[0 : 15] an den Anschluß B der Addierergruppe 862 angelegt, während in den Anschluß A derselben die zurückgeführte Version der Daten eingegeben wird, die in den ausgewählten Stufenregistern LATCH1-5 der Gruppe 863 gehalten werden. Die Auswahl irgendeiner der fünf Stufen wird durch den Status der Zwischenspeichersteuersignale CL[1]-CL[5] bestimmt. Anschließend wählen die invertierten Stufenstatussteuersignale LB[1]-LB[5] ein Register in der Gruppe 863 für die Übertragung zu dessen entsprechendem UND-ODER-Gatter in der Gruppe 867 aus. Das ausgewählte Gatter in der Gruppe 867 holt in Abhängigkeit vom Signal SEL3 den ausgewählten Registerinhalt in der Gruppe 863 zum Anschluß A des Addierers in der Gruppe 862. Wie in dem Fall, in dem mit Bezug auf Fig. 15 die Polsignalverarbeitungseinheit 83 beschrieben worden ist, wird die Nullsi gnalverarbeitungseinheit 86 mit einem Taktsignal CK betrieben, das direkt an das Datenladesteuersignal des Registers 861 angelegt wird, das den Ausgang der Addierergruppe 862 empfängt, und erzeugt am Anschluß Q das Signal ZERO[0 : 15], das zum Ausgangssignal der Nullsignalverarbeitungseinheit 86 wird. Im beschriebenen Beispiel der Operation der Fig. 21 verwendet die Addierergruppe 862 ferner Übertragseingänge und Übertragsausgänge CIN bzw. CO[0 : 14]. Fig. 22 zeigt das Operationszeitablaufdiagramm der Nullsignalverarbeitungseinheit 86 der Fig. 21.

Obwohl die Erfindung beispielhaft anhand bevorzugter Ausführungsformen beschrieben worden ist, ist klar, daß die Erfindung nicht auf die offenbarten Ausführungsformen beschränkt ist. Zum Beispiel ist die Digitalfilteranordnungsgruppe nicht auf eine Tiefe von fünf Stufen beschränkt. Ferner ist das Datensignal nicht auf eine Auflösung von 16 Bits beschränkt. Die Erfindung soll daher verschiedene Abwandlungen und ähnliche Anordnungen abdecken. Der Umfang der beigefügten Ansprüche ist im weitestmöglichen Sinne aufzufassen, so daß alle solche Abwand lungen und ähnlichen Strukturen erfaßt werden.

Claims

1. Digitalsignalfilteranordnung (10) zum Filtern eines externen Eingangssignals und zum Erzeugen eines gefilterten Ausgangssignals, gekennzeichnet durch
eine Eingangssignalauswahleinrichtung (20) zum Wählen zwischen dem externen Eingangssignal und einem vorangehend tiefpaßgefilterten Rückkopplungssignal, um ein Filtereingangssignal bereitzustellen,
eine Filteranordnung (30) zum empfangen des Filtereingangssignals und zum Filtern des Filtereingangssignals, um ein hochpaßgefiltertes Signal und ein tief paßgefiltertes Signal zu erzeugen, wobei das tiefpaßgefilterte Signal ein tiefpaßgefiltertes Ausgangssignal und ein tiefpaßgefiltertes Rückkopplungssignal umfaßt, und
eine Frequenzband-Auswahleinrichtung (40), die auf das hochpaßgefilterte Signal antwortet, um das gefilterte Digitalausgangssignal zu erzeugen,
wobei die Filteranordnung (30) eine Einrichtung zum Anwenden eines verteilten arithmetischen Algorithmus auf das Filtereingangssignal, um erste und zweite Summen von Produktausdrücken zu erzeugen, die jeweils das hochpaßgefilterte Signal bzw. das tiefpaßgefilterte Signal darstellen, sowie eine Tiefpaßfiltereinrichtung (35) ent hält, die unter Verwendung einer herabgesetzten Abtastgeschwindigkeit das tiefpaßgefilterte Rückkopplungssignal erzeugt.

2. Vorrichtung (10) nach Anspruch 1, dadurch gekennzeichnet, daß
die Filteranordnung (30) mehrere Filtereinrichtungen enthält, die als Anordnung von Filtereinrichtungen organisiert ist,
die mehreren Filtereinrichtungen mehrere gefilterte Ausgangssignale mit mehreren Frequenzbändern erzeugen und
jedes der mehreren Frequenzbänder jeweils mit einem weiteren der mehreren Frequenzbänder zumeist leicht überlappt.

3. Vorrichtung (10) nach Anspruch 1, dadurch gekennzeichnet, daß
die Filteranordnung (30) mehrere Filtereinrichtungen enthält, die als Anordnungen von Filtereinrichtungen organisiert sind,
die mehreren Filtereinrichtungen mehrere gefilterte Ausgangssignale mit mehreren Frequenzbändern erzeugen und
jedes der mehreren Frequenzbänder mit jeweils einem weiteren der mehreren Frequenzbänder zumeist leicht überlappt.

4. Vorrichtung (10) nach Anspruch 2, dadurch gekennzeichnet, daß die mehreren Filtereinrichtungen eine Hochpaßfiltereinrichtung (31) zum Erzeugen eines hochpaßgefilterten Signals und eine Tiefpaßfiltereinrichtung (35) zum Erzeugen eines tiefpaßgefilterten Signals enthalten.

5. Vorrichtung (10) nach Anspruch 2, dadurch gekennzeichnet, daß
die mehreren Filtereinrichtungen eine Hochpaßfiltereinrichtung (31) zum Erzeugen eines hochpaßgefilterten Signals, eine Tiefpaßfiltereinrichtung (35) zum Erzeugen eines tiefpaßgefilterten Signals und mehrere Bandpaßfiltereinrichtungen (33) zum Erzeugen mehrerer bandpaßgefilterter Signale enthält und
die Frequenzband-Auswahleinrichtung (40) ferner auf die mehreren bandpaßgefilterten Signale antwortet, um das gefilterte Digitalausgangssignal zu erzeugen.

6. Vorrichtung (10) nach Anspruch 1, gekennzeichnet durch eine Analog/Digital-Umsetzungseinrichtung zum Umsetzen des externen Eingangssignals in ein Digitalformat für die Verarbeitung durch die Eingangssignalauswahleinrichtung (20).

7. Vorrichtung (10) nach Anspruch 4, dadurch gekennzeichnet, daß die Hochpaßfiltereinrichtung (31) und die Tiefpaßfiltereinrichtung (35) das Filtereingangssignal gleichzeitig empfangen.

8. Vorrichtung (10) nach Anspruch 5, dadurch gekennzeichnet, daß die Hochpaßfiltereinrichtung (31), die Tiefpaßfiltereinrichtung (35) und die mehreren Bandpaßfiltereinrichtungen (33) das Filtereingangssignal gleichzeitig empfangen.

9. Vorrichtung (10) nach Anspruch 1, dadurch gekennzeichnet, daß
die Eingangssignalauswahleinrichtung (20) erste und zweite Gruppen von Tristate-Puffereinrichtungen (90) mit entsprechenden ersten und zweiten Ausgangsleitungen enthält,
die ersten und zweiten Ausgangsleitungen zusammengeführt sind, um eine Auswahleinrichtungsausgangsleitung zu bilden, die das Filtereingangssignal führt,
die erste Gruppe von Tristate-Puffereinrichtungen (90) einen ersten Eingang zum Empfangen des externen Eingangssignals enthält,
die zweite Gruppe von Tristate-Puffereinrichtungen (90) einen zweiten Eingang zum Empfangen des tiefpaßgefilterten Rückkopplungssignals enthält, und
die ersten und zweiten Gruppen von Tristate-Puffereinrichtungen (90) einen Ausgangsfreigabeeingang enthalten, um die Wahl zwischen dem externen Eingangssignal und dem tiefpaßgefilterten Rückkopplungssignal zu steuern und das Filtereingangssignal bereitzustellen.

10. Vorrichtung (10) nach Anspruch 1, dadurch gekennzeichnet, daß
das tiefpaßgefilterte Rückkopplungssignal mehrere Rückkopplungssignale enthält,
die Eingangssignalauswahleinrichtung (20) mehrere erste Gruppen von Tristate-Puffereinrichtungen (90) mit mehreren ersten Ausgangsleitungen enthält, wobei die mehreren ersten Gruppen (90) enthalten:
eine erste Gruppe von Tristate-Puffereinrichtungen mit einer entsprechenden ersten Ausgangsleitung, und
mehrere zweite Gruppen von Tristate-Pufferninrichtungen mit mehreren entsprechenden zweiten Ausgangsleitungen,
die mehreren ersten Ausgangsleitungen zusammengeführt sind, um einen Auswahleinrichtungsausgang zu bilden, der das Filtereingangssignal führt,
die erste Gruppe von Tristate-Puffereinrichtungen einen ersten Eingang zum Empfangen des externen Eingangssignals enthält,
die mehreren zweiten Gruppen jeweils einen zweiten Eingang zum Empfangen eines entsprechenden Rückkopplungssignals der mehreren Rückkopplungssignale enthalten, und
die mehreren ersten Gruppen von Tristate-Puffereinrichtungen (90) einen Ausgangsfreigabeeingang enthalten, um die Wahl zwischen dem externen Eingangssignal und den mehreren Rückkopplungssignalen zu steuern und das Filtereingangssignal bereitzustellen.

11. Vorrichtung (10) nach Anspruch 1, dadurch gekennzeichnet, daß
die Frequenzband-Auswahleinrichtung (40) erste und zweite Gruppen von Tristate-Puffereinrichtungen (100) mit entsprechenden ersten und zweiten Ausgangsleitungen enthält,
die ersten und zweiten Ausgangsleitungen zusammengeführt sind, um einen Vorrichtungsausgang zu bilden, der das Vorrichtungsausgangssignal führt,
die erste Gruppe von Tristate-Puffereinrichtungen (100) einen ersten Eingang zum Empfangen des hochpaßgefilterten Signals enthält,
die zweite Gruppe von Tristate-Puffereinrichtungen (100) einen zweiten Eingang zum Empfangen des tiefpaßgefilterten Signals enthält, und
die ersten und zweiten Gruppen von Tristate-Puffereinrichtungen (100) entsprechende erste und zweite Ausgangsfreigabeeingänge enthalten, um die entsprechende Auswahl des hochpaßgefilterten Signals und des tiefpaßgefilterten Signals für die Übertragung auf den Vorrichtungsausgang unabhängig zu steuern.

12. Vorrichtung (10) nach Anspruch 11, dadurch gekennzeichnet, daß das tiefpaßgefilterte Ausgangssignal eine Folge von tiefpaßgefilterten Rückkopplungssignalen ist und das von der zweiten Gruppe der Tristate-Puffereinrichtungen (100) empfangene tiefpaßgefilterte Signal ein letztes tiefpaßgefiltertes Rückkopplungssignal in der Folge von tiefpaßgefilterten Rückkopplungssignalen ist.

13. Vorrichtung (10) nach Anspruch 5, dadurch gekennzeichnet, daß
die Frequenzband-Auswahleinrichtung (40) eine erste Mehrzahl von Gruppen von Tristate-Puffereinrichtungen (100) mit mehreren ersten Ausgangsleitungen enthält, wobei die erste Mehrzahl von Gruppen von Tristate-Puf fereinrichtungen (100) enthält:
eine erste Gruppe von Tristate-Puffereinrichtungen,
eine zweite Gruppe von Tristate-Puffereinrichtungen, und
eine zweite Mehrzahl von Gruppen von Tristate-Puffereinrichtungen,
die mehreren Ausgangsleitungen zusammengeführt sind, um einen Vorrichtungsausgang zu bilden, der das Vorrichtungsausgangssignal führt,
die erste Gruppe von Tristate-Puffereinrichtungen (100) einen ersten Eingang zum Empfangen des hochpaßgefilterten Signals enthält,
die zweite Gruppe von Tristate-Puffereinrichtungen (100) einen zweiten Eingang zum Empfangen des tiefpaßgefilterten Signals enthält,
die zweite Mehrzahl von Gruppen von Tristate-Puffereinrichtungen (100) jeweils einen dritten Eingang zum Empfangen eines entsprechenden bandpaßgefilterten Signals der mehreren bandpaßgefilterten Signale enthält, und
die erste Mehrzahl von Gruppen von Tristate-Puffereinrichtungen (100) mehrere entsprechende Ausgangsfreigabeeingänge enthält, um die entsprechende Auswahl des hochpaßgefilterten Signals, des tiefpaßgefilterten Signals und der mehreren bandpaßgefilterten Signale für die Übertragung auf den Vorrichtungsausgang unabhängig zu steuern.

14. Vorrichtung (10) nach Anspruch 13, dadurch gekennzeichnet, daß das tiefpaßgefilterte Ausgangssignal eine Folge von tiefpaßgefilterten Rückkopplungssignalen ist und das von der zweiten Gruppe der Tristate-Puffereinrichtungen (100) empfangene tiefpaßgefilterte Signal ein letztes tiefpaßgefiltertes Rückkopplungssignal in der Folge von tiefpaßgefilterten Rückkopplungssignalen ist.

15. Vorrichtung (10) nach Anspruch 2, dadurch gekennzeichnet, daß
jede Filtereinrichtung erste und zweite Signalauswahleinrichtungen (81, 82), eine Polsignalverarbeitungseinrichtung (83), eine Parallel/Seriell-Umsetzungs einrichtung (84), eine Schieberegistereinrichtung (85), erste und zweite Speichereinrichtungen (91, 92) und eine Nullsignalverarbeitungseinrichtung (86) enthält, wobei
die erste Signalauswahleinrichtung (81) einen ersten Eingang zum Empfangen eines ersten Speicherdatenausgangs von der ersten Speichereinrichtung (91) und einen Ausgang zum wahlweisen Übertragen des ersten Speicherda tenausgangs als erstes gewähltes Signal enthält,
die Polsignalverarbeitungseinrichtung (83) einen ersten Eingang zum Empfangen des ersten gewählten Signals und einen zweiten Eingang zum Empfangen des zweiten gewählten Signals von der zweiten Signalauswahleinrichtung (82) enthält, wobei die Polsignalverarbeitungseinrichtung (83) ein Polsignal erzeugt, um dieses in die Summen von Produktausdrücken gemäß dem verteilten arithmetischen Algorithmus einzuschließen,
die zweite Signalauswahleinrichtung (82) einen ersten Eingang zum Empfangen des Polsignals, einen zweiten Eingang zum Empfangen des ersten Speicherdatenausgangs sowie einen Ausgang zum Übertragen des gewählten ersten Speicherdatenausgangs als zweites gewähltes Signal enthält,
die Parallel/Seriell-Umsetzungseinrichtung (84) einen Eingang zum Empfangen des Polsignals enthält, wobei die Parallel/Seriell-Umsetzungseinrichtung (84) das Polsignal von einem parallelen Format in ein serielles Format umsetzt, das mehrere Datenbits enthält,
die Schieberegistereinrichtung (85) einen Eingang zum Empfangen des Polsignals im seriellen Format und eine Einrichtung zum Erstellen erster und zweiter Speicheradressen unter Verwendung der Datenbits des Polsignals des seriellen Formats enthält,
die erste Speichereinrichtung (91) eine erste Adressierungseinrichtung enthält, um die in der Schieberegistereinrichtung (85) gespeicherten ersten Digitalfil terkoeffizientendaten wiederzugewinnen und diese als erste Speicherdaten zu speichern,
die zweite Speichereinrichtung (92) eine zweite Adressierungseinrichtung enthält, um die in der Schieberegistereinrichtung (85) gespeicherten zweiten Digital-Filterkoeffizientendaten wiederzugewinnen und diese als zweite Speicherdaten zu speichern, und
die Nullsignalverarbeitungseinrichtung (86) einen Eingang zum Empfangen der zweiten Speicherdaten, eine Einrichtung zum Verarbeiten der zweiten Speicherdaten in Form von Summen von Produktausdrücken gemäß dem verteilten arithmetischen Algorithmus sowie eine Einrichtung zum Übertragen der verarbeiteten zweiten Speicherdaten in Form des hochpaßgefilterten Signals und des tiefpaßgefil terten Signals enthält.

16. Vorrichtung (10) nach Anspruch 15, dadurch gekennzeichnet, daß die Nullsignalverarbeitungseinrichtung (86) eine Einrichtung enthält zum Übertragen der verarbeiteten zweiten Speicherdaten des hochpaßgefilterten Signals, des tiefpaßgefilterten Signals und eines bandpaßgefilterten Signals.

17. Vorrichtung (10) nach Anspruch 16, dadurch gekennzeichnet, daß
die erste Signalauswahleinrichtung (81) erste und zweite Gruppen von Tristate-Puffereinrichtungen mit entsprechenden ersten und zweiten Ausgangsleitungen enthält,
die ersten und zweiten Ausgangsleitungen zusammengeführt sind, um einen ersten Auswahleinrichtungsausgang zu bilden, und
die ersten und zweiten Gruppen von Tristate-Puffereinrichtungen entsprechende erste und zweite Ausgangsfreigabeeingänge enthalten, um das Bereitstellen des ersten gewählten Signals am ersten Auswahleinrichtungsausgang unabhängig zu steuern.

18. Vorrichtung (10) nach Anspruch 16, dadurch gekennzeichnet, daß
die zweite Signalauswahleinrichtung (82) erste und zweite Gruppen von Tristate-Puffereinrichtungen mit entsprechenden ersten und zweiten Ausgangsleitungen enthält,
die ersten und zweiten Ausgangsleitungen zusammengeführt sind, um einen zweiten Auswahleinrichtungsausgang zu bilden, und
die ersten und zweiten Gruppen von Tristate-Puffereinrichtungen entsprechende erste und zweite Ausgangsfreigabeeingänge enthalten, um das Bereitstellen des zweiten gewählten Signals am zweiten Auswahleinrichtungsausgang unabhängig zu steuern.

19. Vorrichtung (10) nach Anspruch 16, dadurch gekennzeichnet, daß
die Polsignalverarbeitungsvorrichtung (83) eine Gruppe von Registern (831), eine Gruppe von Addierern (832), einen Satz von Stufenregistergruppen (833) sowie eine Gruppe von UND-ODER-Logikgattern (837) enthält, wobei
der Satz von Stufenregistergruppen (833) eine Einrichtung enthält zum Empfangen des zweiten gewählten Signals und zum Zwischenspeichern des zweiten gewählten Signals für die Übertragung zur Gruppe (837) der UND-ODER-Logikgatter,
die Gruppe von UND-ODER-Logikgattern (837) eine Einrichtung zum Empfangen des zwischengespeicherten zweiten gewählten Signals, eine Einrichtung zum Aufbereiten des zwischengespeicherten zweiten gewählten Signals sowie eine Vorrichtung zum Übertragen des aufbereiteten zweiten gewählten Signals zur Gruppe der Addierer (832) enthält,
die Gruppe der Addierer (832) eine Einrichtung zum Empfangen des aufbereiteten zweiten gewählten Signals, eine Einrichtung zum Empfangen des ersten gewählten Signals sowie eine Einrichtung Addieren des aufbereiteten zweiten gewählten Signals und des ersten gewählten Signals enthält, um eine gewählte Signalsumme für die Übertragung zur Gruppe der Register zu erzeugen, und
die Gruppe der Register (831) eine Einrichtung enthält zum Empfangen der gewählten Signalsumme und zum Zwischenspeichern der gewählten Signalsumme als Polsignal in Abhängigkeit von einem Taktsignal.

20. Vorrichtung (10) nach Anspruch 16, dadurch gekennzeichnet, daß die erste Speichereinrichtung ein Nur-Lese-Speicher (91) ist.

21. Vorrichtung (10) nach Anspruch 16, dadurch gekennzeichnet, daß die zweite Speichereinrichtung ein Nur-Lese-Speicher (92) ist.

22. Vorrichtung (10) nach Anspruch 16, dadurch gekennzeichnet, daß die erste Speichereinrichtung eine programmierbare Logikmatrix-Speichervorrichtung (91) ist.

23. Vorrichtung (10) nach Anspruch 16, dadurch gekennzeichnet, daß die zweite Speichereinrichtung eine programmierbare Logikmatrix-Speichervorrichtung (92) ist.

24. Vorrichtung (10) nach Anspruch 15, dadurch gekennzeichnet, daß
die Nullsignalverarbeitungseinrichtung (86) eine Gruppe von Registern (861), eine Gruppe von Addierern (862), einen Satz von Stufenregistergruppen (863) sowie eine Gruppe von UND-ODER-Logikgattern (867) enthält, wobei
die Gruppe von UND-ODER-Logikgattern (867) eine Einrichtung zum Empfangen des Registerausgangs vom Satz der Stufenregistergruppen (863), eine Einrichtung zum Aufbereiten des Registerausgangs und zum Erzeugen eines aufbereiteten Polsignals sowie eine Einrichtung zum Weiterleiten des aufbereiteten Polsignals zur Gruppe der Addierer (862) enthält,
die Gruppe der Addierer (862) eine Einrichtung zum Empfangen des aufbereiteten Polsignals und der zweiten Speicherdaten, eine Einrichtung zum Addieren des aufbereiteten Polsignals und der zweiten Speicherdaten und zum Erzeugen einer Summe sowie eine Einrichtung zum Weiterleiten der Summe zur Gruppe der Register (861) enthält, und
die Gruppe der Register (861) eine Einrichtung zum Empfangen und Zwischenspeichern der Summe und eine Einrichtung zum Weiterleiten der Summe zum Satz der Stufenregistergruppen (863) in Abhängigkeit von einem Taktsignal enthält,
der Satz der Stufenregistergruppen (863) eine Einrichtung zum Empfangen der zwischengespeicherten Summe und eine Einrichtung zum Weiterleiten der zwischengespeicherten Summe zur Frequenzband-Auswahleinrichtung (40) in Form des hochpaßgefilterten Signals und des tiefpaßgefilterten Signals enthält.

25. Vorrichtung (10) nach Anspruch 16, dadurch gekennzeichnet, daß die Nullsignalverarbeitungseinrichtung (86) ferner eine Vorrichtung enthält zum Weiterleiten der zwischengespeicherten Summe zur Frequenzband-Auswahleinrichtung (40) in Form eines bandpaßgefilterten Signals.

26. Verfahren zum Betreiben einer Digitalfilteranordnung zum Filtern eines externen Eingangssignals und zum Erzeugen eines gefilterten Digitalausgangssignals, gekennzeichnet durch die Schritte:

a. Wählen zwischen einem externen Eingangssignal und einem tiefpaßgefilterten Rückkopplungssignal, um einen Filtereingang zu wählen,
b. Filtern des Filtereingangs in Form einer ersten Summe von Produktausdrücken gemäß einem verteilten arithmetischen Algorithmus, um ein hochpaßgefiltertes Signal zu erzeugen,
c. Filtern des Filtereingangs in Form einer zweiten Summe von Produktausdrücken gemäß dem verteilten arithmetischen Algorithmus mit herabgesetzter Abtastgeschwindigkeit, um ein tiefpaßgefiltertes Signal zu erzeugen,
d. Durchführen der nächsten Auswahl des Filtereingangs wie in Schritt a unter Verwendung des tiefpaßgefilterten Signals als tiefpaßgefiltertes Rückkopp lungssignal, und
e. Übertragen des hochpaßgefilterten Signals als gefiltertes Digitalausgangssignal.

27. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß
die Schritte b und c von einer Filteranordnung (30) ausgeführt werden, die mehrere Filter enthält, die als einzelne Filteranordnung organisiert sind,
die mehreren Filter mehrere gefilterte Ausgänge mit mehreren Frequenzbändern erzeugen, und
jedes der mehreren Frequenzbänder jeweils mit einem weiteren der mehreren Frequenzbänder zumeist leicht überlappt.

28. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß
die Schritte b und c von einer Filteranordnung (30) ausgeführt werden, die mehrere Filter enthält, die in Form mehrerer Filteranordnungen organisiert ist,
die mehreren Filter mehrere gefilterte Ausgangssignale mit mehreren Frequenzbändern erzeugen, und
jedes der mehreren Frequenzbänder mit jeweils einem weiteren der mehreren Frequenzbänder zumeist leicht überlappt.

29. Verfahren nach Anspruch 27, dadurch gekennzeichnet, daß die mehreren Filter wenigstens ein Hochpaßfilter (31) zum Erzeugen eines hochpaßgefilterten Signals und ein Tiefpaßfilter (35) zum Erzeugen eines tiefpaßgefil terten Signals enthalten.

30. Verfahren nach Anspruch 27, dadurch gekennzeichnet, daß
die mehreren Filter wenigstens ein Hochpaßfilter (31) zum Erzeugen eines hochpaßgefilterten Signals, ein Tiefpaßfilter (35) zum Erzeugen eines tiefpaßgefilterten Signals und mehrere Bandpaßfilter (33) zum Erzeugen entsprechender mehrerer bandpaßgefilterter Signale enthalten,
das Verfahren ferner den Schritt des Wählens zwischen dem hochpaßgefilterten Signal und dem bandpaßgefilterten Signal enthält, um das gefilterte Digitalausgangssignal zu wählen.

31. Verfahren nach Anspruch 29, dadurch gekennzeichnet, daß die Schritte b und c gleichzeitig ausgeführt werden.

32. Verfahren nach Anspruch 30, gekennzeichnet durch den Schritt des Filterns des Filtereingangs in Form einer dritten Summe von Produktausdrücken gemäß dem verteilten arithmetischen Algorithmus, um ein bandpaßgefiltertes Signal zu erzeugen, wobei
die Schritte b und c und der Schritt des Filterns des Filtereingangs in Form einer dritten Summe von Produktausdrücken gleichzeitig ausgeführt werden.

33. Verfahren zum Betreiben einer Digitalfilteranordnung zum Filtern eines externen Eingangssignals und zum Erzeugen eines gefilterten Digitalausgangssignals, gekennzeichnet durch die Schritte:

a. Speichern eines Anfangsproduktausdrucks,
b. Anlegen des externen Eingangssignals an eine Poleinheit,
c. Addieren des externen Eingangssignals zum Anfangsproduktausdruck, um ein Polsignal zu erhalten,
d. Umsetzen des Polsignals in eine Folge serieller Bits, um ein serielles Polsignal zu erzeugen,
e. Adressieren der ersten Speicherstelle gemäß den Bits des Ausdrucks nullter Ordnung des seriellen Polsignals,
f. Adressieren der zweiten Speicherstelle gemäß den Bits des Ausdrucks nullter Ordnung des seriellen Polsignals,
g. Anlegen der Daten des Ausdrucks nullter Ordnung, die der ersten Speicherstelle zugeordnet sind, an die Poleinheit,
h. Anlegen der Daten des Ausdrucks nullter Ordnung, die der zweiten Speicherstelle zugeordnet sind, an eine Nulleinheit,
i. Adressieren einer ersten Speicherstelle gemäß den Bits des Ausdrucks erster Ordnung des seriellen Polsignals,
j. Adressieren der zweiten Speicherstelle gemäß den Bits des Ausdrucks erster Ordnung des seriellen Polsignals,
k. Anlegen der Daten des Ausdrucks erster Ordnung, die der ersten Speicherstelle zugeordnet sind, an die Poleinheit,
j. Dividieren der an der Poleinheit anliegenden Daten des Ausdrucks nullter Ordnung durch eine vorgegebene Zahl, um ein Divisionsergebnis zu erhalten, und Addieren des Divisionsergebnisses zu den an der Poleinheit anliegenden Daten des Ausdrucks erster Ordnung, um ein neues Polsignal zu erhalten,
m. Anlegen der Daten des Ausdrucks erster Ordnung, die der zweiten Speicherstelle zugeordnet sind, an die Nulleinheit,
n. Dividieren der an der Nulleinheit anliegenden Daten des Ausdrucks nullter Ordnung durch eine vorgegebene Zahl, um ein Divisionsergebnis zu erhalten, und Addieren des Divisionsergebnisses zu den an der Nulleinheit anliegenden Daten des Ausdrucks erster Ordnung, um gefilterte Signaldaten zu erhalten,
o. Addieren des neuen Polsignals zu den gefilterten Signaldaten, und
p. Wiederholen der Schritte a bis n, bis die Ausdrücke der (N-1)-ten Ordnung erzeugt und addiert worden sind, wobei N eine vorgegebene Zahl ist.