DE19637942A1 - Phasenzittern eines Erfassungstaktes unter Verwendung einer Phasenverriegelungsschleife - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf die Erfassung von Digitalsignalverlauf-Daten. Insbesondere bezieht sich die­ selbe auf die Erfassung von Digitalsignalverlauf-Daten von zeitveränderlichen Signalverläufen zur Anzeige auf einem di­ gitalen Oszilloskop.

Digitale Oszilloskope können auf einer Technik basieren, die "zufällige wiederholte Abtastung" genannt wird, um Signale anzuzeigen, die viel höhere Frequenzen als die Abtastrate aufweisen. Dies wird erreicht, indem ermöglicht wird, daß der Abtasttakt frei läuft und dann die Zeitverzögerung zwi­ schen dem Auslöser (Trigger) und der ersten Abtastung einer Erfassung gemessen wird. Solange der Abtasttakt und das Si­ gnal, das abgetastet wird, eine geringe oder keine Phasen- und/oder Frequenz-Korrelation aufweisen, wird die Zeit zwi­ schen dem Auslöser und der ersten Abtastung (und daher nach­ folgender Abtastungen) zufällig sein. Diese zufällige Zeit­ differenz stellt sicher, daß die Punkte, die abgetastet wer­ den, entlang des Signalverlaufs zufällig verteilt sind und ermöglicht, daß aus der Vielzahl von Auslöser- und Erfas­ sungs-Zyklen eine Signalverlaufsanzeige aufgebaut wird.

Wenn jedoch der Abtasttakt und das Signal, das abgetastet wird, korreliert sind, wird die Zeit zwischen dem Auslöser und der ersten Abtastung für jeden Erfassungszyklus nähe­ rungsweise gleich sein. Dies bewirkt, daß jeder Erfassungs­ zyklus die gleichen Teile des Signalverlaufs abtastet wie die vorherigen Erfassungszyklen. Da nur ein begrenzter Teil des Signalverlaufs abgetastet wird, kann daher kein genaues Bild des Signalverlaufs angezeigt werden, wenn der Abtast­ takt und das Signal, das abgetastet wird, korreliert sind.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Vorrichtung zum Modulieren der Phase eines Erfassungstaktes zu schaffen, die die genaue Abbildung eines Signalverlaufs beispielsweise auf einem Oszilloskop ermöglicht, sowie ein Oszilloskop unter Verwendung einer solchen Vorrichtung zu schaffen.

Diese Aufgabe wird durch eine Vorrichtung gemäß Anspruch 1 und ein Oszilloskop gemäß Anspruch 7 gelöst.

Eine weitere Aufgabe der vorliegenden Erfindung besteht da­ rin, ein Verfahren zum Modulieren der Phase eines Erfas­ sungstaktes zu schaffen, das die genaue Abbildung eines Si­ gnalverlaufs beispielsweise auf einem Oszilloskop ermögli­ cht.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 13 ge­ löst.

Die vorliegende Erfindung verhindert eine Korrelation zwi­ schen dem Erfassungstakt und dem abgetasteten Signalverlauf durch das Erzeugen des Erfassungstaktes mit einer Phasenver­ riegelungsschleife und das Ändern der Phase des Erfassungs­ taktes zwischen Erfassungszyklen durch das Hinzufügen eines Versatzes an dem Eingang des Schleifenfilters. Der Versatz erzeugt einen Phasenfehler, den die Schleife durch das Än­ dern der Phase des Erfassungstaktes korrigiert. Es kann be­ wirkt werden, daß diese resultierenden Phasenmodulationen nur zwischen Erfassungszyklen auftreten, indem der Versatz nur zwischen den Erfassungszyklen geändert wird. Der Versatz kann durch einen Digital/Analog-Wandler ("DAW") erzeugt wer­ den, der mit zufälligen, pseudozufälligen oder vorbestimmten Zahlen gespeist wird. Wenn ein DAW verwendet ist, bestimmt die Auflösung des DAW die Auflösung der möglichen Phasenän­ derungen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeich­ nungen näher erläutert. Es zeigt

Fig. 1 ein elementares Blockdiagramm eines digitalen Os­ zilloskops, das die vorliegende Erfindung implemen­ tiert;

Fig. 2 ein Beispiel eines Eingangssignals;

Fig. 3 eine Darstellung von Eingangssignalabtastungen, wenn der Erfassungstakt und das Eingangssignal un­ korreliert sind;

Fig. 4 eine Darstellung von Eingangssignalabtastungen, wenn der Erfassungstakt und das Eingangssignal syn­ chronisiert oder stark korreliert sind;

Fig. 5 ein Blockdiagramm einer Phasenverriegelungsschleife, wobei die Phase des Ausgangs derselben gesteu­ ert sein kann;

Fig. 6 ein Blockdiagramm einer Verzögerungsverriegelungs­ schleife, wobei die Phase des Ausgangs derselben gesteuert sein kann; und

Fig. 7 ein Blockdiagramm einer Möglichkeit, den Versatz zu erzeugen.

Die vorliegende Erfindung wird hinsichtlich einer Anzahl un­ terschiedlicher Ausführungsbeispiele beschrieben. Das bevor­ zugte Ausführungsbeispiel ist ein Verfahren und eine Vor­ richtung zum Verhindern einer Korrelation zwischen einem Signalverlauf, der abgetastet wird, und dem Erfassungstakt eines digitalen Oszilloskops durch das Modulieren der Phase des Erfassungstakts. Der Erfassungstakt wird durch eine Pha­ senverriegelungsschleife (phase locked loop) erzeugt. Die Phase des Erfassungstakts wird moduliert, indem an dem Ein­ gang des Schleifenfilters der Phasenverriegelungsschleife ein Versatz hinzugefügt wird. Der Versatz wird durch das Eingeben von Werten in den Eingang eines Digital/Analog-Wandlers erzeugt. Die Ausgabe des Digital/Analog-Wandlers wird zwischen Erfassungszyklen geändert. Die Werte, die in den DAW eingegeben werden, werden durch eine Software er­ zeugt, die auf einem Mikroprozessor ausgeführt wird. Bei einem weiteren bevorzugten Ausführungsbeispiel wird der Er­ fassungstakt durch eine Verzögerungsverriegelungsschleife (delay locked loop) erzeugt, wobei die Phase des Erfassungs­ taktes durch das Hinzufügen eines Versatzes am Eingang des Schleifenfilters der Verzögerungsverriegelungsschleife modu­ liert wird.

Fig. 1 zeigt ein elementares Blockdiagramm eines digitalen Oszilloskops, das die vorliegende Erfindung implementiert. Eine analoge Eingabe 116 wird empfangen und zu einer analo­ gen Vorverarbeitungsschaltung 102 geleitet. Die analoge Vor­ verarbeitungsschaltung 102 erzeugt eine Ausgabe 118, die zu einem Analog/Digital-Wandler ("A/D") 104 geleitet wird, und ein Auslösersignal 122, das zu einem Zeitinterpolator 112 geleitet wird. Die Abtastzeitpunkte des A/D werden durch ei­ nen Erfassungstakt 124 gesteuert, der durch einen Erfas­ sungstaktgenerator 114 erzeugt wird. Die Abtastungen des di­ gitalen Signalverlaufs 120, die durch den A/D 104 durchge­ führt werden, werden in einem Speicher 106 gespeichert. Die­ ser Speicher wird durch einen Mikroprozessor oder eine an­ dere Zustandsmaschine ("CPU") 108 ausgelesen und auf einer Rasteranzeigevorrichtung 110 angezeigt. Der Erfassungstakt 124 wird ferner dem Zeitinterpolator 112 zugeführt. Der Zeitinterpolator mißt die Zeitverzögerung zwischen dem Aus­ lösersignal 122 und dem Erfassungstakt 124 und leitet diesen Wert 126 zu der CPU 108. Die CPU verwendet die Ausgabe des Zeitinterpolators 126 und die abgetasteten Datenpunkte 120, um zu bestimmen, welche Pixel auf der Anzeige 110 beleuchtet werden sollen.

Wenn angenommen wird, daß der Auslöser jedesmal am gleichen Punkt des Signalverlaufs auftritt, und eine zufällige, oder zumindest gut verteilte, Zeitperiode von dem Auslöser bis zu der ersten Abtastung jedes Erfassungszyklusses existiert, wird jeder Erfassungszyklus seine Abtastungen von unter­ schiedlichen Punkten auf dem Signalverlauf erhalten. Da die Verzögerung zwischen dem Auslöser und der ersten Abtastung jedes Erfassungszyklusses gemessen wird, und da die Zeiten zwischen der ersten Abtastung und nachfolgenden Abtastungen bekannte Vielfache der Erfassungstaktperiode sind, kann der geeignete Ort, um jeden Datenpunkt von jedem Erfassungszyk­ lus anzuzeigen, bestimmt werden. Da die Verzögerung von dem Auslöser zu jedem angezeigten Punkt gut verteilt ist, werden ferner viele Punkte entlang des Signalverlaufs beleuchtet. Durch das Akkumulieren von Punkten, die entlang des Signal­ verlaufs gut verteilt sind, wird der Signalverlauf sichtbar. Dies ist durch Fig. 3 dargestellt, welche eine Darstellung vieler gut verteilter Abtastungen von dem Eingangssignalver­ lauf, der in Fig. 2 gezeigt ist, ist.

Ungünstigerweise tritt ein Problem auf, wenn der Signalver­ lauf, der abgetastet wird, und der Abtasttakt synchronisiert oder stark korreliert sind. Dies kann beispielsweise auftre­ ten, wenn die Frequenz des Signalverlaufs, der abgetastet wird, ein ganzzahliges Vielfaches der Frequenz des Abtast­ taktes ist. Wenn die Zeit zwischen dem Auslöser und der er­ sten Abtastung stets näherungsweise die gleiche ist, wird jedesmal ungefähr der gleiche Teil des Eingangssignalver­ laufs abgetastet und angezeigt. Dies ist durch die Aufzeich­ nung von Abtastungen, die in Fig. 4 gezeigt ist, darge­ stellt. Es ist offensichtlich, daß die Anzeige, die ein Er­ gebnis der Abtastungen in Fig. 4 wäre, eine nutzlose Dar­ stellung des Signalverlaufs ist.

Fig. 5 zeigt ein Blockdiagramm eines Erfassungstaktgenera­ tors (114 in Fig. 1) unter Verwendung einer Phasenverriege­ lungsschleife, wobei die Phase der Ausgabe derselben durch einen Versatz eingestellt werden kann. Der Referenztakt 502 wird zu einem Phasendetektor 504 geleitet. Der Phasendetek­ tor vergleicht die Phase des Referenztakts 502 und des ska­ lierten Erfassungstaktes 518. Die Ausgabe des Phasendetek­ tors 520 wird durch einen Addierer 506 zu dem Versatz 516 addiert. Die Ausgabe des Phasendetektors 520 und/oder der Versatz 516 können entweder ein Strom oder eine Spannung sein. Die Summe des Phasendetektors 520 und des Versatzes 516 wird zu einem Schleifenfilter 508 geleitet. Die Ausgabe des Schleifenfilters 522 steuert einen spannungsgesteuerten Oszillator ("VCO"; VCO = voltage controlled oscillator) 510. Der Erfassungstakt 514 wird vom Ausgangs des VCO entnommen. Bei einem anderen Ausführungsbeispiel könnte der VCO 510 durch einen stromgesteuerten Oszillator ("CCO"; CCO = current controlled oscillator) ersetzt sein.

Der Erfassungstakt 514 ist ferner mit einem Frequenzteiler 512 verbunden, der die Frequenz des Erfassungstaktes divi­ diert, um einen skalierten Erfassungstakt 518 zu erzeugen. Der skalierte Erfassungstakt 518 wird zu dem Phasendetektor 504 geleitet. Wenn der Versatz 516 nicht Null ist, zwingt derselbe das System, eine Phasendifferenz zwischen dem Re­ ferenztakt 502 und dem skalierten Erfassungstakt 518 bei zu­ behalten, so daß sich der Versatz 516 in der Ausgabe des Phasendetektors 520 aufhebt und die Eingabe zu dem Schlei­ fenfilter 524 Null sein wird. Wenn die Eingabe zu dem Schleifenfilter 524 Null ist, ist das System "verriegelt" und sowohl die Phase als auch die Frequenz des Erfassungs­ takts 514 sind konstant. Den Phasendifferenzbetrag, den das System beibehalten muß, hängt direkt von dem Versatz 516 ab. Daher kann die Phase des Erfassungstakts 514 durch den Ver­ satz 516 gesteuert werden.

Fig. 6 zeigt ein Blockdiagramm eines Erfassungstaktgenera­ tors (114 in Fig. 1) unter Verwendung einer Verzögerungsver­ riegelungsschleife, wobei die Phase der Ausgabe derselben durch einen Versatz eingestellt werden kann. Der Referenz­ takt 602 wird zu einem Phasendetektor 604 geleitet. Der Pha­ sendetektor vergleicht die Phase des Referenztakts 602 und des skalierten Erfassungstakts 618. Die Ausgabe des Phasen­ detektors 620 wird durch einen Addierer 606 zu dem Versatz 616 addiert. Die Ausgabe des Phasendetektors 620 und/oder der Versatz 616 können entweder ein Strom oder eine Spannung sein. Die Summe der Ausgabe des Phasendetektors 620 und des Versatzes 616 wird zu dem Schleifenfilter 608 geleitet. Die Ausgabe des Schleifenfilters 622 steuert die Verzögerung des schnellen Takts 626 durch die spannungsgesteuerte Verzöge­ rung ("VCD"; VCD = voltage controlled delay) 610. Der Erfas­ sungstakt 614 wird am Ausgang der VCD entnommen. Der Erfas­ sungstakt 614 wird durch einen Frequenzteiler gesendet, um einen skalierten Erfassungstakt 618 zu erzeugen. Der schnel­ le Takt 626 kann der Referenztakt 602 sein, wenn der Erfas­ sungstakt den Frequenzteiler umgeht und direkt zu dem Pha­ sendetektor 604 gesendet wird, oder wenn der Frequenzteiler 612 eingestellt ist, um durch Eins zu teilen. Die Frequenz des schnellen Takts 626 sollte gleich der Frequenz des Refe­ renztakts 602 mal dem Teilungsverhältnis des Frequenzteilers 612 sein. Bei einem weiteren Ausführungsbeispiel könnte die VCD 610 durch eine stromgesteuerte Verzögerung ersetzt sein.

Fig. 7 zeigt ein Blockdiagramm einer Möglichkeit, den Ver­ satz 516 in Fig. 5 und 616 in Fig. 6 zu erzeugen. Ein Mikro­ prozessor 702 ist programmiert, um eine Reihe von Zahlen zu erzeugen. Diese Zahlen 704 werden als die Eingabe zu einem DAW 706 geliefert. Die Ausgabe des DAW wird dann als Versatz 516 oder 616 verwendet. Diese Zahlen können zufällig oder pseudozufällig sein, oder können einer vorbestimmten Sequenz folgen. Wenn die Eingabe in den DAW eine Reihe zufälliger Zahlen ist, wird der Versatz zufällig sein. Wenn der Versatz zufällig ist, wird die Phase der Erfassungstakte 514 und 614 zufällig sein.

Als die Eingabe in den DAW 704 kann ferner eine vorbestimmte Sequenz gewählt werden. Dies würde beispielsweise ermögli­ chen, daß der Erfassungstakt alle möglichen Phasenänderungen über eine Anzahl von Erfassungszyklen trifft.

Wenn der Mikroprozessor 702 die Eingabe in den DAW nur zwi­ schen Erfassungszyklen ändert, kann der Phasenverriegelungs­ schleife von Fig. 5 und der Verzögerungsverriegelungsschleife von Fig. 6 ausreichend Zeit gegeben werden, um einen "verriegelten" Zustand zu erreichen, bevor der nächste Er­ fassungszyklus beginnt. Dies wird sicherstellen, daß sowohl die Phase als auch die Frequenz des Erfassungstakts während des Erfassungszyklusses konstant sein werden. Wenn die Phase und die Frequenz des Erfassungstakts konstant sind, ist es möglich, daß die CPU 108 in Fig. 1 jeden Punkt auf der An­ zeige 110 der Fig. 1 exakt positioniert. Der Zeitbetrag, der erforderlich ist, damit die Phasenverriegelungsschleife von Fig. 5 und die Verzögerungsverriegelungsschleife von Fig. 6 einen "verriegelten" Zustand erreichen, ist durch die Ant­ wort des Schleifenfilters 508 bzw. 608 bestimmt, und kann entworfen sein, um schnell genug eine Phasenänderung zu lie­ fern, um Phasenänderungen zwischen Erfassungen zu ermögli­ chen, ohne die Erfassungsrate zu verlangsamen. Außerdem kann der maximale Phasenschritt zwischen Erfassungen durch das Begrenzen jeder Zahl, die in den DAW eingegeben wird, auf einen bestimmten Bereich um die letzte Zahl, die in den DAW eingegeben wurde, begrenzt sein. Das Begrenzen des maximalen Phasenschritts würde die Einschwingzeit beschleunigen. Der Mikroprozessor 702 kann der gleiche wie die CPU 108 in Fig. 1 sein.

Der Referenztakt 502 kann durch einen Kristalloszillator er­ zeugt werden, beispielsweise einen SG-51PJ-25.000MC, herge­ stellt von der Epson America, Inc. Dieses Bauteil erzeugt ein TTL-Pegel-Taktsignal von 25 MHz. Der TTL-Pegel-Referenz­ takt kann durch einen TTL-Zu-ECL-Wandlerchip 10H124, herge­ stellt von der Motorola Inc. in logische ECL-Pegel umgewan­ delt werden. Das ECL-Referenztaktsignal kann dann zu dem Phasendetektor geleitet werden. Der Phasendetektor kann ein MC12040, hergestellt von der Motorola Inc., sein. Der Addie­ rer 506 und das Schleifenfilter können unter Verwendung von zwei Operationsverstärkern OP-27 von der Analog Devices Inc. oder Äquivalenten implementiert sein. Der erste OP-27 kann konfiguriert sein, um die Ausgabe des Phasendetektors auf einen spezifizierten Ausgangspegel und eine Ausgangsimpedanz umzuwandeln. Der zweite OP-27 kann als ein Summationsinte­ grierer konfiguriert sein. Die Ausgabe des ersten OP-27 wird mit dem Versatzsignal gesteuerter Impedanz summiert, wobei das Ergebnis durch den zweiten OP-27 integriert wird. Die Ausgabe des zweiten OP-27 wird zu dem VCO 510 geleitet. Der VCO 510 kann ein MC12148, hergestellt von der Motorola Inc., sein. Die Ausgabe des VCO kann zu einem 10E101, hergestellt von der Motorola Inc., geleitet werden, um denselben von PECL-Logikpegeln (positive ECL) in ECL-Logikpegel umzuwan­ deln. Die Ausgabe des 10E101 kann dann zu dem Frequenzteiler 512 geleitet werden, der ein 10E131, hergestellt von der Mo­ torola Inc., der konfiguriert ist, um die Eingangsfrequenz durch sechzehn zu teilen, oder eine kundenspezifische inte­ grierte Schaltung sein kann. Der Versatz 516 kann durch ei­ nen Digital/Analog-Wandler DAC-08 erzeugt werden, der mit einem OP-27 verbunden ist, um gesteuerte Pegel und eine ge­ steuerte Ausgangsimpedanz zu liefern. Der DAC-08 oder ein Äquivalent ist von der Analog Devices Inc. erhältlich. Die Eingabe in den DAC-08 kann eine Sequenz von Zahlen sein, die durch einen Mikroprozessor geliefert werden, der eine Zu­ fallszahl-Generatorroutine ausführt. Bei einem anderen Aus­ führungsbeispiel können der Phasendetektor 504 und der Fre­ quenzteiler 512 mittels einer kundenspezifischen integrier­ ten Schaltung implementiert sein.

Es sollte offensichtlich sein, daß die beanspruchte Erfin­ dung nicht durch die bevorzugten Ausführungsbeispiele be­ grenzt ist, sondern weitere Modifikationen und Änderungen innerhalb des Bereichs und des Geists des erfindungsgemäßen Konzepts beinhaltet. Beispielsweise wird ein DAW, der durch einen Mikroprozessor gesteuert ist, verwendet, um einen Ver­ satz zu erzeugen. Andere Vorrichtungen und Verfahren könnten als Zufallserzeugungsvorrichtung (Randomizer) verwendet wer­ den, um einen zufälligen Satz zu erzeugen. Beispielsweise würde eine Zufallserzeugungsvorrichtung das Leiten der Aus­ gabe einer Rauschquelle zu einer Abtast- und Halte-Schaltung einschließen. Dies würde eine zufällige Spannung liefern, die gesteuert werden könnte, um sich zwischen Erfassungszyk­ len zu ändern. Ein weiteres Beispiel einer Phasenverriege­ lungsschleife würde das Beseitigen des Frequenzteilers 512 in Fig. 5 einschließen. Dies würde die Frequenzmultiplika­ tionsfunktion der Phasenverriegelungsschleife beseitigen, jedoch die Fähigkeit des Versatzes, die Phase des Erfas­ sungstaktes 514 zu ändern, nicht beeinflussen.

Claims (15)

1. Vorrichtung zum Modulieren der Phase eines Erfassungs­ takts (514) mit folgenden Merkmalen:
einer Phasenverriegelungsschleife mit einem Eingangsre­ ferenztakt (502), einem Ausgangserfassungstakt (514) und einem Versatzeingang (516), der den Phasenfehler zwischen dem Eingangsreferenztakt (502) und dem Aus­ gangserfassungstakt (514) steuert; und
einer Einrichtung zum Erzeugen der Versatzeingabe (516).

2. Vorrichtung gemäß Anspruch 1, bei der die Einrichtung zum Erzeugen der Versatzeingabe (516) einen Digi­ tal/Analog-Wandler (706) mit einer Digital/Analog-Wand­ ler-Eingabe aufweist, wobei die Digital/Analog-Wand­ ler-Eingabe eine Reihe von Zahlen ist.

3. Vorrichtung gemäß Anspruch 2, bei der die Reihe von Zahlen alle möglichen Werte für die Digital/Analog-Wandler-Eingabe abdeckt.

4. Vorrichtung gemäß Anspruch 2 oder 3, bei der die Reihe von Zahlen durch einen Mikroprozessor (702) erzeugt wird.

5. Vorrichtung gemäß Anspruch 4, bei der der Mikroprozes­ sor (702) zufällige Werte für die Reihe von Zahlen er­ zeugt.

6. Vorrichtung gemäß Anspruch 4, bei der der Mikroprozes­ sor (702) pseudozufällige Werte für die Reihe von Zah­ len erzeugt.

7. Digitales Oszilloskop mit Erfassungszyklen und einem Erfassungstaktgenerator (114), wobei der Erfassungs­ taktgenerator (114) folgende Merkmale aufweist:
eine Phasenverriegelungsschleife mit einem Eingangs­ referenztakt (502), einem Ausgangserfassungstakt (514) und einer Versatzeingabe (516), die die Phase des Aus­ gangserfassungstakts (514) steuert; und
einen Versatzgenerator, der mit der Versatzeingabe (516) verbunden ist.

8. Vorrichtung gemäß Anspruch 7, bei der sich die Versatz­ eingabe (516) zwischen den Erfassungszyklen ändert.

9. Vorrichtung gemäß Anspruch 7 oder 8, die ferner einen Digital/Analog-Wandler mit einer Digital/Analog-Wand­ ler-Eingabe und einer Digital/Analog-Wandler-Ausgabe (716) aufweist, wobei die Digital/Analog-Wandler-Aus­ gabe (716) mit der Versatzeingabe (516) verbunden ist, und die Digital/Analog-Wandler-Eingabe eine Reihe von Zahlen (704) ist.

10. Vorrichtung gemäß Anspruch 9, bei der die Reihe von Zahlen (704) durch einen Mikroprozessor (702) erzeugt wird.

11. Vorrichtung gemäß Anspruch 10, bei der sich die Digi­ tal/Analog-Wandler-Eingabe zwischen den Erfassungszyk­ len ändert.

12. Vorrichtung gemäß Anspruch 11, bei der sich die Digi­ tal/Analog-Wandler-Eingabe während der Erfassungszyklen nicht ändert.

13. Verfahren des Modulierens der Phase eines Erfassungs­ taktes eines digitalen Oszilloskops, das Erfassungszyk­ len aufweist, mit folgenden Schritten:

• (a) Erzeugen des Erfassungstaktes (124) aus der Ausga­ be einer Phasenverriegelungsschleife, die eine Versatzeingabe (516) aufweist, die mit der Ausgabe (520) eines Phasendetektors (504) summiert wird, wobei die Summe (524) zu dem Eingang eines Schlei­ fenfilters (508) geleitet wird;
• (b) Erzeugen eines Versatzwertes;
• (c) Anwenden des Versatzwertes auf die Versatzeingabe (516); und
• (d) Wiederholen der Schritte (b) und (c).

14. Verfahren gemäß Anspruch 13, bei dem der zufällige Ver­ satzwert nur zwischen den Erfassungszyklen geändert wird.

15. Verfahren gemäß Anspruch 14, bei dem der Schritt (b) ferner folgende Schritte aufweist:

• (1) Erzeugen einer Zahl;
• (2) Eingeben der Zahl in einen Digital/Analog-Wandler (706), der eine Digital/Analog-Wandler-Ausgabe (716) aufweist; und
• (3) Verwenden der Digital/Analog-Wandler-Ausgabe (716) als den Versatzwert (516).