DE1963757B2 - Verfahren zum Herstellen eines Mesa-Halbleiterbauelements - Google Patents

Verfahren zum Herstellen eines Mesa-Halbleiterbauelements

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Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Mesa-Halbleiterbauelements nach dem Oberbegriff des Anspruchs 1.
Ein Verfahren dieser Art ist bekannt (»IBM Technical Disclosure Bulletin«, Vol. 4,1962, Nr. 10, S. 54 bis 55). Als Ätzmaske wird hierbei Siliciummonoxid verwendet. Es ist auch bekannt, aus Germaniumscheiben, auf die eine Wachsschicht als Ätzmaske aufgebracht wird, durch einen anschließenden Ätzvorgang mit einer heißen Wasserstoffperoxidlösung Mesa-Germanium-Halbleiterbauelemente herzustellen (»British Communications and Electronics«, Bd. 8, 1961, Heft 3, S. 174 bis 177). Es ist ferner bekannt, Ätzmasken aus Siliciumdioxid für die Herstellung von Germanium-Haibleiterbauelementen zu verwenden (FR-PS 14 19 062) und hierbei diese Siliciumdioxidmaske entweder unter sehr hohen Temperaturen von HOO0C oder mehr aufzudampfen oder durch Zersetzen von Tetraäthoxysilan unter Erhitzung und Niederschlag zu erzeugen. Schließlich ist es bekannt, mit Elektroden versehene Germaniumscheiben mit einer wäßrigen Lösung von Wasserstoffperoxid bei erhöhter Temperatur von 700C zu ätzen (FR-PS 13 39 199).
Mit all diesen bekannten Herstellungsverfahren ist es schwierig, die Mesaform mit genauen Abmessungen und sauberen Rändern herzustellen.
Es ist daher Aufgabe der Erfindung, ein Verfahren zum Herstellen eines Mesa-Halbleiterbauelements aufzuzeigen, das eine sehr genaue Ätzung in der gewünschten Mesaform ermöglicht.
Diese Aufgabe wird durch die in dem kennzeichnenden Teil des Anspruchs 1 angegebene Ausbildung eines Verfahrens nach dem Oberbegriff des Anspruchs 1 gelöst.
Mit dem Verfahren nach der Erfindung können Germaniumscheiben sehr genau und sauber in der gewünschten Mesaform geätzt werden, d. h. ohne Vorsprünge der Siliciumdioxidschicht über den Ätzrand hinaus. Damit ist es möglich, mesageätzte Germanium-Halbleiterbauelemente mit sehr gleichmäßig guten elektrischen Eigenschaften auch in Massenproduktion herzustellen. Die Herstellung der Siliciumdioxidschicht erfordert außerdem nur geringe Temperaturen, so daß auch keine Zerstörung der Germaniumscheibe zu befürchten ist.
Das Verfahren nach der Erfindung wird im folgenden an Hand schematischer Zeichnungen an einem Ausführungsbeispiel näher erläutert.
Die F i g. 1 bis 4 der Zeichnung zeigen jeweils in Schnittbildern die aufeinanderfolgenden Verfahrensschritte zur Herstellung einer Germanium-Mesa-Diode. F i g. 1 zeigt eine Germaniumscheibe 1 aus einer p-leitend dotierten Germanium-Trägerschicht 11 und einer durch Diffusion mit Antimon η-leitend dotierten Diffusionsschicht 2 mit einer Konzentration von etwa 2 χ 1018 Atomen/cm3 und einer Stärke von 3 μπι an der Oberfläche der Germanium-Trägerschicht 11.
An der Oberfläche der Diffusionsschicht 2 wird eine Schicht 3 aus Siliciumdioxid (SiO2) in einer Stärke von 5000 Ä durch Zersetzung von Organooxysilan unter Erhitzen auf 600°C gebildet. Anschließend wird die Siliciumdioxidschicht 3 einem bekannten Photolack-Ätzverfahren unterworfen, so daß die Siliciumdioxidschicht 3 im gewünschten mesaförmigen Bereich, beispielsweise einem Kreis mit einem Durchmesser von 100 u.m, ungeätzt bleibt (vgl. F i g. 2).
Die Germaniumscheibe 1 wird dann in eine vorher zubereitete wäßrige Ätzlösung eingetaucht und geätzt, um die in F i g. 3 gezeigte Mesaform zu erhalten.
Die wäßrige Ätzlösung ist eine Wasserstoffperoxid-Lösung (H2O2 + H2O) und wird auf einer Temperatur zwischen 50 und 95° C gehalten. Wenn die Temperatur unter 50°C beträgt, ist die Ätzgeschwindigkeit für die industrielle Verwendung zu gering, und außerdem hat die geätzte Oberfläche keinen Glanz. In Versuchen ist festgestellt worden, daß die Ätzgeschwindigkeit, d. h. die Verschiebung der geätzten Front pro Minute 3000 Ä beträgt, wenn das Ätzen in einem Bad aus einer Wasserstoffperoxid-Lösung in 30%iger Konzentration (Gewichtsprozent) und bei einer Temperatur von etwa
85°C erfoigt. Diese Ätzgeschwindigkeit ist zur industriellen Verwertung zufriedenstellend, und die geätzte Oberfläche hat einen guten Glanz. Wenn die Konzentration 30% übersteigt, geht das Ätzen zu rasch vor sich, und wenn die Konzentration unter 10% liegt, ist das
•45 Ätzen zur industriellen Verwendung zu langsam.
Die Aktivierungsenergie des Ätzens mit einer Wasserstoffperoxid-Lösung, die schematisch an Hand einer Kurve gemessen wird, in die das Verhältnis zwischen dem log der Ätzgeschwindigkeit und dem
Reziproken der absoluten Temperatur der Ätzlösung eingetragen ist, hat einen Wert von 9,5 Kcal pro Mol. Dieser Wert bedeutet eine geringe Abhängigkeit der Ätzgeschwindigkeit von der Temperatur der Ätzlösung und daß nur eine verhältnismäßig kleine Temperatur-Steuerungsgenauigkeit für die industrielle Nutzung erforderlich ist. Wenn die Temperatur der Ätzlösung oberhalb 100°C liegt, erfolgt die Zersetzungsreaktion von
„ H2O2 - H2O + 1/2 O2
zu rasch, als daß die Konzentration der Ätzlösung gesteuert werden könnte, was wiederum eine zu geringe Kontrolle der Ätzgeschwindigkeit bedingt. Die in Versuchen festgestellte, für die industrielle Nutzung praktische obere Temperaturgrenze der Ätzlösung liegt bei 95°C.
Obgleich die Siliciumdioxidschicht im wesentlichen stabil gegenüber der heißen Wasserstoffper-
oxid-Lösung ist, platzt dennoch der Rand der Schicht, unter dem die Germaniumscheibe 1 seitlich weggeätzt wird, beim Ätzen ab. Obgleich die Ursache dieses Abplatzens oder Abbröckeins nicht klar ist, ist diese Erscheinung für die industrielle Herstellung der Mesaform recht zweckmäßig, da als Folge des Abbröckeins oder Abplatzens des Randes der Siliciumclioxidschicht 3 die Ätzgeschwindigkeit gleichmäßig wird. Wenn es nicht zu diesem Abbröckeln des Ranries über dem seitlich geätzten Hohlraum käme, bliebe der Rand der Siliciumdioxidschicht 3 in Form von sich unregelmäßig über den seitlich geätzten Hohlraum erstreckenden Vorsprüngen erhalten und würde die Bildung einer sauber geätzten Mesaform mit exakten Abmessungen beeinträchtigen. In Versuchen hat sich herausgestellt, daß bei dem Ätzen mit Wasserstoffperoxid bei einer Temperatur zwischen 50 und 95° C die Ätzgeschwindigkeit in senkrechter Richtung, d. h. nach unten, etwa der Ätzgeschwindigkeit in seitlicher, d. h. horizontaler Richtung entspricht Infolgedessen kann die Tiefe des Mesaätzens genau festgestellt werden, wenn das Ausmaß des seitlichen Wegätzens gemessen wird und die vor und nach dem Ätzen festgestellten Abmessungen der Siliciumdioxidschicht 3 miteinander verglichen werden.
Bei der Mesa-Germaniumdiode soll die in Fig.3 gezeigte Ätztiefe »d« größer sein als die Tiefe /| des pn-Übergangs und die Tiefe h der Sperrschicht des pn-Übergangs zusammen, und die Ausdehnung der Siliciumdioxidschicht 3 vor dem Ätzen muß um den Wert »d« größer sein als die gewünschte endgültige
lü Ausdehnung.
Wie Fig.4 zeigt, ist nach dem Entfernen der Siliciumdioxidschicht 3 eine Elektrodenschicht 9 aus Gold angebracht und bildet einen ohmschen Kontakt mit der Oberfläche der Diffusionsschicht 2. Eine weitere
is Elektrodenschicht 10 aus Molybdän bildet einen ohmschen Kontakt mit der Unterseite der Germaniumscheibe 1.
Weitere Beispiele von Mesa-Halbleiterbauelementen, deren Mesaform nach dem Verfahren nach der
2« Erfindung hergestellt werden kann, sind Transistoren oder integrierte HalbJeiterschaJtungen mit mesaförmigen Erhebungen.
Hierzu 1 Blatt Zeichnungen

Claims (2)

Patentansprüche:
1. Verfahren zum Herstellen eines Mesa-Halbleiterbauelements, bei dem auf den zu erzeugenden Mesabereich der Halbleiterscheibe eine Ätzmaske aus Siliciumoxid aufgebracht und anschließend die Halbleiterscheibe durch Ätzen mit einer wäßrigen Ätzlösung außerhalb des maskierten Mesabereichs abgetragen wird, dadurch gekennzeichnet, daß eine Halbleiterscheibe aus Germanium verwendet wird, daß eine Siliciumdioxidschicht durch Zersetzen eines Organooxisilans unter Erhitzen in einer Stärke zwischen 1000 und 7000 A auf der Germaniumscheibe niedergeschlagen und aus dieser Siliciumdioxidschicht die Ätzmaske hergestellt wird und daß die Germaniumscheibe mit einer wäßrigen Lösung von Wasserstoffperoxid bei einer Temperatur zwischen 50 und 95" C geätzt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine wäßrige Lösung von Wasserstoffperoxid in einer Konzentration zwischen 10 und 30 Gewichtsprozent verwendet wird.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1485015A (en) * 1974-10-29 1977-09-08 Mullard Ltd Semi-conductor device manufacture
JP3255228B2 (ja) * 1998-03-30 2002-02-12 日本電気株式会社 半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1339199A (fr) * 1961-11-15 1963-10-04 Philips Nv Procédé de fabrication d'un dispositif semi-conducteur et dispositif semi-conducteur fabriqué suivant ce procédé
FR1360017A (fr) * 1962-06-11 1964-04-30 Motorola Inc Perfectionnements à la fabrication des semi-conducteurs
US3408275A (en) * 1966-12-09 1968-10-29 Siemens Ag Tunnel diodes wherein the height of the reduced cross section of the mesa is minimized and process of making

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US3730800A (en) 1973-05-01
FR2027190B1 (de) 1974-02-01
GB1246739A (en) 1971-09-15

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