DE19637167A1 - Steuerbarer Eingangspuffer, integrierte Schaltung und Verfahren zum Einstellen von Einstell- und Haltezeiten logischer Vorrichtungen - Google Patents
Steuerbarer Eingangspuffer, integrierte Schaltung und Verfahren zum Einstellen von Einstell- und Haltezeiten logischer VorrichtungenInfo
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Description
Die vorliegende Erfindung bezieht sich auf einen steuerbaren Eingangspuffer,
eine integrierte Schaltung und ein Verfahren zum Einstellen von Einstell- und
Haltezeiten logischer Einrichtungen.
Die meisten logischen Einrichtungen verwenden die gleichen allgemeinen An
ordnungen zum Empfangen und Halten von Eingabedaten. In diesen Anord
nungen werden periodische Haltepulse an eine Taktsignaleingabeleitung ange
legt, die mit der logischen Ein- bzw. Vorrichtung verbunden ist und anstei
gende oder fallende Flanken der Haltepulse werden als Trigger (Auslöser)
einer Halteschaltung verwendet, die intern in der logischen Vorrichtung
enthalten ist. Beim Auslösen fängt und hält die Halteschaltung den jeweiligen
logischen Datenpegel, der zu diesem Augenblick auf der mit der logischen
Vorrichtung verbundenen Datensignaleingabeleitung anliegt.
Aufgrund parasitärer Leitungskapazitäten, die jeder logischen Vorrichtung ge
mein sind, und aufgrund von nicht vernachlässigbaren Umschaltgeschwinding
keiten der Halbleiterkomponenten, die in logischen Vorrichtungen im allge
meinen verwendet werden, können gültige Daten nicht zu genau derselben Zeit
auf einer Dateneingabeleitung angelegt werden, zu der eine entsprechende
Halteschaltung ausgelöst wird. Statt dessen muß innerhalb eines minimalen
Zeitintervalls vor dem Auftreten eines Haltepulses auf der Takteingabeleitung
ein Eingabegültigkeitsübergang (gültiger Eingabeübergang) stattfinden, damit
die zu haltenden Daten korrekt gehalten werden können. Dieses minimale
Intervall, welches typischerweise für jede logische Vorrichtung verschieden
ist, ist als die minimal erforderliche "Einstellzeit" (Setup-Time) der logischen
Vorrichtung bekannt.
Auf gleiche Weise können gültige Datenwerte nicht zu schnell von einer Da
teneingabeleitung entfernt werden, nach dem eine entsprechende Halteschal
tung ausgelöst wurde, ohne dadurch einen Fehler der Halteschaltung zu verur
sachen. Insbesondere kann ein Eingabe-Ungültigkeitsübergang (Input-Invalid
Transition, ungültiger Eingabeübergang) auf der Dateneingangsleitung nur
innerhalb eines minimalen Zeitintervalls nach dem Auftreten des Haltepulses
auf der Takteingangsleitung auftreten. Dieses minimale Intervall ist als die
minimal erforderliche "Haltezeit" (hold time) der logischen Vorrichtung
bekannt und unterscheidet sich typischerweise für jede logische Vorrichtung.
Da selbst die grundlegendsten logischen Designs in der Regel erfordern, daß
eine Mehrzahl logischer Vorrichtungen durch ein gemeinsames Takt-Signal
getrieben werden, während sie mit gemeinsamen Dateneingabe-Signalen be
trieben werden, ist es wünschenswert, daß die Einstell- und Haltezeiten einer
gegebenen logischen Vorrichtung steuerbar anpaßbar sind, so daß eine Ab
stimmung der Einstell- und Haltezeiten vieler verschiedener logischer Vor
richtungen untereinander möglich ist. Vorhergehende Ansätze für das Anpas
sen der Einstell- und Haltezeiten schließen die Verwendung von Verzöge
rungselementen zum Verschieben eines Dateneingabe-Signals zeitlich relativ
zu einem Takt-Signal ein, so daß eine effektive Einstellzeit und eine effektive
Haltezeit einer logischen Vorrichtung, die die Signale empfängt, eingestellt
werden kann.
So offenbart z. B. das US-Patent 5,107,153 von Osaki et al. eine Verzöge
rungsschaltung mit einer Parallelschaltung von schaltbaren Kondensatoren.
Durch die Variation der Anzahl der Kondensatoren, die in der Schaltung aktiv
sind, kann ein Dateneingabe-Signal steuerbar zeitlich relativ zu einem Takt-Signal
so verschoben werden, daß die Eingabe-Gültigkeits- und Eingabe-Un
gültigkeits-Übergänge (Input Valid Transition, Input Invalid Transitions) der
Dateneingabe-Signale beide zeitlich relativ zu den Haltepulsen des Takt-Signales
verschoben sind. Auf diese Weise werden die effektiven Einstell- und
Haltezeiten einer logischen Vorrichtung, die das verzögerte Dateneingabe-Signal
und das Takt-Signal empfängt, eingestellt. Andere steuerbare Verzöge
rungsschaltungen können in diesem Zusammenhang eingesetzt werden um zum
gleichen Ergebnis zu gelangen. So offenbart z. B. das US-Patent 5,220,216 von
Woo ein CMOS-Gatter mit einer programmierbaren Treiberleistungskennlinie
und einer variablen Ausbreitungsverzögerung.
Derartige Systeme verzögern jedoch das Dateneingabe-Signal gleichförmig, so
daß die effektiven Einstell- und Haltezeiten nicht unabhängig voneinander
eingestellt werden können. Es sei beispielsweise angenommen, ein Datenein
gabe-Signal sei zeitlich relativ zu einem Takt-Signal um einen Betrag
Δ verzögert. In einem derartigen Falle werden die Eingabe-Gültigkeitsüber
gänge des Dateneingangssignals, die vor den entsprechenden Haltepulsen des
Takt-Signals auftreten, um den Betrag Δ verzögert, so daß sie zeitlich näher zu
den Haltepulsen auftreten. Zusätzlich werden die Eingabe-Ungültigkeits
übergänge des Dateneingangssignales, welche nach den entsprechenden Hal
tepulsen des Takt-Signals auftreten, um den gleichen Betrag Δ verzögert, so
daß sie zeitlich weiter entfernt von den Haltepulsen auftreten. Demzufolge
wird die effektive Haltezeit einer logischen Vorrichtung, die das verzögerte
Dateneingabe-Signal und das Takt-Signal empfängt, um einen Betrag Δ ver
ringert, allerdings auf Kosten eines Anstiegs der effektiven Einstellzeit der
logischen Vorrichtung um den gleichen Betrag Δ. Dieses Konzept wird knapp
gesagt dadurch ausgedrückt, daß festgestellt wird, daß eine gemeinsame bzw.
kommulierte Einstell- und Haltezeit, die als die Summe der effektiven
Einstellzeit und der effektiven Haltezeit definiert ist, konstant bleiben wird,
und zwar unabhängig von dem Wert, der für Δ gewählt wird. Eine derartige
Einschränkung ist beträchtlich, da logische Designs zunehmend komplexer
werden und daher die Flexibilität eines Designers bei der Wahl und der
Mischung logischer Komponenten von äußerster Wichtigkeit ist.
Die Aufgabe der vorliegenden Erfindung besteht darin, einen steuerbaren Ein
gabepuffer, eine integrierte Schaltung und ein Verfahren zum Anpassen der
Einstell- und Haltezeiten logischer Vorrichtungen vorzusehen, die die
gleichzeitige aber unabhängige Anpassung von Einstell- und Haltezeiten für
logische Vorrichtungen ermöglichen.
Diese Aufgabe wird durch einen steuerbaren Eingabepuffer nach Anspruch 1
oder 8, eine integrierte Schaltung nach Anspruch 7 und ein Verfahren nach
Anspruch 9 gelöst. Weiterbildungen der Erfindung ergeben sich aus den
Unteransprüchen.
Die vorliegende Erfindung sieht einen steuerbaren Eingabepuffer zum Treiben
einer logischen Vorrichtung vor, die Einstell- und Haltezeitcharakteristiken
aufweist. Der steuerbare Eingabepuffer weist einen steuerbaren Signalfilter
auf, der ein Eingabe-Signal empfängt, und die Amplitude des Eingabe-Signa
les so formt, daß der logischen Vorrichtung ein amplitudengeformtes Eingabe-Signal
zugeführt wird. Der steuerbare Signalfilter schließt wenigstens einen
Steuersignaleingang zum Empfangen eines Steuersignales ein, und steuert in
Reaktion eine Amplitudenformungscharakteristik des Signalfilters derart, daß
eine gemeinsame Einstell- und Haltezeit der logischen Vorrichtung angepaßt
werden kann. Eine effektive Einstellzeit und eine effektive Haltezeit der logi
schen Vorrichtung kann so unabhängig angepaßt bzw. eingestellt werden.
Die vorliegende Erfindung sieht darüber hinaus eine integrierte Schaltung mit
Einstell- und Haltezeitcharakteristiken vor. Die integrierte Schaltung weist
eine logische Schaltung zum Ausführen einer vorbestimmten Funktion und
einen steuerbaren Eingabepuffer auf. Der steuerbare Eingabepuffer weist einen
steuerbaren Signalfilter auf, der ein Eingangssignal empfängt und das Ein
gangs- bzw. Eingabe-Signal mit Bezug auf seine Amplitude formt, so daß der
logischen Schaltung ein amplitudengeformtes Eingabe-Signal zugeführt wird.
Der steuerbare Signalfilter weist wenigstens einen Steuersignaleingang zum
Empfangen eines Steuersignals auf und steuert in Reaktion eine Amlituden
formungscharakteristik des Signalfilters derart, daß eine gemeinsame Einstell- und
Haltezeit der integrierten Schaltung eingestellt bzw. angepaßt wird. Auf
diese Weise kann eine effektive Einstellzeit- und eine effektive Haltezeit der
integrierten Schaltung unabhängig eingestellt werden.
Weitere Merkmale und Zweckmäßigkeiten der vorliegenden Erfindung ergeben
sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der
Figuren. Von den Figuren zeigen:
Fig. 1 ein Blockschaltbild eines Systems zum Anpassen der Einstell- und
Haltezeiten einer logischen Vorrichtung,
Fig. 2 ein Zeitablaufdiagramm des in Fig. 1 gezeigten Systems;
Fig. 3 ein Blockschaltbild eines Systems zum Einstellen der Einstell- und
Haltezeiten einer logischen Vorrichtung, das in
Übereinstimmung mit einer Ausführungsform der vorliegenden
Erfindung konstruiert wurde;
Fig. 4 eine schematische Darstellung eines steuerbaren Eingabepuffers,
der eine Komponente des in Fig. 3 dargestellten Systems darstellt
und der in Übereinstimmung mit einer Ausführungsform der
vorliegenden Erfindung konstruiert wurde;
Fig. 5 ein Zeitablaufdiagramm des in Fig. 3 dargestellten Systems;
Fig. 6 ein Blockschaltbild eines Systems, welches für die Einstellung von
Einstell- und Haltezeiten logischer Vorrichtungen verwendet wird
und das in Übereinstimmung mit einer weiteren Ausführungsform
der vorliegenden Erfindung konstruiert wurde.
Fig. 1 stellt ein der Anmelderin bekanntes System dar, welches zur Anpassung
einer effektiven Einstellzeit und einer effektiven Haltezeit, die mit einer logi
schen Vorrichtung 10 assoziiert sind, verwendet wird. Die minimal erforder
liche Einstellzeit ST der logischen Vorrichtung 10 ist als das minimal zuläs
sige Zeitintervall zwischen der Ankunft eines gültigen Eingangssignales auf
der Eingangsleitung 14 und dem Auftreten eines Haltepulses auf der Taktlei
tung 12 definiert. Wenn der Zeitbetrag zwischen einem Eingabe-Gültig
keitsübergang auf Leitung 14 und einem entsprechenden Haltepuls auf Leitung
12 größer oder gleich der minimal erforderlichen Einstellzeit ST ist, dann wird
das gültige Eingabe-Signal auf korrekte Art und Weise durch eine in der logi
schen Vorrichtung 10 enthaltenen Halteschaltung gehalten und die logische
Vorrichtung 10 wird so arbeiten, wie dies beabsichtigt ist. Wenn jedoch das
Zeitintervall zwischen einem Eingabe-Gültigkeitsübergang auf Leitung 14 und
einem Haltepuls auf Leitung 12 weniger als die minimal erforderliche Ein
stellzeit ST beträgt, so wird das gültige Eingangssignal bzw. Eingabe-Signal
nicht korrekt gehalten werden und an der logischen Vorrichtung 10 wird eine
Fehlfunktion auftreten.
Im Gegensatz dazu ist die minimal erforderliche Haltezeit HT der logischen
Vorrichtung 10 als das minimal zulässige Zeitintervall zwischen dem Auftreten
eines Haltepulses auf der Taktleitung 12 und dem Entfernen eines gültigen
Eingabe-Signals von der Eingangsleitung 14 definiert. Wenn der Betrag der
Zeit zwischen einem Haltepuls auf Leitung 12 und einem entsprechenden Ein
gabe-Ungültigkeitsübergang auf Leitung 14 größer oder gleich der erforderli
chen minimalen Haltezeit HT ist, dann wird das gültige Eingangssignal korrekt
gehalten bzw. verriegelt werden und die logische Vorrichtung 10 wird so
arbeiten, wie dies beabsichtigt ist. Wenn jedoch das Zeitintervall zwischen
einem Haltepuls auf Leitung 12 und einem Eingabe-Ungültigkeitsübergang 14
weniger als die minimal erforderliche Haltezeit HT beträgt, so wird das Ein
gangssignal nicht korrekt gehalten werden und in der logischen Vorrichtung 10
wird eine Fehlfunktion auftreten.
Damit eine Anpassung der effektiven Einstellzeit STeff und einer effektive
Haltezeit HTeff der logischen Vorrichtung 10 möglich ist, ist ein Verzöge
rungselement 16 so vorgesehen, daß ein auf der Eingangsleitung 14 angelegtes
Signal ein zeitverzögertes Ebenbild eines auf der Eingangsleitung 18 ankom
menden Eingangssignales ist. Die Einstellung bzw. das Anpassen der
effektiven Einstell- und Haltezeiten wird durch Variation des Betrages der
durch das Verzögerungselement 16 eingeführten Verzögerung erzielt. Um dies
besser darzustellen, stellt Fig. 2 das relative Timing bzw. die relativen Zeit
abstände zwischen einem auf der Eingangsleitung 18 ankommenden Eingangs
signal, dem auf der Eingangsleitung 14 induzierten verzögerten Eingangssignal
und einem Takt-Signal auf der Taktleitung 12 dar.
Wie hier gezeigt ist, ist das verzögerte Eingangssignal auf Leitung 14 zeitlich
um einen Betrag Δ relativ zu dem Eingangssignal auf Leitung 18 verschoben
und ein verzögerter Eingangs-Gültigkeitsübergang 26 tritt an Leitung 14 um
einen Zeitbetrag Δ nach dem auftreten des entsprechenden auf Leitung 18 Ein
gangs-Gültigkeitsüberganges 22 auf. Zwischen dem Eingangs-Gültigkeitsübergang
22 und einem Takthaltepuls 20, der an der Leitung 12
auftritt, ist ein Intervall ts definiert. Ein Intervall ts′ ist zwischen dem
verzögerten Eingangs-Gültigkeitsübergang 26 und dem Takthaltepuls 20
definiert. Per definitionem ist die Beziehung zwischen ts und ts′ derart, daß ts′
= ts - Δ. Wie oben beschrieben muß ts′ größer oder gleich der minimal
erforderlichen Einstellzeit ST sein, damit die logische Vorrichtung 10 richtig
funktionieren kann. Demzufolge muß ts größer oder gleich der Größe ST + Δ
sein. Diese Größe stellt dann die effektive Einstellzeit STeff der in Fig. 1
dargestellten Apparatur dar. Der Parameter STeff stellt das minimal zulässige
Zeitintervall zwischen einem Eingabe-Gültigkeitsübergang auf der
Eingangsleitung 18 und einem Takthaltepuls auf Leitung 12 dar.
Eine verzögerter Eingabe-Ungültigkeitsübergang 28 erfolgt auf ähnliche Weise
auf Leitung 14 um einen Zeitbetrag Δ nach dem ein entsprechender Eingangs-Ungültigkeitsübergang
24 auf Leitung 18 auftritt. Zwei Intervalle th und th′
sind derart definiert, daß th′ = th + Δ. Wieder muß, wie oben beschrieben th′
größer oder gleich der minimal erforderlichen Haltezeit HT sein, damit die
logische Vorrichtung 10 korrekt funktionieren kann. Demzufolge muß th größer
oder gleich der Größe HT - Δ, d. h. der effektiven Haltezeit HTeff des in Fig. 1
dargestellten Apparates sein.
Durch die Variation des Betrages der Verzögerung Δ können die effektiven
Einstell- und Haltezeiten STeff und HTeff steuerbar eingestellt werden. Da je
doch sowohl der Eingabe-Gültigkeitsübergang 22 als auch der Eingabe-Un
gültigkeitsübergang 24 jeweils um den selben Betrag Δ verzögert werden,
damit die jeweiligen verzögerten Übergänge 26 und 28 erzielt werden können,
können die effektiven Einstell- und Haltezeiten STeff und HTeff nicht unab
hängig voneinander eingestellt werden. Eine gemeinsame Einstell- und Hal
tezeit As, die als die Summe STeff + HTeff = (ST + Δ) + (HT - Δ) = ST + HT
definiert ist, ist unabhängig von dem Betrag der Verzögerung Δ konstant.
Demzufolge kann die effektive Einstellzeit STeff nur auf Kosten einer Verrin
gerung oder Erhöhung der effektiven Haltezeit HTeff um den gleichen Betrag
erhöht oder erniedrigt werden. Das gleiche gilt im umgekehrten Falle.
Fig. 3 stellt ein System zum Anpassen logischer Einstell- und Haltezeiten dar,
das in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfin
dung konstruiert wurde. Ein steuerbarer Eingabepuffer 32 weist einen
steuerbaren Signalfilter 30 und einen oder mehrere Signaleingänge 34 auf. Der
steuerbare Signalfilter 30 empfängt ein Eingangssignal auf der Eingabeleitung
18 und überträgt ein amplitudengeformtes Eingangssignal an die logische
Vorrichtung 10 auf Eingangsleitung 14. Gleichzeitig empfangen die Steuer
signaleingänge 34 entsprechende Steuersignale von z. B. einem Mikroprozessor
um so eine Amplitudenformungscharakteristik des steuerbaren Signalfilters 30
einzustellen bzw. anzupassen. Demzufolge wird das amplitudengeformte Ein
gangssignal, welches von der logischen Einrichtung 10 empfangen wird,
steuerbar so eingestellt, daß eine effektive Einstellzeit STeff und eine effektive
Haltezeit HTeff einer logischen Einrichtung 10 so eingestellt sind, daß sie vor
bestimmte Werte aufweisen.
Die Ausführungsform der Fig. 3 erlaubt vorteilhafter Weise die unabhängige
Anpassung der effektiven Einstellzeit STeff und der effektiven Haltezeit HTeff
der logischen Vorrichtung 10. Um dies darzustellen, zeigt Fig. 4 ein Schema
des steuerbaren Signalfilters 30, der in Übereinstimmung mit einer Ausfüh
rungsform der vorliegenden Erfindung konstruiert wurde. In Fig. 4 sind
CMOS-Inverter INV1-INVN parallel zwischen einer Eingangsleitung 14 und
einer Eingangsleitung 18 verbunden. Jeder der CMOS-Inverter INV1 bis INVN
enthält zwei unabhängig voneinander gesteuerte MOS-Transistoren.
Beispielsweise weist der Inverter INV1 einen PMOS-Transistor P1 und einen
NMOS-Transistor N1 auf. Der PMOS-Transistor P1 wird durch ein Steuersi
gnal CP1 über eine Steuerschaltung gesteuert, die einen Freigabetransistor EP1
und eine Steuerleitung 34 p1 aufweist. Der NMOS-Transistor N1 wird durch ein
Steuersignal CN1 über eine Steuerschaltung gesteuert, die einen Freigabetran
sistor EN1 und eine Steuerleitung 34 p1 aufweist.
Wenn das Steuersignal CP1 logisch 0 beträgt, so wird der Freigabetransistor
EP1 in einen "Ein"-Zustand gesetzt, so daß der PMOS-Transistor P1 freige
geben und in der Schaltung aktiviert ist. Wenn jedoch das Steuersignal CP1
logisch 1 beträgt, so ist EP1 in einem "Aus"-Zustand und P1 ist nicht freige
geben (gesperrt) und effektiv aus der Schaltung entfernt. Wenn analog das
Steuersignal CN1 logisch 1 beträgt, so befindet sich der Freigabetransistor
EN1 in einem "Ein"-Zustand und der NMOS-Transistor N1 ist freigegeben und
in der Schaltung aktiv. Wenn das CN1-Signal logisch 0 beträgt, so ist EN1
"Aus" und N1 ist nicht freigegeben und inaktiv.
Auf diese Weise können die Steuersignale CP1 bis CPN dazu verwendet wer
den, eine Anzahl von PMOS-Transistoren P1 bis PN, die in der Schaltung frei
gegeben sind, anzupassen und die Steuersignale CN1 bis CNN können dafür
verwendet werden, eine Anzahl von NMOS-Transistoren N1 bis NN, die in der
Schaltung freigegeben sind, anzupassen. Auf diese Weise kann ein P-N-Ver
hältnis des steuerbaren Signalfilters 30, welches als das Verhältnis der freige
gebenen PMOS-Transistoren zu den frei gebenden NMOS-Transistoren defi
niert ist, exakt gesteuert bzw. kontrolliert werden. Wie im folgenden beschrie
ben wird, kann das P-N-Verhältnis dann so variiert werden, daß die Amplitu
denformungscharakteristik des steuerbaren Signalfilters 30 angepaßt bzw.
eingestellt werden kann und so die effektiven Einstell- und Haltezeiten einer
logischen Vorrichtung, die das amplitudengeformte Eingangssignal auf Ein
gangsleitung 14 empfängt, unabhängig voneinander angepaßt werden können.
Wenn das Eingangssignal auf der Eingangsleitung 18 logisch 0 ist, so werden
die NMOS-Transistoren N1 bis NN, die in der Schaltung freigegeben sind,
"aus"-geschaltet und beeinflussen das amplitudengeformte Eingangssignal auf
Leitung 14 nicht. Die PMOS-Transistoren P1 bis PN jedoch, die in der Schal
tung freigegeben sind, werden "ein"-geschaltet und zwingen das amplituden
geformte Eingangssignal auf der Leitung 14 auf den logischen Pegel 1 (Vcc).
Wenn im Gegensatz dazu das Eingangssignal auf Leitung 18 auf den logischen
Pegel 1 übergeht so werden die freigegebenen PMOS-Transistoren P1 bis PN
"aus"-geschaltet und beeinflussen das amplitudengeformte Eingangssignal
nicht, während die freigegebenen NMOS-Transistoren N1 bis NN "ein"-geschaltet
sind und das amplitudengeformte Eingangssignal auf den logischen
Pegel 0 (GND) zwingen.
Auf diese Weise werden die Eingangs-Gültigkeitsübergänge vom logischen
Pegel 0 zum logischen Pegel 1 anders gefiltert, während sie von Leitung 18 auf
Leitung 14 geführt werden, als dies für Eingangs-Ungültigkeitsübergänge vom
logischen Pegel 1 zum logischen Pegel 0 der Fall ist. Die Art und Weise in der
ein Eingangs-Gültigkeitsübergang von Leitung 18 auf Leitung 14 übertragen
wird ist hauptsächlich durch die Anzahl der NMOS-Transistoren bestimmt, die
in der Schaltung freigegeben sind, allgemein gilt, je größer die Anzahl der
freigegebenen NMOS-Transistoren ist, desto schneller wird der Eingangs-Gültigkeitsübergang
an Leitung 14 übertragen. In umgekehrter Weise wird die
Art und Weise in der der Eingangs-Ungültigkeitsübergang von Leitung 18 auf
Leitung 14 übertragen wird, hauptsächlich durch die Anzahl der freigegebenen
PMOS-Transistoren bestimmt. Wieder gilt allgemein, je größer die Anzahl der
freigegebenen PMOS-Transistoren ist, desto schneller wird der Eingangs-Un
gültigkeitsübergang an Leitung 14 übertragen. Es sei angemerkt, daß das an die
Leitung 14 übertragene Signal tatsächlich eine invertierte Version des an der
Leitung 18 ankommenden Signales darstellt. Dies verursacht im allgemeinen
kein Problem, da die meisten logischen Vorrichtungen invertierende
Halteschaltungen zum Abfragen und Halten der Eingangssignale verwenden.
Wenn jedoch eine betreffende logische Vorrichtung keine invertierende Halte
schaltung verwendet, dann kann ein Inverter auf Leitung 14 verwendet werden,
damit das Signal in seine ursprüngliche Ausrichtung zurückgekehrt wird.
Da der steuerbare Signalfilter 30 so gesteuert werden kann, daß er filtert bzw.
formt, können Eingangs-Gültigkeits- und Eingangs-Ungültigkeitsübergänge
unabhängig voneinander gefiltert oder geformt werden und dementsprechend
kann die in Fig. 3 dargestellte Ausführungsform dazu verwendet werden die
effektiven Einstell- und Haltezeiten einer logischen Vorrichtung unabhängig
voneinander einzustellen. Um diesen Punkt weiter darzustellen, stellt Fig. 5
das relative Timing bzw. die Zeitabstände zwischen einem auf der Eingangs
leitung 18 ankommenden Eingangssignal, dem auf der Eingangsleitung 14 an
gelegten amplitudengeformten Eingangssignal und einem auf der Taktleitung
12 getragenen Takt-Signal dar.
Wie hier dargestellt ist, ist das amplitudengeformte Eingangssignal auf Leitung
14 relativ zu dem Eingangssignal auf Leitung 18 so geformt, daß ein effektiver
Eingangs-Gültigkeitsübergang 50 auf Leitung 14 um einen Zeitbetrag δ₁ nach
dem 6 ein entsprechender Eingangs-Gültigkeitsübergang 22 auf Leitung 18
auftritt. Ein Intervall ts ist zwischen dem Eingangs-Gültigkeitsübergang 22
und einem Takthaltepuls 20, der auf Leitung 12 auftritt, definiert. Darüber
hinaus ist ein Intervall ts′′ zwischen einem effektiven Eingangs-Gültig
keitsübergang 50 und einem Takthaltepuls 20 definiert. Per definitionem ist
die Beziehung zwischen ts und ts′ derart, daß ts′′ = ts - δ₁. Wie mit Bezug auf
Fig. 1 beschrieben ist muß ts′′ größer oder gleich einer minimal erforderlichen
Einstellzeit ST sein, damit die logische Vorrichtung 10 korrekt arbeiten kann.
Demzufolge muß ts größer oder gleich der Größe ST + δ₁ sein, der effektiven
Einstellzeit Steff der in Fig. 3 dargestellten Apparatur. STeff besteht aus dem
minimal zulässigen Zeitintervall zwischen einem Eingangs-Gültigkeitsüber
gang auf Eingangsleitung 18 und einem Takthaltepuls auf Leitung 12.
Ein effektiver Eingangs-Ungültigkeitsübergang 52 tritt in ähnlicher Weise auf
Leitung 14 um einen Zeitbetrag δ₂ nach dem Auftreten eines entsprechenden
Eingangs-Ungültigkeitsüberganges 24 auf Leitung 18 auf. Zwei Zeitintervalle
th und th′′ sind derart definiert, daß th′′ gleich th + δ₂ ist. Wieder muß, wie
mit Bezug auf Fig. 1 beschrieben, th′′ größer oder gleich einer minimal erfor
derlichen Haltezeit HT sein, damit die logische Vorrichtung 10 sauber und
korrekt funktioniert. Demzufolge muß th größer oder gleich der Größe HT - δ₂
sein, der effektiven Haltezeit HTeff der in Fig. 3 dargestellten Apparatur.
Durch Variation des Wertes δ₁, kann die effektive Einstell-Zeit STeff steuerbar
eingestellt werden. Zusätzlich kann durch die Variation des Wertes 62 die
effektive Haltezeit HTeff steuerbar eingestellt werden. Da δ₁ und δ₂ unabhängig
voneinander eingestellt werden können, in dem z. B. die Anzahl der freigege
benen NMOS- und PMOS-Transistoren in dem steuerbaren Signalfilter variiert
werden, wie dies mit Bezug auf Fig. 4 beschrieben ist, können die effektiven
Einstell- und Haltezeiten STeff und HTeff unabhängig voneinander eingestellt
werden. Auf äquivalente Weise kann eine gemeinsame Einstell- und Haltezeit
As, die als Summe STeff + HTeff = (ST + δ₁) + (HT - δ₂) definiert ist, steuer
bar eingestellt werden.
Fig. 6 stellt ein Blocksehaltbild einer alternativen Ausführungsform der vor
liegenden Erfindung dar. In dieser Ausführungsform weist eine integrierte
Schaltung 60 einen steuerbaren Eingabepuffer 32 und eine logische Schaltung
62 auf. Der steuerbare Eingabepuffer 32 enthält seinerseits einen steuerbaren
Signalfilter 30 und einen oder mehrere Steuersignaleingänge 34. Zusätzlich
weist die logische Schaltung 62 eine Halteschaltung 64 und eine zusätzliche
Sehaltung 66 auf. Es sei angemerkt, daß der Aufbau der zusätzlichen Schaltung
66 beliebig ist und so konfiguriert sein kann, daß jede gewünschte logische
Funktion ausgeführt wird. Dementsprechend kann die integrierte Schaltung 60
als Komponente in jedem gewünschten Schaltungsdesign verwendet werden.
Darüber hinaus kann wie im folgenden beschrieben, der steuerbare Eingangs
puffer 32 verwendet werden, damit eine effektive Einstellzeit und eine effek
tive Haltezeit der integrierten Schaltung 60 unabhängig voneinander einge
stellt werden kann, so daß sie mit den Einstell- und Haltezeiten der anderen
Komponenten in einer Schaltungsauslegung übereinstimmen.
In der Ausführungsform der Fig. 6 empfängt ein steuerbarer Signalfilter 30 ein
Eingangssignal auf der Eingangsleitung 18 und überträgt ein amplitudenge
formtes Eingangssignal an die logische Schaltung 62 auf der Eingangsleitung
14. Zum gleichen Zeitpunkt empfangen die Steuersignaleingänge 34 entspre
chende Steuersignale von beispielsweise einem Mikroprozessor, damit die
Amplitudenformungscharakteristik des steuerbaren Signalfilters 30 steuerbar
eingestellt werden kann. Der steuerbare Signalfilter 30 kann so konstruiert
sein, wie dies beispielsweise in Fig. 4 dargestellt ist, so daß das amplitudenge
formte Eingangssignal, welches von der logischen Schaltung 62 empfangen
wird, steuerbar eingestellt ist und eine effektive Einstellzeit STeff und eine
effektive Haltezeit HTeff der integrierten Schaltung 50 unabhängig voneinander
auf vorbestimmte Werte eingestellt werden können. Auf äquivalente Weise ist
eine gemeinsame Eingangs- und Haltezeit As der integrierten Schaltung 60,
die als die Summe STeff + HTeff definiert ist, steuerbar eingestellt.
Es sei festgestellt, daß die oben beschriebenen Ausführungsformen nur zur
Darstellung beschrieben wurden und nicht beabsichtigt ist, daß hierdurch der
Umfang der vorliegenden Erfindung beschränkt bzw. eingeschränkt wird. So
sind z. B. weitere Alternativen zu dem in Fig. 4 dargestellten Ausführungsbei
spiel eines steuerbaren Signalfilters 30 denkbar. In einer solchen Ausführungs
form sind einige der NMOS-Transistoren N1 bis NN und einige der PMOS-Transistoren
P1 bis PN nicht steuerbar sondern verbleiben statt dessen perma
nent freigegeben. Zusätzlich kann eine Ausführungsform betrachtet werden, in
der NMOS- und PMOS-Transistorpaare in einer Tandemform freigegeben sind,
so daß die Inverter INV1 bis INVN selektiv als einzelne Einheiten freigegeben
oder gesperrt sind. Darüber hinaus sind Ausführungsformen denkbar, in denen
nur NMOS- oder nur PMOS-Transistoren freigegeben oder gesperrt werden,
damit das P-N-Verhältnis des steuerbaren Signalfilters eingestellt wird. Mit
Bezug auf den steuerbaren Signalfilter 30, wie er in der integrierten Schaltung
der Fig. 6 verwendet wird, ist eine Ausführungsform denkbar, in der der steu
erbare Signalfilter 30 nicht zum Formen eines Eingangsdatensignales sondern
statt dessen zum Formen eines Takt-Signales oder eines anderen internen
Signales der integrierten Schaltung 60 verwendet wird.
Claims (12)
1. Steuerbarer Eingangspuffer (32) zum Treiben einer logischen Vorrich
tung (10), die Einstell- und Haltezeitcharakteristiken aufweist, mit:
einem steuerbaren Signalfilter (30) zum Empfangen eines Eingangssignales
und zum Formen der Amplitude des Eingangssignales, um der logischen Vor
richtung (10) ein amplitudengeformtes Eingangssignal zuzuführen,
wobei der Signalfilter (30) wenigstens einen Steuersignaleingang (34) zum
Empfangen eines Steuersignals aufweist und eine Amplitudenformungscha
rakteristik des Signalfilters (30) in Reaktion auf das Steuersignal derart
steuert, daß eine gemeinsame Einstell- und Haltezeit der logischen Vorrich
tung (10) so eingestellt wird, daß sie einen vorgeschriebenen Wert aufweist.
2. Steuerbarer Eingabepuffer nach Anspruch 1, gekennzeichnet durch eine
Mehrzahl von Steuersignaleingängen (34), die entsprechend eine Mehrzahl von
Steuersignalen empfangen, wobei der steuerbare Signalfilter (30) eine Mehr
zahl von CMOS-Invertern (INV1 bis INVN) aufweist und wenigstens einer der
Inverter ein entsprechendes Steuersignal (CP1-CPN; CN1-CNN) empfängt,
zum Freigeben zum Steuern der Formungscharakteristik des Signalfilters (30)
in Übereinstimmung mit einer Anzahl von freigegebenen Invertern.
3. Steuerbarer Eingabepuffer nach Anspruch 2, dadurch gekennzeichnet,
daß wenigstens einer der CMOS-Inverter einen PMOS-Transistor und einen
NMOS-Transistor aufweist, der PMOS- und der NMOS-Transistor jeweils ein
entsprechendes Steuersignal zur Freigabe empfangen, so daß eine gesteuerte
Formungscharakteristik in Übereinstimmung mit einem P-N-Verhältnis des
Signalfilters erzeugt werden kann.
4. Steuerbarer Eingabepuffer nach einem der Ansprüche 1 bis 3,
gekennzeichnet durch eine Mehrzahl von Steuersignaleingängen, die entspre
chend eine Mehrzahl von Steuersignalen empfangen, wobei der steuerbare
Signalfilter einen CMOS-Inverter und eine Mehrzahl von PMOS-Transistoren
aufweist und wenigstens einer der Transistoren ein entsprechendes Steuersignal
zur Freigabe empfängt, zum Steuern der Formungscharakteristik des Signalfil
ters in Übereinstimmung mit einer Anzahl von freigegebenen Transistoren.
5. Steuerbarer Eingabepuffer nach einem der Ansprüche 1 bis 4, weiter ge
kennzeichnet durch eine Mehrzahl von Steuersignaleingängen, die entspre
chend eine Mehrzahl von Steuersignalen empfangen, wobei der steuerbare
Signalfilter einen CMOS-Inverter und eine Mehrzahl von NMOS-Transistoren
aufweist und wenigstens einer der Transistoren ein entsprechendes Steuersignal
zur Freigabe empfängt, zum Steuern der Formungscharakteristik des Signalfil
ters in Übereinstimmung mit einer Anzahl von frei gegebenen Transistoren.
6. Steuerbarer Eingabepuffer nach einem der Ansprüche 1 bis 5, dadurch
gekennzeichnet, daß der steuerbare Signalfilter ein amplitudengeformtes Ein
gangssignal an eine Mehrzahl von logischen Vorrichtungen führt, wodurch eine
gemeinsame Einstell- und Haltezeit einer jeden logischen Vorrichtung so ein
gestellt wird, daß sie einen vorgeschriebenen Wert aufweist.
7. Integrierte Schaltung mit einer Einstell- und Haltezeitcharakteristik mit:
einer logischen Schaltung (10) zum Ausführen einer vorgeschriebenen Funk tion und einem steuerbaren Eingabepuffer (32), wobei der steuerbare Eingabepuffer einen steuerbaren Signalfilter (30) aufweist, der ein Eingangssignal empfängt, und der das Eingangssignal bezüglich seiner Amplitude formt, damit ein amplitudengeformtes Eingangssignal der logischen Schaltung zugeführt wird, der Signalfilter wenigstens einen Steuer signaleingang (34) zum Empfangen eines Steuersignals aufweist und in Reak tion auf das Steuersignal eine Amplitudenformungscharakteristik des Signalfilters derart steuert, daß eine gemeinsame Einstell- und Haltezeit der integrierten Schaltung so eingestellt wird, daß sie einen vorbestimmten Wert aufweist.
einer logischen Schaltung (10) zum Ausführen einer vorgeschriebenen Funk tion und einem steuerbaren Eingabepuffer (32), wobei der steuerbare Eingabepuffer einen steuerbaren Signalfilter (30) aufweist, der ein Eingangssignal empfängt, und der das Eingangssignal bezüglich seiner Amplitude formt, damit ein amplitudengeformtes Eingangssignal der logischen Schaltung zugeführt wird, der Signalfilter wenigstens einen Steuer signaleingang (34) zum Empfangen eines Steuersignals aufweist und in Reak tion auf das Steuersignal eine Amplitudenformungscharakteristik des Signalfilters derart steuert, daß eine gemeinsame Einstell- und Haltezeit der integrierten Schaltung so eingestellt wird, daß sie einen vorbestimmten Wert aufweist.
8. Steuerbarer Eingabepuffer zum Treiben einer logischen Vorrichtung, die
Einstell- und Haltezeitcharakteristiken aufweist, mit:
einem steuerbaren Signalfilter (30), der wenigstens ein Datensignal oder ein Takt-Signal empfängt und das empfangene Signal zeitlich verzögert, damit ein zeitverschobenes Eingangssignal der logischen Vorrichtung (10) zugeführt wird, wobei der Signalfilter (30) aufweist:
einem steuerbaren Signalfilter (30), der wenigstens ein Datensignal oder ein Takt-Signal empfängt und das empfangene Signal zeitlich verzögert, damit ein zeitverschobenes Eingangssignal der logischen Vorrichtung (10) zugeführt wird, wobei der Signalfilter (30) aufweist:
- (a) eine Mehrzahl von Steuersignaleingängen (34), die entsprechend eine Mehrzahl von Steuersignalen empfangen und die in Reaktion eine Zeitverschiebungscharakteristik des Signalfilters derart steuern, daß eine Einstellzeit und eine Haltezeit der logischen Vorrichtung so eingestellt werden kann, daß sie einen vorgeschriebenen Wert aufweist,
- (b) einen CMOS-Inverter (INV1-INVN) und
- (c) eine Mehrzahl von PMOS- und NMOS-Transistoren, wobei wenigstens einer der Transistoren einen entsprechendes Steuersignal zur Freigabe empfängt, zum Steuern der Verschiebungscharakteristik des Signalfilters in Übereinstimmung mit einer Anzahl frei gegebener Transistoren.
9. Verfahren zum Einstellen der Einstell- und Haltezeiten einer logischen
Vorrichtung mit den Schritten:
Formen eines Eingangssignales der Vorrichtung in der Amplitude, um eine ge meinsame Einstell- und Haltezeit der logischen Einrichtung so einzustellen, daß sie einen vorbestimmten Wert aufweist.
Formen eines Eingangssignales der Vorrichtung in der Amplitude, um eine ge meinsame Einstell- und Haltezeit der logischen Einrichtung so einzustellen, daß sie einen vorbestimmten Wert aufweist.
10. Verfahren nach Anspruch 9, weiter gekennzeichnet durch den Schritt:
Steuern der Amplitudenformungscharakteristik eines steuerbaren Signalfilters,
der die Amplitudenformung des Eingangssignales durchführt.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt
der Steuerung einer Amplitudenformungscharakteristik eines steuerbaren
Signalfilters den Schritt aufweist:
selektives Freigeben einer Mehrzahl von CMOS-Invertern, die den Signalfilter bilden.
selektives Freigeben einer Mehrzahl von CMOS-Invertern, die den Signalfilter bilden.
12. Verfahren nach Anspruch 10 oder 11, wobei der Schritt der Steuerung
der Amplitudenformungscharakteristik eines steuerbaren Signalfilters den
Schritt aufweist:
selektive Freigabe einer Mehrzahl von PMOS- und NMOS-Transistoren, die den Signalfilter bilden.
selektive Freigabe einer Mehrzahl von PMOS- und NMOS-Transistoren, die den Signalfilter bilden.
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1996
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Also Published As
Publication number | Publication date |
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