DE19537905A1

DE19537905A1 - Speicherzugriffsvorrichtung und -verfahren

Info

Publication number: DE19537905A1
Application number: DE19537905A
Authority: DE
Inventors: Wu Chi Yung; Kuo Cheng Yu
Original assignee: Holtek Microelectronics Inc
Current assignee: Holtek Semiconductor Inc
Priority date: 1995-10-10
Filing date: 1995-10-11
Publication date: 1997-04-17
Anticipated expiration: 2015-10-12
Also published as: GB2306238A; US5818789A; GB2306238B; DE19537905C2; GB9520832D0

Description

Die Erfindung betrifft eine Schnittstellenschaltung und ein Zu griffsverfahren, und insbesondere eine Schnittstellenschaltung und ein Verfahren für den Speicherzugriff.

Die üblichen Verfahren, die zum Auslesen von in einem Speicher gespeicherten Daten verwendet werden, sind beispielsweise ein serielles Verfahren und ein paralleles Verfahren.

Ein übliches serielles Verfahren zum Auslesen von in einem Speicher gespeicherten Daten wird im folgenden beschrieben. Die zum Ausführen des üblichen seriellen Verfahrens verwendeten Vorrichtungen weisen ein Schieberegister, eine Decoder-Spei chereinheit und ein Ausgaberegister auf, und diese Einrichtun gen sind in einem IC-Gehäuse mit den Anschlüssen AIN (Adreßein gang - address input), DOUT (Datenausgang - data output), CLK (Takt - clock) und (Chipauswahl - chip select) eingebaut. Die auszulesenden Daten sind in der Decoder-Speichereinheit gespeichert. Die Schaltung im IC (integrierte Schaltung - integrated circuit) wird freigegeben, wenn das über den An schluß übertragene Signal einen "low"-Zustand aufweist. Zu diesem Zeitpunkt wird ein Takt über den Anschluß CLK eingege ben, und ein Adreßsignal wird über den Anschluß AIN eingegeben, und ein Datensignal wird später über den Anschluß DOUT ausgege ben. Unter der Annahme, daß jede Adresse in der Decoder-Spei chereinheit vierzehn Bit breit ist, erhält der Anschluß AIN das Adreßsignal derart, daß die vierzehn Bits Bit für Bit nachein ander über den Anschluß AIN eingegeben werden, und das Schiebe register erhält ebenfalls die vierzehn Bits des Adreßsignals Bit für Bit. Das Adreßsignal wird dann, nachdem es vom Schiebe register vollständig empfangen worden ist, im Ganzen an die Decoder-Speichereinheit übertragen. Das Adreßsignal wird in der Decoder-Speichereinheit decodiert, und der Adresse entsprechen de Daten werden an das Ausgaberegister ausgegeben. Die Daten werden dann vom Ausgaberegister über den Anschluß DOUT Bit für Bit übertragen und ausgegeben.

Ein Vorteil des seriellen Verfahrens zum Auslesen, das in der Schnittstellenschaltung zum Lesen von Daten aus der Decoder- Speichereinheit eingesetzt wird, ist es, daß nur ein Adreßan schluß und nur ein Datenanschluß benötigt werden. Wenn die Speicherkapazität der Decoder-Speichereinheit erweitert wird, braucht deshalb lediglich die Anzahl von Bits in jeder eingege benen Adresse erhöht werden. Anders ausgedrückt, ist es nicht erforderlich, die Anzahl von Anschlüssen des IC-Gehäuses zu än dern, und auch die Struktur des externen Systems, das mit dem IC-Gehäuse zusammenwirkt, braucht nicht geändert zu werden. Das Gehäuse kann somit kosteneffektiver aufgebaut werden, und die Anzahl der Signale zum Steuern der integrierten Schaltung kann verringert werden. Das serielle Ausleseverfahren hat jedoch als Nachteil eine sehr langsame Auslesegeschwindigkeit. Immer, wenn ein Adreßbit eingegeben oder ein Datenbit ausgegeben wird, er fordert dies einen Taktimpuls. Wegen dieses hohen Zeitbedarfs ist das serielle Ausleseverfahren nur zum Lesen mit geringer Geschwindigkeit brauchbar. Zusätzlich müssen, wenn sich von zwei 32 Bit breiten Adreßsignalen nur acht Bits unterscheiden, bei Verwendung des seriellen Verfahrens die beiden 32 Bit brei ten Adreßsignale vollständig in die Decoder-Speichereinheit eingegeben werden, anstatt daß nur das erste Adreßsignal und die acht sich unterscheidenden Bits des zweiten Adreßsignals in die Decoder-Speichereinheit eingegeben werden, um die zwei ent sprechenden Datensignale zu erhalten. Weil der Adreßsignalein gang und der Datensignalausgang von demselben Takt gesteuert werden, kann die periphere Steuerschaltung die Zeit für die Adreßeingabe und die Datenausgabe nicht den unterschiedlichen Bits des Adreßsignals anpassen. Bei üblichen Verfahren zum Aus lesen von Speicherdaten sind die auszulesenden Daten normaler weise Daten, die in der Decoder-Speichereinheit aufeinander folgende Adressen haben. Auch wenn die Adressen von zwei Adreß signalen nicht aufeinander folgen, unterscheiden sich in den meisten Fällen nur wenige Bits der beiden Adreßsignale. Unter diesen Bedingungen ist das fortlaufende Eingeben von Adreß signalen, die aus aufeinanderfolgenden Adressen bestehen, oder solchen, die nur wenige unterschiedliche Bits aufweisen, in effizient, und die Auslesegeschwindigkeit wird somit verrin gert.

Ein übliches paralleles Verfahren zum Auslesen von in einem Speicher gespeicherten Daten wird im folgenden veranschaulicht. Die Vorrichtung zum Ausführen des üblichen parallelen Verfah rens ist eine Decoder-Speichereinheit mit vierzehn Anschlüssen, über die gleichzeitig die vierzehn Bits eines 14 Bit breiten Adreßsignals eingegeben werden. Nachdem die vierzehn Adreßbits von der Decoder-Speichereinheit decodiert worden sind, werden acht entsprechende Datenbits über acht Datenausgabeanschlüsse ausgegeben. Anders ausgedrückt, muß die Decoder-Speichereinheit mit mindestens vierzehn Adreßeingabeanschlüssen und acht Daten ausgabeanschlüssen ausgestattet sein. Zusätzlich zu den zwei undzwanzig oben erwähnten Anschlüssen muß die Decoder-Speicher einheit einen Chipauswahlanschluß und einen Ausgangsfreigabe anschluß aufweisen.

Die hohe Auslesegeschwindigkeit ist ein Vorteil des parallelen Ausleseverfahrens. Jedes Bit des Adreßsignals und des Daten signals wird über einen gesonderten Anschluß eingegeben oder ausgegeben, so daß die vollständigen Daten mit nur einer Ausle seoperation erhalten werden können. Somit ist die Auslesege schwindigkeit hoch. Ein Nachteil des parallelen Ausleseverfah rens ist, daß zuviele Anschlüsse benötigt werden, so daß die Gehäusekosten hoch sind. Außerdem muß die externe Steuerschal tung zum Steuern der Decoder-Speichereinheit zumindest die gleiche Anzahl von Anschlüssen wie die Summe der Anzahlen der Adreß- und Datenanschlüsse haben, so daß zuviele Steueran schlüsse der Steuerschaltung belegt werden. Ferner muß das Layout (die Anordnung der Bauteile und ihrer Verbindungslei tungen) des peripheren Steuersystems neu entworfen werden, wenn die Decoder-Speichereinheit so erweitert werden muß, daß die Decoder-Speichereinheit mehr Anschlüsse benötigt.

Ein Ziel der Erfindung ist es, eine Schnittstellenschaltung und ein Verfahren für den Speicherzugriff bereitzustellen, bei de nen die Art des Zugriffs auf Speicherdaten flexibel gewählt werden kann.

Ein anderes Ziel der Erfindung ist es, eine Schnittstellen schaltung und ein Verfahren für den Speicherzugriff bereitzu stellen, bei denen die Zugriffszeit auf Speicherdaten effektiv verringert wird.

Erfindungsgemäß weist eine Schnittstellenschaltung zum Übertra gen von einer bestimmten Adresse entsprechenden Daten von einer bzw. an eine Decoder-Speichereinheit eine Bit-Wahlschaltung auf, in der ein Übertragungsmodus voreingestellt ist, und eine elektrisch mit der Bit-Wahlschaltung verbundene Verarbeitungs schaltung zum Übertragen der Daten gemäß dem Übertragungsmodus. Die Schnittstellenschaltung weist vorzugsweise ferner eine elektrisch mit der Bit-Wahlschaltung und der Verarbeitungs schaltung verbundene Steuerschaltung auf, um, entsprechend dem Übertragungsmodus, ein Freigabesignal an die Verarbeitungs schaltung zu liefern.

Nach einem anderen Gesichtspunkt der Erfindung weist die Verar beitungsschaltung eine mit der Bit-Wahlschaltung und der Steu erschaltung elektrisch verbundene Adreßspeicherschaltung auf, die entsprechend dem Übertragungsmodus die Adresse erhält und die Adresse an die Decoder-Speichereinheit überträgt, und eine mit der Steuerschaltung und der Decoder-Speichereinheit elek trisch verbundene Datenübertragungs-Puffereinrichtung, die die der Adresse entsprechenden Daten gemäß dem Übertragungsmodus überträgt.

Nach einem anderen Gesichtspunkt der Erfindung weist die Adreß speicherschaltung ferner ein elektrisch mit der Steuerschaltung und der Decoder-Speichereinheit verbundenes Adreßregister auf, das, ansprechend auf das Freigabesignal, die Adresse erhält, speichert und ausgibt, und eine mit der Bit-Wahlschaltung elek trisch verbundene Adreßzeiger-Erzeugungseinrichtung, die zumin dest einen Zeiger entsprechend dem Übertragungsmodus erzeugt und die elektrisch mit dem Adreßregister verbunden ist, um den zumindest einen Zeiger für die in dem Adreßregister gespeicher te Adresse bereitzustellen.

Gemäß einem anderen Gesichtspunkt der Erfindung weist die Da tenübertragungs-Pufferschaltung ferner einen elektrisch mit der Steuerschaltung und der Decoder-Speichereinheit verbundenen Da tenpuffer auf, der die Daten, ansprechend auf das Freigabe signal, erhält, speichert und ausgibt, und eine elektrisch mit der Bit-Wahlschaltung verbundene Datenzeiger-Erzeugungseinrich tung, die zumindest einen Zeiger gemäß dem Übertragungsmodus erzeugt und die elektrisch mit dem Datenpuffer verbunden ist, um den zumindest einen Zeiger für die über den Datenpuffer übertragenen Daten bereitzustellen. Der Datenpuffer kann ein unidirektionaler Datenpuffer sein, der die Daten von der Deco der-Speichereinheit überträgt, und die Decoder-Speichereinheit ist dann ein Nur-Lese-Speicher (ROM - read only memory). Ander seits kann der Datenpuffer ein bidirektionaler Datenpuffer sein, der die Daten von der bzw. an die Decoder-Speichereinheit überträgt, und die Decoder-Speichereinheit ist dann ein Schreib-Lese-Speicher mit wahlfreiem Zugriff (RAM - random access memory).

Gemäß einem anderen Gesichtspunkt der Erfindung ist die vorlie gende Schnittstellenschaltung zusammen mit der Decoder-Spei chereinheit als eine integrierte Schaltung aufgebaut und/oder in ein Gehäuse für integrierte Schaltungen eingebaut.

Gemäß der Erfindung kann der Übertragungsmodus ein serieller Modus, ein Stapelbetriebsmodus (Batchmodus - batch mode) oder ein paralleler Modus sein.

Gemäß einem anderen Gesichtspunkt der Erfindung weist ein Ver fahren zum Auslesen von einer bestimmten Adresse entsprechenden Daten aus einer Decoder-Speichereinheit die Schritte auf:

a) gleichzeitiges Eingeben mehrerer Bits der Adresse, bis die Adresse erkennbar ist;
b) Bereitstellen der Adresse an die Decoder-Speichereinheit zum Ermitteln der Daten; und
c) Ausgeben der Daten. Die Anzahl der mehreren Bits ist geringer als die Gesamtzahl von Bits der Adresse.

Im Schritt a) ist die Adresse erkennbar, sobald alle Bits der Adresse eingegeben worden sind. Alternativ dazu kann die Adres se erkennbar sein, sobald ein Teil mit Adreßbits, die sich von denen einer vorhergehenden Adresse unterscheiden, vollständig eingegeben ist. Der Schritt c) weist vorzugsweise ferner die Schritte auf: d) Auslesen von Daten aus der Decoder-Speicher einheit als eine Einheit; und e) gleichzeitiges Ausgeben einer Anzahl von Bits der Daten, die der Anzahl der mehreren Bits der Adresse gleich ist, bis die Daten vollständig ausgegeben worden sind.

Gemäß einem anderen Gesichtspunkt der Erfindung weist ein Ver fahren zum Schreiben von einer bestimmten Adresse entsprechen den Daten in eine Decoder-Speichereinheit die Schritte auf:

a′) gleichzeitiges Eingeben mehrerer Bits der Adresse, bis die Adresse erkennbar ist;
b′) Bereitstellen der Adresse an die Decoder-Speichereinheit; und
c′) Eingeben der Daten in die Decoder-Speichereinheit an der Adresse. Der Schritt c′) weist ferner vorzugsweise die Schritte auf;
d′) gleichzeitiges Ein geben mehrerer Bits der Daten, bis die Daten vollständig einge geben sind; und
e′) Schreiben der Daten im Ganzen in die Decoder-Speichereinheit.

Die Erfindung kann am besten anhand der folgenden Beschreibung unter Hinweis auf die beigefügten Zeichnungen verstanden wer den, in denen:

Fig. 1 ein Blockschaltbild ist, das schematisch eine bevor zugte Ausführungsform der erfindungsgemäßen Schnitt stellenschaltung zum Auslesen von in einem Speicher gespeicherten Daten zeigt;

Fig. 2 ein Zeitdiagramm ist, das die Eingangs-/Ausgangszu stände an den Anschlüssen der in Fig. 1 gezeigten Schnittstellenschaltung zeigt;

Fig. 3 ein Zeitdiagramm ist, das die Eingangs-/Ausgangszu stände an den Anschlüssen der in Fig. 1 gezeigten Schnittstellenschaltung zeigt, wobei n 7 beträgt;

Fig. 4 ein Zeitdiagramm ist, das die Eingangs-/Ausgangszu stände an den Anschlüssen der in Fig. 1 gezeigten Schnittstellenschaltung zeigt, wobei n 3 beträgt;

Fig. 5 ein Zeitdiagramm ist, das die Eingangs-/Ausgangszu stände an den Anschlüssen der in Fig. 1 gezeigten Schnittstellenschaltung zeigt, wobei n 0 beträgt; und

Fig. 6 ein Blockschaltbild ist, das schematisch eine bevor zugte Ausführungsform einer erfindungsgemäßen Schnittstellenschaltung für den Speicherzugriff zeigt.

Die Erfindung wird nun genauer unter Hinweis auf die folgenden Ausführungsbeispiele beschrieben. Zu bemerken ist, daß die fol genden Beschreibungen bevorzugter Ausführungsformen dieser Er findung hier nur zum Zwecke der Veranschaulichung und Beschrei bung gegeben werden; sie sollen nicht vollständig sein oder die Erfindung auf die genaue offenbarte Form beschränken.

Fig. 1, auf die hingewiesen wird, ist ein Blockschaltbild, das schematisch eine bevorzugte Ausführungsform einer erfindungsge mäßen Schnittstellenschaltung zum Auslesen von in einem Spei cher gespeicherten Daten zeigt. Die Schnittstellenschaltung 6 zum Auslesen von in der Decoder-Speichereinheit 11 gespeicher ten Daten weist eine Steuerschaltung 7, eine Verarbeitungs schaltung 50 und eine Bit-Wahlschaltung 9 auf. Die Verarbei tungsschaltung weist eine Adreßspeicherschaltung 8 und eine Da tenübertragungs-Pufferschaltung 10 auf. Die Adreßspeicherschal tung 8 weist ein elektrisch mit der Steuerschaltung 7 und der Decoder-Speichereinheit 11 verbundenes Adreßregister 13 und eine elektrisch mit der Bit-Wahlschaltung 9, dem Adreßregister 13 und der Steuerschaltung 7 verbundene Adreßzeiger-Erzeugungs einrichtung 12 auf. Die Datenübertragungs-Pufferschaltung 10 weist einen elektrisch mit der Steuerschaltung 7 und der De coder-Speichereinheit 11 verbundenen unidirektionalen Daten puffer 14 und eine elektrisch mit der Bit-Wahlschaltung 9, dem unidirektionalen Datenpuffer 14 und der Steuerschaltung 7 ver bundene Datenzeiger-Erzeugungseinrichtung 15 auf. In der in Fig. 1 gezeigten bevorzugten Ausführungsform ist die Decoder- Speichereinheit 11 ein Nur-Lese-Speicher (ROM - read only memory). Die Decoder-Speichereinheit 11, die Steuerschaltung 7, die Adreßspeicherschaltung 8, die Bit-Wahlschaltung 9 und die Datenübertragungs-Pufferschaltung 10 sind in einem einzigen IC- Gehäuse 61 eingebaut, das Anschlüsse , und und Adreß-/ Datenanschlüsse AD0 bis ADn aufweist.

Der Betrieb der Schnittstellenschaltung von Fig. 1 wird im fol genden beschrieben. Wenn die integrierte Schaltung acht Adreß-/ Datenanschlüsse (d. h., n = 7) aufweist, die alle verwendet werden, jedes Adreßsignal 32 Bit breit ist und jede Adresse einem 16 Bit breiten Datenwort in der Decoder-Speichereinheit 11 entspricht, können acht Bits eines 32 Bit breiten Adreß signals gleichzeitig eingegeben werden. In diesem Fall kann die Eingabe des gesamten Adreßsignals erfolgen, indem der obige Vorgang viermal ausgeführt wird. Dies wird ein Übertragungsmo dus im Stapelbetrieb genannt. Während dieser Zeit erzeugt die Adreßzeiger-Erzeugungseinrichtung 12 mehrere Adreßzeiger, je nach dem in der Bit-Wahlschaltung 9 bestimmten Wert n. Damit das Adreßregister 13 die acht Bits des Adreßsignals gemäß der von dem ersten Adreßzeiger angegebenen Adresse (bzw. dem angegebenen Teilstück der Adresse) speichern kann, veranlaßt die Steuerschaltung 7, daß die Adreßzeiger-Erzeugungseinrich tung 12 den ersten Adreßzeiger an das Adreßregister 13 ausgibt, wenn die ersten acht Bits des Adreßsignals über die Anschlüsse AD0 bis AD7 eingegeben worden sind. Damit in dem Adreßregister 13 die acht Bits des Adreßsignals entsprechend der von dem zweiten Adreßzeiger angegebenen Adresse (bzw. dem Teil der Ad resse) gespeichert werden können, veranlaßt die Steuerschaltung 7, daß die Adreßzeiger-Erzeugungseinrichtung 12 den zweiten Adreßzeiger an das Adreßregister 13 ausgibt, wenn die zweiten acht Bits des Adreßsignals über die Anschlüsse AD0 bis AD7 ein gegeben worden sind. Der Rest kann auf gleiche Weise abgeleitet werden. Nachdem die zweiunddreißig Bits des Adreßsignals alle im Adreßregister 13 gespeichert worden sind, veranlaßt die Steuerschaltung 7, daß das Adreßregister 13 das Adreßsignal an die Decoder-Speichereinheit 11 überträgt, und gibt die Decoder- Speichereinheit 11 zum Decodieren des Adreßsignals frei. Die Decoder-Speichereinheit 11 gibt die 16 Bits eines dem Adreß signal entsprechenden 16-Bit-Datenwortes parallel und gleich zeitig an den unidirektionalen Datenpuffer 14 aus. Die Daten zeiger-Erzeugungseinrichtung 15 erzeugt mehrere Datenausgabe zeiger entsprechend dem in der Bit-Wahlschaltung 9 eingestell ten Wert n. Die Steuerschaltung 7 veranlaßt, daß die Datenzei ger-Erzeugungseinrichtung 15 den ersten Datenausgabezeiger an den unidirektionalen Datenpuffer 14 überträgt, um die Anzahl der von dem unidirektionalen Datenpuffer 14 gleichzeitig ausge gebenen Bits zu steuern. Weil n 7 beträgt, sollen die 16 Bit breiten Daten im unidirektionalen Datenpuffer 14 in zwei je 8 Bit breite Gruppen unterteilt werden, die nachfolgend über die Anschlüsse AD0-AD7 ausgegeben werden. Auf diese Weise wird ein Datenauslesezyklus für ein bestimmtes Adreßsignal bewirkt.

Fig. 2, auf die hingewiesen wird, ist ein Zeitdiagramm, das die Eingangs-/Ausgangszustände an den Anschlüssen der in Fig. 1 gezeigten Schnittstellenschaltung zeigt. Wenn das über den An schluß eingegebene Signal einen "low"-Zustand aufweist, ist die Schaltung der integrierten Schaltung 61 freigegeben. Ein Adreßsignal kann von außen eingegeben werden, wenn das über den Anschluß übertragene Signal einen "low"-Zustand aufweist. Daten können ausgegeben werden, wenn das über den Anschluß übertragene Signal einen "low"-Zustand aufweist. In Fig. 2 stellen die Symbole A₀-A_2n+1 Adreßbits und D₀-D_2n+1 Datenbits dar.

In der Erfindung sind zwei über die Anschlüsse WR bzw. RD übertragene Signale vorgesehen, um als Taktsignale für die Adreßeingabe bzw. Datenausgabe zu dienen. Deshalb kann die periphere Steuerschaltung den Adreßeingabetakt und den Daten ausgabetakt passend zum Adreßwechsel einstellen.

Wenn einem bestimmten Adreßsignal entsprechende Daten vollstän dig ausgelesen worden sind, nimmt erfindungsgemäß der Zähler stand im Adreßregister 13 automatisch zu, so daß er der näch sten Adresse in der Decoder-Speichereinheit 11 entspricht. Dem entsprechend kann, wenn die von der peripheren Steuerung zu le senden Daten aufeinanderfolgenden Adressen entsprechen, die pe riphere Steuerung wiederholt das Signal für den Anschluß freigeben, nachdem die der ersten Adresse entsprechenden ersten Daten ausgelesen worden sind, um darauffolgend andere Daten auszulesen, die den aufeinanderfolgenden Adressen entsprechen, ohne jede der aufeinanderfolgenden Adressen einzugeben. Auf diese Weise wird die Zeit zum Eingeben der aufeinanderfolgenden Adreßsignale beträchtlich verringert. Immer, wenn ein Adreß signal vollständig eingegeben worden ist, nimmt das Signal am Anschluß den "high"-Zustand ein, und die Adreßzeiger-Erzeu gungseinrichtung 12 wird von der Steuerschaltung 7 auf Null gesetzt. Immer, wenn einem bestimmten Adreßsignal entsprechende Daten vollständig ausgelesen worden sind, nimmt das Signal am Anschluß den Zustand "high" ein, und die Datenzeiger-Erzeu gungseinrichtung 15 wird von der Steuerschaltung 7 auf Null gesetzt. Somit ist, wenn sich bei zwei Adreßsignalen nur die geringstwertigen Bytes unterscheiden, das zweite Adreßsignal erkennbar, sobald die ersten acht Bits des zweiten Adreßsignals eingegeben sind. Der Grund für die obige Folgerung wird im folgenden beschrieben. Die Adreßzeiger-Erzeugungseinrichtung 12 ist auf Null gesetzt worden, bevor die acht Bits des zweiten Adreßsignals eingegeben worden sind, so daß die eingegebenen acht Adreßbits das geringstwertige Byte des zweiten Adreß signals sein müssen. Zusätzlich sind die anderen Bytes des zweiten Adreßsignals denen des ersten Adreßsignals identisch, so daß das zweite Adreßsignal erkennbar ist, indem nur das unterschiedliche geringstwertige Byte eingegeben wird. Dann wird das Signal am Anschluß von der externen Steuerung auf einen "low-Zustand umgesetzt, so daß der Datenauslesevorgang ausgeführt wird.

Fig. 3 bis 5, auf die hingewiesen wird, sind Zeitdiagramme, die die Eingabe-/Ausgabezustände an den Anschlüssen der in Fig. 1 gezeigten Schnittstellenschaltung zeigen. Bei diesen Figuren betragen die Werte n 7, 3 (Stapelbetriebsmodus) bzw. 0 (seriel ler Modus), A0-A31 sind Adreßbits und D0-D15 sind den Adreßbits A0-A31 entsprechende Datenbits. Natürlich kann die integrierte Schaltung 61 acht Adreß-/Datenanschlüsse aufweisen, aber nur ein Teil der Anschlüsse, beispielsweise vier oder einer, sind mit der externen Steuerung elektrisch verbunden. Die Wirkung entspricht der von vier Adreß-/Datenanschlüssen oder einem Adreß-/Datenanschluß. Andererseits entspricht mit dieser Schaltungsstruktur die Erfindung dem parallelen Modus, wenn die eingegebene Adresse 8 Bit breit ist.

Fig. 6 ist ein Blockdiagramm, das schematisch eine bevorzugte Ausführungsform einer erfindungsgemäßen Schnittstellenschaltung für den Speicherzugriff zeigt. Die Schnittstellenschaltung 25 zum Zugreifen auf Daten in einer Decoder-Speichereinheit 20 weist eine Steuerschaltung 16, eine Adreßspeicherschaltung 17, eine Bit-Wahlschaltung 18 und eine Datenübertragungs-Puffer schaltung 19 auf und ist in ein IC-Gehäuse 26 eingebaut. Die Adreßspeicherschaltung 17 weist ein Adreßregister 21 und eine Adreßzeiger-Erzeugungseinrichtung 22 auf. Die Datenübertra gungs-Pufferschaltung 19 weist einen bidirektionalen Daten puffer 23 und eine Datenzeiger-Erzeugungseinrichtung 24 auf. Der Unterschied zwischen den Schaltungen der Fig. 1 und 6 liegt darin, daß die Decoder-Speichereinheit 11 in Fig. 1 ein Nur- Lese-Speicher (ROM - read only memory) ist, während die Deco der-Speichereinheit 20 in Fig. 6 ein Schreib-Lese-Speicher mit wahlfreiem Zugriff (RAM - random access memory) ist. Das heißt, daß die in Fig. 6 gezeigte bevorzugte Ausführungsform sowohl zum Auslesen als auch zum Einschreiben von Daten arbeitet. We gen dieses Unterschieds sind die in den beiden bevorzugten Aus führungsformen eingesetzten Datenpuffer ein unidirektionaler Datenpuffer bzw. ein bidirektionaler Datenpuffer.

Um das Einschreiben ausführen zu können, weist die integrierte Schaltung 26, im Vergleich mit dem Nur-Lese-Betrieb, einen zu sätzlichen Anschluß SAD auf, der mit der Steuerschaltung 16 verbunden ist. Wenn sich die Schnittstellenschaltung 25 in einem Auslese-Betriebszustand befindet, beträgt der Wert auf dem Anschluß SAD Null. In Fig. 6 arbeiten die gleichen Schal tungen wie in Fig. 1 auf die gleiche Weise wie in Fig. 1.

Wenn sich die Schnittstellenschaltung im Schreibbetrieb befin det, werden der "high"-Zustand und der "low"-Zustand des über SAD übertragenen Signals verwendet, um die Eingabe eines Adreß signals und die Eingabe eines Datensignals zu beeinflussen. Beispielsweise wird ein Adreßsignal eingegeben, wenn das Signal am Anschluß SAD einen "high"-Zustand aufweist, während ein Da tensignal eingegeben wird, wenn das Signal am Anschluß SAD einen "low"-Zustand aufweist. Die Eingabe eines Adreßsignals erfolgt auf ähnliche Weise wie unter Hinweis auf Fig. 1 be schrieben, und das Adreßsignal wird in dem Adreßregister 21 ge speichert. Wenn das eingegebene Signal ein Datensignal ist, veranlaßt die Steuerschaltung 16, daß die Signalübertragungs richtung des bidirektionalen Puffers 23 so gesetzt wird, daß das über die Adreß-/Datenanschlüsse AD0-AD7 eingegebene Daten signal zur Decoder-Speichereinheit 20 übertragen und darin gespeichert wird. Die Daten werden in der Decoder-Speicherein heit 20 an der durch das Adreßregister 21 bestimmten Adresse gespeichert.

Kurz gesagt kann, gemäß der Erfindung, die Auslesezeit bedeu tend verringert werden, weil mehrere Bits eines Adreßsignals gleichzeitig über Adreß-/Datenanschlüsse eingegeben werden können. Ferner ist, wenn die auszulesenden Daten aufeinander folgenden Adressen entsprechen, die vollständige Eingabe der aufeinanderfolgenden Adressen, außer der ersten Adresse, nicht erforderlich.

Überdies braucht, wenn bei zwei Adreßsignalen nur einige wenige Bits unterschiedlich sind, nur der sich unterscheidende Teil der Adreßbits eingegeben werden, um die dem zweiten Adreßsignal entsprechenden Daten zu ermitteln.

Claims

1. Schnittstellenschaltung zum Übertragen von einer bestimm ten Adresse entsprechenden Daten von einer bzw. an eine Decoder-Speichereinheit (11, 20), dadurch gekennzeichnet, daß die Schnittstellenschaltung (6, 25) aufweist:
eine Bit-Wahlschaltung (9, 18), in der ein Übertragungs modus voreingestellt ist; und
eine elektrisch mit der Bit-Wahlschaltung (9, 18) verbun dene Verarbeitungsschaltung (50), die die Daten gemäß dem Über tragungsmodus überträgt.

2. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Schnittstellenschaltung (6, 25) ferner eine elektrisch mit der Bit-Wahlschaltung (9, 18) und der Verarbeitungsschaltung (50) verbundene Steuerschaltung (7, 16) aufweist, die ein Freigabesignal für die Verarbeitungs schaltung (50) gemäß dem Übertragungsmodus bereitstellt.

3. Schnittstellenschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Verarbeitungsschaltung (50) aufweist:
eine elektrisch mit der Bit-Wahlschaltung (9, 18) und der Steuerschaltung (7, 16) verbundene Adreßspeicherschaltung (8, 17), die eine Adresse gemäß dem Übertragungsmodus erhält und die Adresse an die Decoder-Speichereinheit (11, 20) überträgt; und
eine elektrisch mit der Steuerschaltung (7, 16) und der Decoder-Speichereinheit (11, 20) verbundene Datenübertragungs- Puffereinrichtung (10, 19), die die der Adresse entsprechenden Daten gemäß dem Übertragungsmodus überträgt.

4. Schnittstellenschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Adreßspeicherschaltung (8, 17) ferner aufweist:
ein elektrisch mit der Steuerschaltung (7, 16) und der Decoder-Speichereinheit (11, 20) verbundenes Adreßregister (12, 22), das die Adresse, ansprechend auf das Freigabesignal, emp fängt, speichert und ausgibt; und
eine elektrisch mit der Bit-Wahlschaltung (9, 18) verbun dene Adreßzeiger-Erzeugungseinrichtung (13, 21), die zumindest einen Zeiger gemäß dem Übertragungsmodus erzeugt und elektrisch mit dem Adreßregister (12, 22) verbunden ist, um den zumindest einen Zeiger für die in dem Adreßregister (12, 22) gespeicherte Adresse bereitzustellen.

5. Schnittstellenschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Datenübertragungs-Pufferschal tung (10, 19) ferner aufweist:
einen elektrisch mit der Steuerschaltung (7, 16) und der Decoder-Speichereinheit (11, 20) verbundenen Datenpuffer (14, 23), der die Daten, ansprechend auf das Freigabesignal, emp fängt, speichert und ausgibt; und
eine elektrisch mit der Bit-Wahlschaltung (9, 18) verbun dene Datenzeiger-Erzeugungseinrichtung (15, 24), die zumindest einen Zeiger gemäß dem Übertragungsmodus erzeugt und elektrisch mit dem Datenpuffer (14, 23) verbunden ist, um den zumindest einen Zeiger für die über den Datenpuffer (14, 23) übertragenen Daten bereitzustellen.

6. Schnittstellenschaltung nach Anspruch 5, dadurch gekennzeichnet, daß der Datenpuffer ein unidirektiona ler Datenpuffer (14) ist, der die Daten von der Decoder-Spei chereinheit (11) überträgt.

7. Schnittstellenschaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Decoder-Speichereinheit (11), von der die Daten übertragen werden, ein Nur-Lese-Speicher ist.

8. Schnittstellenschaltung nach Anspruch 5, dadurch gekennzeichnet, daß der Datenpuffer ein bidirektionaler Datenpuffer (23) ist, der die Daten von der bzw. an die Deco der-Speichereinheit (20) überträgt.

9. Schnittstellenschaltung nach Anspruch 8, dadurch gekennzeichnet, daß die Decoder-Speichereinheit (20), von der bzw. an die die Daten übertragen werden, ein Schreib- Lese-Speicher ist.

10. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Schnittstellenschaltung (6, 25) gemeinsam mit der Decoder-Speichereinheit (11, 20) in einer in tegrierten Schaltung (61, 26) vereinigt sind.

11. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Übertragungsmodus ein serieller Modus ist.

12. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Übertragungsmodus ein Stapel betriebsmodus ist.

13. Schnittstellenschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Übertragungsmodus ein paralle ler Modus ist.

14. Verfahren zum Auslesen von einer bestimmten Adresse ent sprechenden Daten aus einer Decoder-Speichereinheit (11, 20), gekennzeichnet durch die Schritte:

a) gleichzeitiges Eingeben mehrerer Bits der Adresse, bis die Adresse erkennbar ist;
b) Bereitstellen der Adresse an die Decoder-Speicherein heit (11, 20) zum Ermitteln der Daten; und
c) Ausgeben der Daten.

15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß die Anzahl der mehreren Bits gerin ger als die Gesamtzahl von Bits der Adresse ist.

16. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß in Schritt a) die Adresse erkennbar ist, wenn alle Bits der Adresse eingegeben sind.

17. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß in Schritt a) die Adresse erkennbar ist, wenn ein Teil mit Adreßbits, die sich von denen einer vor hergehenden Adresse unterscheiden, vollständig eingegeben ist.

18. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß Schritt c) ferner die Schritte auf weist:

d) Auslesen der Daten im Ganzen aus der Decoder-Speicher einheit (11, 20); und
e) gleichzeitiges Ausgeben einer Anzahl von Bits der Da ten, die gleich der Anzahl der mehreren Bits der Adresse ist, bis die Daten vollständig ausgegeben worden sind.

19. Verfahren zum Schreiben von einer bestimmten Adresse ent sprechenden Daten in eine Decoder-Speichereinheit (20), gekennzeichnet durch die Schritte:

a′) gleichzeitiges Eingeben mehrerer Bits der Adresse, bis die Adresse erkennbar ist;
b′) Bereitstellen der Adresse an die Decoder-Speicherein heit (20); und
c′) Eingeben der Daten an der Adresse in die Decoder- Speichereinheit (20).

20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß Schritt c′) ferner die Schritte aufweist:

d′) gleichzeitiges Eingeben mehrerer Bits der Daten, bis die Daten vollständig eingegeben sind; und
e′) Schreiben der Daten im Ganzen in die Decoder-Speicher einheit (20).