DE19534934A1 - Decodierschaltung - Google Patents

Description

Die Erfindung betrifft eine Decodierschaltung für eine inte­ grierte Schaltung.

Eine Decodierschaltung für eine Wortleitungsdecodierung ist in der US-A 4,344,005 beschrieben. Sie weist einen Wortlei­ tungsdecoder sowie einen nachgeschalteten Pegelwandler auf, dessen Eingangssignalpegel Werte zwischen einem Bezugspoten­ tial und einem Versorgungspotential und dessen Ausgangssi­ gnalpegel Werte zwischen dem Bezugspotential und dem Doppel­ ten des Versorgungspotentials annehmen kann. Das Ausgangssi­ gnal des Pegelwandlers ist mit den Eingängen zwei er CMOS-In­ verter verbunden, deren Ausgänge mit je einer Wortleitung verbunden sind. Beide Wortleitungen sind über je einen n- Kanal-Transistor mit Masse verbunden. Die Source des p-Kanal- Transistors des einen Inverters und das Gate des n-Kanal- Transistors, der mit der zweiten Wortleitung verbunden ist, sind mit einem Signal GL verbunden. Die Source des p-Kanal- Transistors des zweiten Inverters und das Gate des n-Kanal- Transistors, der mit der ersten Wortleitung verbunden ist, sind mit einem Signal GL verbunden, welches invers zum Si­ gnal GL ist. Das Signal GL und das dazu inverse Signal GL haben beide einen Signalhub zwischen dem Bezugspotential und dem Doppelten des Vesorgungspotentials.

Der geschilderte Stand der Technik weist den Nachteil auf, daß mit der Decodierschaltung lediglich zwei Wortleitungen selektierbar sind. Bei der Vielzahl von in einem integrierten Speicher enthaltenen Wortleitungen bedeutet dies einen hohen Aufwand, da für je zwei Wortleitungen eine Decodierschaltung notwendig ist.

Der Erfindung liegt die Aufgabe zugrunde, eine Decodierschal­ tung zu schaffen, mit welcher bei einem integrierten Speicher mehr als zwei Wortleitungen adressierbar sind.

Diese Aufgabe wird durch eine Decodierschaltung gemäß An­ spruch 1 gelöst. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die erfindungsgemäße Decodierschaltung weist gegenüber dem Stand der Technik den Vorteil auf, daß einer sehr großen Anzahl von Wortleitungen nur ein erster partieller Decoder zugeordnet ist. Auf diese Weise ergibt sich gegenüber dem geschilderten Stand der Technik ein geringerer Schaltungsauf­ wand und ein geringerer Flächenbedarf für das Layout.

Die Erfindung eignet sich nicht nur zur Adressierung von Wortleitungen, sondern auch von Bitleitungen in integrierten Speichern. Außerdem eignet sie sich zum Einsatz in anderen integrierten Schaltungen, in denen eine aus einer Gruppe von Leitungen auswählbar sein soll und auf ein gegenüber einem ersten und einem zweiten Potential, welche Versorgungspoten­ tiale der integrierten Schaltung sein können, erhöhtes oder erniedrigtes drittes Potential geladen werden soll.

Die Erfindung soll im folgenden anhand der Figuren näher erläutert werden. Es zeigen:

Fig. 1 bis 3 Bestandteile von erfindungsgemäßen Decodierschaltungen,

Fig. 4 einen Blockdecoder, der mit einer erfindungsgemäßen Decodierschaltung verbunden sein kann,

Fig. 5 ein Blockschaltbild der Dekodierschaltung.

Die Figuren werden anhand eines Ausführungsbeispiels der Er­ findung erläutert, bei welchem die Decodierschaltung als Wortdecodierschaltung in einem integrierten Speicher dient.

Fig. 1 zeigt einen ersten partiellen Decoder 1, dessen Aus­ gangssignal WLT den Eingängen von n ersten CMOS-Invertern I1 zuführbar ist. Im dargestellten Ausführungsbeispiel ist n gleich 4. Jeder der ersten Inverter I1 weist einen Transistor vom p-Kanal-Typ TPI und einen Transistor vom n-Kanal-Typ TNI auf. Die Sources jedes Transistors vom p-Kanal-Typ TPI sind mit je einem Ladesignal WD1,. . .,WD4 verbindbar. Der erste partielle Decoder 1 ist mittels erster Adreßsignale XA, XB, XC adressierbar, die Pegel haben, die gleich einem ersten Masse und einem zweiten VCC Potential sind. Ferner beinhaltet der erste partielle Decoder 1 einen ersten Pegelwandler 2, der dafür sorgt, daß das Ausgangssignal WLT Pegel aufweist, die gleich dem ersten Potential Masse und einem dritten Po­ tential WD sind.

Das dritte Potential WD ist ein sogenanntes "gepumptes Wort­ leitungspotential". Bei diesem Ausführungsbeispiel wird ange­ nommen, daß das dritte Potential WD größer als das zweite Po­ tential VCC ist, welches wiederum größer als das erste Poten­ tial Masse ist. Ebenso ist es bei anderen Ausführungsformen der Erfindung möglich, daß das dritte Potential WD kleiner als das erste Masse und das zweite VCC Potential ist. Die Wortleitungsspannung ist dann gegenüber den beiden anderen Potentialen Masse, VCC abgesenkt. Die entsprechende Decodier­ schaltung unterscheidet sich von denjenigen, die in Fig. 1 und der noch zu beschreibenden Fig. 2 dargestellt sind, nur insoweit, als die Leitungstypen sämtlicher Transistoren zu vertauschen sind.

Der erste partielle Decoder 1 in Fig. 1 weist außerdem Akti­ vierungs-Transistoren TN2, TN3 auf, welche über ein Auswahl­ signal WS bzw. ein gegenüber diesem invertiertes inverses Auswahlsignal aktivierbar sind.

Die Ausgänge der ersten Inverter I1 sind mit je einer Wort­ leitung WL1, . . .,WL4 verbunden. Jeder der Ausgänge ist über einen Entladetransistor vom n-Kanal-Typ TNE mit dem ersten Potential Masse verbunden. An die Gates der Entladetransisto­ ren TNE ist je ein Entladesinal , . . ., anlegbar. Sie dienen zur vollständigen Entladung der Wortleitungen.

Die Ladesignale WD1,. . .,WD4, deren Erzeugung anhand der Fig. 3 noch erläutert wird, weisen Pegel auf, die gleich dem er­ sten Potential Masse und dem dritten Potential WD sind. Die Entladesignale , . . ., sind zu den Ladesignalen WD1,. . .,WD4 invers, weisen jedoch Pegel auf, die gleich dem ersten Potential Masse und dem zweiten Potential VCC sind. Dadurch, daß der High-Pegel der Entladesignale , . . ., nicht ebenfalls gleich dem dritten Potential WD ist, wird er­ reicht, daß die Entladetransistoren TNE möglichst schnell ge­ öffnet werden, so daß eine Entladung der entsprechenden Wort­ leitung erfolgen kann.

Die in Fig. 2 gezeigte Ausführungsform eines Teiles der er­ findungsgemäßen Decodierschaltung kann alternativ zu der in Fig. 1 gezeigten Ausführungsform verwendet werden. Sie un­ terscheidet sich von dieser insbesondere dadurch, daß zur Ak­ tivierung des ersten partiellen Decoders 1 nur noch das Aus­ wahlsignal WS und nicht mehr das zu ihr inverse Auswahlsignal vorhanden ist. Außerdem weist der erste Pegelwandler 2, der das Ausgangssignal WLT des ersten partiellen Decoders 1 erzeugt, diesmal einen zweiten Inverter I2 auf.

Fig. 3 zeigt ein Ausführungsbeispiel für den Teil der Deco­ dierschaltung, mit dem die Ladesignale WD1,. . .,WD4 und die Entladesignale , . . ., erzeugbar sind. Angedeutet sind vier zweite partielle Decoder 3, von denen jeder mittels je eines zweiten Adreßsignals XD1,. . .,XD4 adressierbar ist, das Pegel hat, die gleich dem ersten Masse und dem zweiten VCC Potential sind. Bei anderen Ausführungsformen der Erfindung können zur Adressierung jedes der zweiten partiellen Decoder 3 auch mehr als ein Adreßsignal XD1,. . .,XD4 vorgesehen sein. Jeder der partiellen Decoder 3 weist einen zweiten Pegelwandler 4 auf, mit dem an seinem Ausgang OUT1,. . .,OUT4 eines der Ladesignale WD1,. . .,WD4 erzeugbar ist. Jeder zweite Pegel­ wandler 4 weist bei diesem Ausführungsbeispiel einen dritten Inverter I3 auf. Dieser kann jedoch bei anderen Ausführungs­ formen der Erfindung auch entfallen.

Jedes Entladesignal , . . ., wird aus einem Eingangssi­ gnal des entsprechenden zweiten Pegelwandlers 4 erzeugt. Für die Erzeugung der Entladesignale , . . ., ist eine ent­ sprechende Anzahl von in geschalteten Invertern N5, N6 vorzu­ sehen, damit sie invers zu den jeweiligen Ladesignalen WD1,. . .,WD4 sind.

Die zweiten partiellen Decoder 3 in Fig. 3 sind über ein Ak­ tivierungssignal SEL aktivierbar, welches gemäß Fig. 4 er­ zeugt werden kann. Fig. 4 zeigt einen Blockdecoder B, wel­ cher mittels Blockadreßsignalen XE, XF adressierbar ist. Ist der Block B adressiert, indem die Blockadreßsignale XE, XF beide den Pegel des zweiten Potentials VCC annehmen, wird das Aktivierungssignal SEL ebenfalls high.

Gleichzeitig ist in Fig. 4 auch eine Möglichkeit darge­ stellt, wie das Auswahlsignal WS und das inverse Auswahlsi­ gnal erzeugt werden können. Für das Ausführungsbeispiel nach Fig. 2 ist eine Erzeugung des inversen Auswahlsignals selbstverständlich nicht notwendig.

Die Adressierung des Blockdecoders B in Fig. 4, des ersten partiellen Decoders 1 in Fig. 1 bzw. Fig. 2 und der zweiten partiellen Decoder 3 in Fig. 3 erfolgt mittels prädecodier­ ter Adreßsignale XE, XF, XA, XB, XC, XD1,. . .,XD4. Eine Aus­ wahl erfolgt bei den gezeigten Ausführungsformen nur, wenn diese Adreßsignale einen Highpegel, d. h. den Pegel des zwei­ ten Potentials VCC aufweisen. Nur jeweils ausgewählte Decoder werden aktiviert.

Mittels des ersten partiellen Decoders 1 in Fig. 1 bzw. Fig. 2 können vier Wortleitungen WL1,. . .,WL4 gleichzeitig angesteuert werden. Mittels der zweiten partiellen Decoder 3 erfolgt dann eine Auswahl einer dieser vier Wortleitungen. Es kann jedoch auch vorgesehen sein, mehr als vier Wortleitungen über entsprechende erste Inverter I1 mit dem Ausgangssignal WLT des ersten partiellen Decoders 1 anzusteuern. Zur Auswahl von jeweils n Wortleitungen WL1,. . .,WL4 muß dann nur je ein erster partieller Decoder 1 vorgesehen sein, wobei alle er­ sten partiellen Decoder 1 durch unterschiedliche erste Adreß­ signale XA, XB, XC adressierbar sein müssen.

Für jede Wortleitung eines ersten partiellen Decoders 1 muß ein zweiter partieller Decoder 3, der beispielsweise gemäß Fig. 3 ausgeführt sein kann, vorgesehen werden. Damit nur jeweils eine Wortleitung gleichzeitig ausgewählt wird, darf nur jeweils eines der zweiten Adreßsignale XD1,. . .,XD4 gleichzeitig einen High-Pegel aufweisen.

Es werden vorteilhafter Weise in einer Decodierschaltung meh­ rere (beispielsweise m) gleichartige erste partielle Decoder 1 vorgesehen sein. Jeder von ihnen dient dann zur Ansteuerung von je n Wortleitungen, wobei nur n zweite partielle Decoder 3 notwendig sind. Jeder der n zweiten partiellen Decoder 3 kann nämlich mit je einem ersten Inverter I1 jedes der m ersten partiellen Decoder 1 verbunden sein.

Über die ersten Adreßsignale XA, XB, XC erfolgt also die An­ steuerung einer ganzen Gruppe von Wortleitungen WL1. . .,WL4, während über die zweiten Adreßsignale XD1. . .,XD4 nur eine aus dieser Gruppe von Wortleitungen ausgewählt werden kann. Nur für diese ausgewählte Wortleitung nimmt das Ladesignal WD1,. . .,WD4 den Pegel des dritten Potentials WD an, während das entsprechende Entladesignal , . . ., den Pegel des ersten Potentials Masse annimmt. Dadurch ist der entsprechen­ de Entladetransistor TNE gesperrt, und die jeweilige Wortlei­ tung wird über den Transistor vom p-Kanal-Typ PTI des ent­ sprechenden ersten Inverters I1 auf den Pegel des dritten Potentials WD geladen.

Fig. 5 zeigt ein grobes Blockschaltbild einer erfindungsge­ mäßen Decodierschaltung, bei dem zwei erste partielle Decoder 1 und vier zweite partielle Decoder 3 angedeutet sind. Da die ersten partiellen Decoder 1 über unterschiedliche Adressen selektierbar sind, sind mit der gezeigten Decodierschaltung acht Wortleitungen WL1. . .,WL8 auswählbar. Es können in einer Decodierschaltung eines Speicherblockes beispielsweise 64 oder auch mehr erste partielle Decoder 1 vorgesehen sein. Auch die Zahl der zweiten partiellen Decoder 3 kann höher als vier sein. Es lassen sich dann eine hohe Zahl von Wortleitun­ gen unkompliziert adressieren.

Claims (9)

1. Decodierschaltung für eine integrierte Schaltung mit fol­ genden Merkmalen:

• - Sie weist einen ersten partiellen Decoder (1) auf, der mit­ tels erster Adreßsignale (XA, XB, XC) adressierbar ist, die Pegel haben, die gleich einem ersten (Masse) und einem zweiten (VCC) Potential sind,
• - der erste partielle Decoder (1) weist einen ersten Pegel­ wandler (2) auf, mit dem erreichbar ist, daß sein Ausgangs­ signal (WLT) Pegel hat, die gleich dem ersten Potential (Masse) und einem dritten Potential (WD) sind, das wert­ mäßig außerhalb des Bereiches zwischen dem ersten (Masse) und dem zweiten (VCC) Potential liegt,
• - das Ausgangssignal (WLT) ist den Eingängen von n ersten CMOS-Invertern (I1) zuführbar, deren Ausgange mit je einer Leitung (WL1,. . .,WL4) verbunden sind,
• - es sind n zweite partielle Decoder (3) vorgesehen, von denen jeder mittels zweiter Adreßsignale (XD1,. . .,XD4) adressierbar ist, die Pegel haben, die gleich dem ersten (Masse) und dem zweiten (VCC) Potential sind,
• - jeder der zweiten partiellen Decoder (3) weist einen zwei­ ten Pegelwandler (4) auf, mit dem an seinem Ausgang (OUT1,. . .,OUT4) ein Ladesignal (WD1,. . .,WD4) erzeugbar ist, das Pegel hat, die gleich dem ersten (Masse) und dem drit­ ten (WD) Potential sind,
• - der Ausgang (OUT1,. . .,OUT4) jedes der zweiten partiellen Decoder (3) ist mit der Source eines Transistors eines ersten Leitungstyps (TPI) je eines der ersten Inverter (I1) verbunden.

2. Decodierschaltung nach Anspruch 1 mit folgenden Merkmalen:

• - die Ausgänge der ersten Inverter (I1) sind über je einen Entladetransistor eines zweiten Leitungstyps (TNE) mit dem ersten Potential (Masse) verbindbar.
• - an die Gates der Entladetransistoren (TNE) ist je ein Ent­ ladesignal (, . . ., ) anlegbar, welches invers zum ent­ sprechenden Ladesignal (WD1,. . .,WD4) ist, jedoch statt des Pegels des dritten Potentials (WD) den des zweiten Potentials (VCC) aufweist.

3. Decodierschaltung nach einem der vorstehenden Ansprüche mit folgenden Merkmalen:

• - innerhalb des ersten partiellen Decoders (1), zwischen einem ersten Schaltungsknoten (A), der mit dem dritten Poten­ tial (WD) verbindbar ist, und einem zweiten Schaltungsknoten (B), ist ein erster Transistor des ersten Leitungs-Typs (TP1) angeordnet, dessen Gate mit einem dritten Schaltungsknoten (C) verbunden ist,
• - zwischen dem zweiten Schaltungsknoten (B) und einem vierten Schaltungsknoten (D) in Serie sind erste Transistoren des zweiten Leitungstyps (TN1) angeordnet, an deren Gates je eines der ersten Adreßsignale (XA, XB, XC) anlegbar ist,
• - zwischen dem ersten Schaltungsknoten (A) und dem dritten Schaltungsknoten (C) ist ein zweiter Transistor des zweiten Leitungstyps (TP2) angeordnet, dessen Gate mit dem zweiten Schaltungsknoten (B) verbunden ist,
• - der dritte Schaltungsknoten (C) ist über einen zweiten Transistor des zweiten Leitungstyps (TN2) mit dem ersten Po­ tential (Masse) verbindbar, an dessen Gate ein Auswahlsignal (WS) anlegbar ist.

4. Decodierschaltung nach Anspruch 3 mit folgendem Merkmal:

• - das Auswahlsignal (WS) ist an den vierten Schaltungsknoten (D) anlegbar.

5. Decodierschaltung nach Anspruch 3 mit folgenden Merkmalen:

• - der vierte Schaltungsknoten (D) ist mit dem ersten Poten­ tial (Masse) verbindbar,
• - zwischen dem zweiten Schaltungsknoten (B) und den ersten Transistoren des zweiten Leitungstyps (TN1) ist ein dritter Transistor des zweiten Leitungstyps (TN3) angeordnet, an des­ sen Gate ein inverses Auswahlsignal () anlegbar ist, wel­ ches invers zum Auswahlsignal (WS) ist.

6. Decodierschaltung nach einem der Ansprüche 3 bis 5 mit folgenden Merkmalen:

• - der dritte Schaltungsknoten (C) ist über einen vierten Transistor des zweiten Leitungstyps (TN4) mit dem ersten Po­ tential (Masse) verbindbar, dessen Gate mit dem zweiten Schaltungsknoten (B) verbunden ist.

7. Decodierschaltung nach einem der Ansprüche 3 bis 6 mit folgenden Merkmalen:

• - der dritte Schaltungsknoten (C) ist der Eingang eines zwei­ ten Inverters (I2), an dessen Ausgang das Ausgangssignal (WLT) des ersten partiellen Decoders (1) erzeugbar ist.

8. Decodierschaltung nach einem der Ansprüche 3 bis 6 mit folgenden Merkmalen:

• - das Ausgangssignal (WLT) des ersten partiellen Decoders (1) ist am zweiten Schaltungsknoten (B) erzeugbar.

9. Decodierschaltung nach einem der vorstehenden Ansprüche, bei der mehrere erste partielle Decoder (1) vorhanden sind, von denen jeder zur Ansteuerung von je n Wortleitungen (WL1,. . .WL4; WL5,. . .,WL8) dient, und bei der jeder Ausgang (OUT1,. . .,OUT4) jedes zweiten parti­ ellen Decoders (3) mit der Source des Transistors des ersten Leitungstyps (TPI) je eines ersten Inverters (I1) jedes der ersten partiellen Decoder (1) verbunden ist.