DE1927876A1 - Halbleiteranordnung - Google Patents
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Description
Heilbronn, den 29. 5. 1969
Ma/nae - B 8
"Halbleiteranordnung"
Die Erfindung betrifft eine Halbleiteranordnung aus einen
Halbleiterkörper mit mindestens zwei sich zu einer Oberflächenseite
des Halbleiterkörpers hin erstreckenden Zonen unterschiedlichen Leitungstyps, die durch auf der
Halbleiteroberfläche verlaufende Leitbahnen kontaktiert sindο Die Erfindung besteht darin, daß auf der.den Halbleiterzonen
gemeinsamen Oberflächenseite des Halbleiterkörpers hochohmige Halbleiterbereiche angeordnet sind,
auf die sich die die Halbleiterzonen kontaktierenden Leitbahnen erstrecken.
Bei den nach der Planartechnik hergestellten Halbleiterbauelementen
oder integrierten Schaltungen verlaufen die metallischen Leitbahnen auf einer die Halbleiteroberfläche
bedeckenden Isolierschicht, die zumeist aus Siliziumdioxyd oder Siliziumnitrid besteht. Die Isolierschicht
wird bei Silizium-Halbleiterkörpern in allgemeinen durch thermische oder anodische Oxydation hergestellt.
Diese Oxydschichten können aus technologiechen Gründen nur wenige ,um dick hergestellt werden, so daß
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die Leitbahnen mit den unter der Oxydschicht befindlichen Halbleiterzonen oft unerwünscht hohe Kapazitäten bilden«
durch die die Hochfrequenzeigenschaften der Halbleiteranordnungen verschlechtert werden. Zur Reduzierung dieser
Stbrkapazitäten wurde bereits vorgeschlagen, auf die erste, unmittelbar die Halbleiteroberfläche bedeckende
Isolierschicht eine zweite Isolierschicht aufzubringen,
auf die die Leitbahnen und deren als Kontaktflächen au··
gebildeten Enden geführt sind. Nach einem anderen Vorschlag werden in den Halbleiterkörper von der den Halbleiterzonen
gemeinsamen Oberflächenseite aua Ätzgruben eingebracht, die mit einem aus der Gasphase abgeschiedenen
Isoliermaterial aufgefüllt werden. Auf dieses Isoliermaterial
werden dann die Leitbahnen, die mit den einzelnen Halbleiterzonen in elektrischer Verbindung stehen,
aufgebracht.
Das letztgenannte Verfahren hat den Nachteil, daß das Isoliermaterial in den Ätzgruben nicht beliebig dick Ausgebildet
werden kann. Die Herstellung von Isolierstoffpodesten
auf der Halbleiteroberfläche machen einen Verfahrenswechsel notwendig, da sich die Isolieretoffpodeste
nicht durch thermische Oxydation erzeugen lassen, sondern beispielsweise auf die thermisch gebildete
erste Isolierschicht aufgedampft werden müssen*
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üie erfindungsgemäße Halbleiteranordnung läßt sich sehr
leicht herstellen und weist nur noch minimale Störkapazitäten auf, die einen Betrieb der Halbleiteranordnung
im Hochfrequenzgebiet gestatten. Sie können ferner vorteilhaft zum Aufbau von Schaltungen herangezogen werden,
indem die Halbleiteranordnung mit ihren auf den hochohraigen Halbleiterbereichen verlaufenden Leitbahnen auf
zugeordnete Leitbahnbereiche auf einem Substrat aufgelegt und mit diesen, einer Schaltung zugehörigen Leitbahnen
drahtfrei verbunden werden.
Bei der Herstellung von Halbleiteranordnungen geht wuax
heute mehr und mehr dazu über, die Halbleiterbauelemente bildenden Zonen in eine Epitaxieschicht einzubringen« die'
auf einen Halbleitergrundkörper gebildet wird. Be ist
daher möglich, ohne einen Verfahrenswechsel die hochohalgen Halbleiterbereiche gleichfalls durch Epitaxie su erzeugen, wobei sich die Herstellung der hochohaigen Epitaxieschicht vorteilhafterweise unmittelbar an die Abscheidung der für die Aufnahme der Halbleitersonen vorgesehenen Epitaxieschicht anschließt.
Die hochohmige Epitaxieschicht wird vorzugsweise so aufgeteilt, daß jede Leitbahn auf einen hochohaigen Halbleiterbereich geführt ist, wobei alle, beispielsweise
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meeaförnig ausgebildeten hochohuigen Halbleiterbereiche
voneinander getrennt sind. Die hochoheigen Halbleiterbereiche bestehen vorzugsweise aus den gleichen einkristallinen Halbleitermaterial wie der Halbleitergrundktfrper. Die zur Herstellung der hochohtaigen Halbleiterbereiche gebildete Epitaxieschicht kann praktisch beliebig
dick sei*. Schichtdicken von o,l bis o,2 as haben sich als besondere geeignet erwiesen.
Die Erfindung, ihre weitere vorteilhafte Ausgestaltung und ein Verfahren sur Herstellung einer erfindungsgeasissen Halbleiteranordnung wird ie weiteren anhand der Fi*
guren 1 bis 6* noch näher beschrieben. Die Figuren aeigea, teils isj Schnitt teils in einer perspektivischen Ansicht,
verschiedene Fertigungsphasen eines Epitaxial-Planartran·
sistors.
In der Figur 1 ist ein siehrschichtiger Halbleiterkörper
i dargestellt. Es sei hierbei darauf aufmerksam gemacht, da8 die in den Figuren gewühlten geometrischen Abmessungen nicht unbedingt den tatsächlichen Größenverhältnissen
entsprechen, sondern aus Gründen der Anschaulichkeit gewählt wurden. Der Halbleiterkörper 1 besteht beieplele«
weise aus Galliumarsenid und weist einen beispielsweise p-leitenden Grundkörper 2 auf. Auf dea Grundkörper be-
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"' 3 —
findet sich eine hochdotierte, dünne, n*-leitend« Schicht
3, die bei Transistoren als sogenannte "buried layers
Schicht"*zur Reduzierung des Kollektorbahnwideratandea
dient. Diese Schicht 3 kann epitaktisch oder durch Diffusion hergestellt werden.
Auf der miederohmigen Schicht 3 befindet «ich eine ndotierte Epitaxieschicht 4, die für die Aufnathm· der ein
oder «ehrer· Halbleiterbauelemente bildenden Zonen vorgesehen ist. Die Epitaxieschicht k ist von einer weiteren
hochohmigen Epitaxieschicht 5 bedeckt-, die beispielsweise
o,l bis o,2 na dick ist und, falls ein Galliuearaenid-Halbleitargründkörper verwendet wird· aus epitaktiech
herstellbarem aemiiaolierendem Galliumarsenid besteht.
Di· zuletzt hergestellte Epitaxieschicht 5 dient als
Träger für die die Halbleiterzonen kontaktierenden Leitbahnen. ,
Gemäß Figur 2 wird in die extrem hochohmige Epitaxieschicht 5 «ine bis zur ersten Epitaxieschicht %xwichende
Öffnung 6 eingebracht. Durch diese Öffnung werden anschließend die die Halbleiterbauelement· bildenden Zonen in die Epitaxieschicht k eingelassen. Hiarsu wird
die «rat·.Epitaxieschicht in der Öffnung 6 mit einer
Isolierschicht 7 bedeckt, die beispielweise »u· SiIi-
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ziumdioxyd oder Siliziumnitrid besteht. Besteht das Halbleitermaterial aus Silizium, so kann die SiO.-Schicht
durch thermische oder anodische Oxydation erzeugt werden. Bei anderen Halbleitermaterialien wird die Isolierschicht
aus SiO2 oder Siliziumnitrid auf die Halbleiteroberfläche
aus der Gasphase abgeschieden.
Zur Herstellung eines Transistors, bei dem die Epitaxieschicht k als Kollektorzone dient, wird in die Oxydschicht
7 zunächst eine Öffnung 8 eingebracht, durch die, wie
die· in Figur 3 dargestellt ist, störatellenbildende Dotierungsstoffe in die Schicht k eindiffundiert werden,
durch die ein Teil der Schicht 4 zur Basiszone 9 eines Translators uadotiert wird. Bei der Herstellung der Isolierschicht 7 wird sich diese i« allgemeinen auch auf
der Oberfläche der Epitaxieschicht 5 bilden. Sie kann dort belassen oder auch wieder entfernt werden. Ee ist
ohne Bedeutung, wenn ie letzteren Fall bei den notwendigen Diffueionsprozessen an der Oberfläche der Epitaxieschicht Störstellen gebildet werden, da die Eindringtiefe
dieser Störstellen von wenigen >ue gegenüber der relativ
großen Dicke der Epitaxieschicht 5 nicht in· Gewicht fällt. Bei der Fertigung anderer Bauelenente können in
die Isolierschicht 7 zur Herstellung mehrerer Zonen gleichen Leitungstyps eine beliebige Anzahl von Öff-
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nungea eingebracht werden.
Bei dar Fertigung einea Transistors wird nach der erfolgten Eindiffusion der Basiszone 9 die Isolierschicht
auf der Halbleiteroberfläche wieder vervollständigt und
getauft figur k ait einer weiteren Öffnung 11 versehen,
die klelser ala die erste Öffnung 6 ist und innerhalb dieser inzwischen wieder geschlossenen Öffnung 6 liegt·
Durch das Diffusionsfeneter 11 werden anschlleAend in
die Basiszone Storatome eindiffundiert, die einen Tail
der Basiszone 9 zur Emitterzone Io usidotleren· Zur Herstellung einer Diode werden nur die in der Figur k darge·
stellten Kalbleiterzonen 4 und 9 benötigt, ao defl in dia·
sea Fall die öffnung 11 als Kontaktierungsfenster dient*
indem an die Diodenzone 9 ein ohmseher Netallkontakt angebracht wird·
Ganz allgemein wird die Isolierschicht 7 zur Herstellung
beliebiger Halbleiterbauelemente oder integrierter Schaltungen sooft vervollständigt und zur Eindiffusion von
Zonen oder zur Kontaktierung bereite hergestellter Halbleiterzonen in gewünschter Weise strukturiert, bis alle
Halbleiterzonen hergestellt und mit Kontakten versehen sind. Bei*diesen Verfahrensprozessen findet vorteilhafterweise die von der Planartechnik her bekannte
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Photolackinaskierungs-, Ätz- und Diffusionstechnik Verwendung .
Die Kontakte an die einzelnen Halbleiterzonen werden vorzugsweise durch Aufdampfen einer oder mehrerer Metallschichten auf die Halbleiteroberfläche hergestellt, wobei
die zunächst die ganze Oberflächenseite bedeckende Metallschicht gleichfalls mit Hilfe der bekannten Photolacktechnik so strukturiert wird, daß nur noch die in der Figur 5
dargestellten Teile zurückbleiben* Vor der Herstellung der Metallkontakte kann die Oberfläche der Epitaxieschicht 5 beispielsweise durch Ätzen gereinigt werden,
wenn sie nicht bei den Diffusionsprozessen durch eine
Oxydschicht abgedeckt war.
Die Kaitterzone ist gesmß Figur 5 Bit eines Metallkontakt
12 versehen, der über eine auf der Oxydschicht 7 verlaufende Leitbahn «it eines großflächigen Anschluflkontakt 17
auf der Epitaxieschicht 5 verbunden ist. In gleioher Welse
ist ein Baaiskontakt 13 vorhanden, der über eine Metall!·
«ehe Leitbahn sit des Anschlußkontakt l8 auf der Epitaxieschicht 5 verbunden ist, während der Kollektorkontakt tk
am den Kontakt 19 auf der Epitaxieschicht 5 angeschlossen
ist. Die großflächigen Anschlußkontakte 17ι l8 und 19
können bei eines nachfolgenden Atzprozeß, bei de*
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von den Kontaktflächen 17 bis 19 unbedeckten Teile der Epitaxieschicht 5 bis zur Oberfläche der Epitaxieschicht
k abgetragen werden, als Ätzmaske dienen. Auf diese Weise entstehen mesaförmig auegebildete, über die Ebene der
den Halbleiterzonen k, 9 und Io gemeinsamen Oberflächen»
seite des Halbleiterkörpers ragende hochohmige Halbleiterinseln 15« l6 und 2k, die als Träger für die in Kontaktflächen
17 t 18 und 19 mündendei Leitbahnen dienen. Die freigelegten
Teile der Oberfläche der Epitaxieschicht k wer*
den vorzugsweise mit einer passivierenden Isolierschicht, beispielsweise aus Siliziumdioxyd, bedeckt.
Die Leitbahnen und Metallkontakte bestehen beispieleweise bei Galliumarsenid-Halbleiterkörpern aus Tantal-Gold oder
Gold-Germanium. Da die Metalleitbahnen an den relativ steilen Flanken der Epitaxieschicht 5 hochgeführt werden
müssen, empfiehlt es eich, eine zunächst aufgedampft·
dünne Metallschicht nachträglich durch stromlose oder
galvanische Abscheidung zu verstärken.
Wie aus den Figuren 5 und 6 besonders deutlich wird, erhält
man nach dem Abschluß aller Fertigungsprossesse
eine HalbleLteranordnung, bei der die hochohmigen HsIbleIterborelche
15, 16 und 2k um die ein HaLbLeLterbau-•
lsnent bi.l(ien<l»m ionen an der Oberfläche ti ».j Halb»
(J O 9 ö h CJ / 11 2 4
BAD ORIGINAL
- Io -
leiterkörpers gruppiert sind.
Derartige Halbleiteranordnungen eignen sich besonders,
wie in der Figur 6 dargestellt ist, zur drahtfreien Verbindung einzelner Schaltungselemente zu einer Multi»
Chip-Halbleiterschaltung, die mit Dünn- oder Dickfilmbauelementen kombiniert sein kann. Hierzu wird beispiels·
weise ein isolierendes Trägersubstrat 2o verwendet, &ut dem einzelne Bauelemente oder integrierte Schaltungen
miteinander verknüpfendenLeitbahnen verlaufen· Iq der Fi«
gur 6 sind nur drei Endpunkte 21, 22 und 23 solcher Leitbahnen dargestellt, die für den Anschluß eines
Transistorbauelmentes gemäß Figur 5 vorgesehen sind* Die·
see Transistorbauelement wird mit seinen Kontaktflächen 17· l8 und 19 auf die zugeordneten Leitbahnendem 21, 22
und 23 auf dem Substrat 2o aufgelegt. Durch Löten oder durch Ultraschallschweißüng werden die Kontaktflächen
des Transistors mechanisch fest und elektrisch gut leitend mit den Leitbahnen auf dem Substrat verbunden·
Die erfindungsgemäße Halbleiteranordnung iet selbstver«
ständlich nicht an bestimmte HalbleiterstoTfe, Bauelementarten oder Do t iernng.sver hä L triLssa einzelner HaIb-Uiterzonan gebunden, s-mdet α läßt sich stets rhjri ver»
/jch Ledan.ir t i-§ί t en £ rf ;>nli t :, i .«ti mti«">S"i;i. Ve-) ι,.'Γ !ch
BAD ORfGiNAL
ist, daß die die Leitbahnen bzw. Kontaktflächen tragende
Halbleiterschicht abglichst hochohmig und so dick ausgebildet wird, daß zwischen den einzelnen Anschlußelektroden
des oder der gefertigten Halbleiterbauelemente auglichst keine Störkapasitäten »ehr auftreten. Der spezifische
Widerstand der hochohmigen Halbleiterschicht ist bei·» spielsweise größer als Io^ Ohmcm.
009849/1124
Claims (19)
- PatentansprücheI)J Halbleiteranordnung aus einem Halbleiterkörper mit zumindest zwei sich zu einer Oberflächenseite des Halbleiterkörpers hin erstreckenden Zonen unterschiedlichen Leitungetype, die durch auf der Halbleiteroberfläche verlaufende L·itbahnen kontaktiert sind, dadurch gekennzeichnet, daß auf der den Halbleiterzonen gemeinsamen Oberflächeneeite des Halbleiterkörpers hochohmige Halbleiterbereiche angeordnet sind, auf die sich die die Halbleiterzonen kontaktierenden Leitbahnen erstrecken·
- 2) Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die hochohmigen Halbleiterbereiche aus epitaktisch abgeschiedenem Halbleitermaterial bestehen.
- 3) Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gelunzeichnet, daß jede Leitbahn auf einen auf der Halbleiteroberfläche angeordneten hochohmigen Halbleiterbereich geführt ist, der von den übrigen hochohmigen Halbleiterbereichen getrennt ist.
- 4) Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die hochohmigen Halbleiterbereiche mesaförmig auegebildet sind.009849/1124
- 5) Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die von den hochohmigen Halbleiterbereichen unbedeckten Gebietecder den Halbleiterzonen gemeinsamen Oberflächenseite mit einer Isolierschicht bedeckt sind,
- 6) Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die hochohmigen Halbleiterbereiche aus dem gleichen einkristaliinen Halbleitermaterial wie der Halbleiterkörper bestehen.
- 7) Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die hochohmigen Halbleiterbereiche eine Dicke von ca. o,l bis o,2 BO aufweisen.
- 8) Halbleiteranordnung nach einem der vorhergehenden Aneprüche, dadurch gekennzeichnet, daß die hochohmigen Halbleiterbereiche um die ein Halbleiterbauelement bildenden Zonen an der Oberfläche des Halbleiterkörper« gruppiert sind.
- 9) Halbleiteranordnung nach einem der vorhergehend·» Aneprüche, ,dadurch gekennzeichnet, daß der Halbleiterkörper aus GÄlliumarsenid und die hochohmigen Halb-008849/1124leiterbereiche aus semiisolierendem, epitaktisch abgeschiedenem Galliumarsenid bestehen.
- 10) Verfahren zur Herstellung einer Halbleiteranordnung nach einem der vprhergehenden Ansprüche, dadurch gekonnzeichnet, daß auf einen Halbleitergrundkörper dee ersten Leitungstype epitaktisch eine für die Aufnahme der Halb« leiterzonen vorgesehene Halbleiterschicht vom zweiten Leitungetyp abgeschieden wird, und daß diese erste Epitaxieschicht mit einer zweiten, extrem hochohmigen, als Träger für die Leitbahnen vorgesehene Epitaxieschicht bedeckt wird»
- 11) Verfahren nach Anspruch Io, dadurch gekennzeichnet, daß in die zweite, extrem hochohraige Epitaxieschicht eine bis zur ersten Epitaxieschicht reichende Öffnung eingebracht wird, und daß durch diese Öffnung in die erste Epitaxieschicht die ein oder »ehrer· Halbleiterbauelemente bildenden Zonen eingebracht werden.
- 12) Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die erste Epitaxieschicht in der Öffnung mit einer Isolierschicht bedeckt wird, und daß in diese Isolierschicht zur Eindiffusion von Störstellen in begrenzte Bereiche der ersten Epitaxieschicht eine oder mehrereQ09849/112 4-Öffnungen eingebracht werden.
- 13) Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß nach der erfolgten Eindiffusion einer oder mehrerer Halbleiterzonen in die erste Epitaxieschicht die Xsolierschicht auf der Halbleiteroberfläche wieder vervollständigt und zur Eindiffusion weiterer Zonen und/oder xur Kontaktierung bereits eindiffundierter Zonen erneut strukturiert wird, und daß diese Verfahreneproze«·· sooft wiederholt werden, bis alle Haitieiterzonen hergestellt und mit Kontakten versehen sind.
- Ik) Verfahren nach ei ssen der vorhergehenden Anspruch·, dadurch gekennzeichnet, daß auf die Oberfläche des Halbleiterkörpers Metallische Leitbahnen aufgebracht werden, die von den Kontaktstellen der in der ersten Epitaxieschicht untergebrachten Halbleiterzonen auf die xweit« Epitaxieschicht führen.
- 15) Verfahren nach Anspruch ik, dadurch gekennzeichnet, daß die Leitbahnen auf der zweiten Epitaxieschicht in großflächig ausgebildete Anschiußkontakte Bünden.
- 16) Verfahren nach einea der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zwischen den Leit»009849/1124bahnen bzw» Anechlußkontakten liegenden Bereich· der zweiten Epitaxieschicht entfernt werden, ao daß von dieser Schicht nur mesaförmig ausgebildete, die Leitbahnen tragende Inseln zurückbleiben.
- 17) Verfahren nach Anspruch l6, dadurch gekennzeichnet, daß die freigelegten Bereiche der ersten Epitaxieschicht ■it eine]; Isolierschicht bedeckt werden«
- 18) Verfahren nach einest der vorhergehenden Ansprüche« dadurch gekennzeichnet, daß die metallischen Leitbahnen und Anschlußkontakte auf die Halbleiteroberfläche aufgedampft und durch stromlose oder galvanische Abscheidung verstärkt werden.
- 19) Verwendung einer Halbleiteranordnung nach einen der vorhergehenden Ansprüche zum Aufbau von Schaltungen, in« de« di· Halbleiteranordnung ait Ihren auf des aoehofesi«» f«a Halbleiterbereichen verlaufenden Luitbahttes auf zugeordnete Leitbahnbereich» auf «Inen Substrat aufg·» legt und Mit diesen, einer Schaltung zug#h8r£g«n Leitbahnen drahtfrei verbunden werden.009849/1124
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US3440114A (en) * | 1966-10-31 | 1969-04-22 | Texas Instruments Inc | Selective gold doping for high resistivity regions in silicon |
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