DE1549459B2 - Verfahren zum ueberpruefen des fehlerfreien arbeitens einer vorrichtung fuer das verarbeiten oder uebertragen binaer verschluesselter daten - Google Patents
Verfahren zum ueberpruefen des fehlerfreien arbeitens einer vorrichtung fuer das verarbeiten oder uebertragen binaer verschluesselter datenInfo
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Description
tungen dar, die der Bitanzahl eines Zeichens entspricht. Die dünnen Linien stellen nur eine Leitung
dar.
In dem dargestellten System wird den Datenbits eines Zeichens ein Paritätsbit hinzugefügt, wenn das
Zeichen dem Speicher 1 zugeführt wird, und die Parität eines dem Speicher entnommenen Zeichens wird
geprüft. Im restlichen Teil des Systems sind die Zeichen nicht mit einem Paritätsbit versehen. Die Schaltung
zur Erzeugung und Prüfung der Parität enthält einen Paritätsgenerator 7, einen Generator 9, der ein
1-Bit erzeugt, eine Stelle F im Speicherregister 2 und eine Paritätsprüfschaltung 8. Der Paritätsgenerator 7
ist über einen Schalter 10 mit den Ausgangsleitungen 6 des Rechenwerkes 3 und der Generator 9 über
einen Schalter 11 mit der Ausgangsleitung des Paritätsgenerators 7 verbunden. Die Schalter 10 und 11
sind miteinander gekoppelt. .
Unter normalen Betriebsbedingungen nehmen die Schalter 10 und 11 die Lage b ein. Die vom Rechenwerk
3 erzeugten Ergebnisdaten werden daher über die Leitung 6 dem Paritätsgenerator 7 und dem
Speicherregister 2 zugeführt. Nur zur Erklärung sei angenommen, daß das Paritätsprüfsystem auf ungerade
Parität prüft. Wenn daher eine Resultatziffer eine gerade Parität aufweist, erzeugt der Generator
eine binäre 1, die der Stelle F des Speicherregisters zugeleitet wird. Das gesamte im Speicherregister 2
befindliche Wort (Ziffer + Paritätsbit) wird dann auf ungerade Parität geprüft und dann dem Speicher zugeleitet.
Jedes dem Speicher entnommene Wort wird dem Speicherregister 2 zugeführt, seine Parität wird
durch die Paritätsprüfschaltung 8 geprüft, worauf das Zeichen ohne das Paritätsbit dem Rechenwerk zugeführt
wird.
Wenn gewünscht wird, den Teil des Rechensystems zu prüfen, der die Eingaberegister 4 und 5 und
das Rechenwerk3 umfaßt, werden die Schalter 10 und 11 in die Lage α umgeschaltet, und ein Fehlersuchprogramm
wird begonnen. Wenn es beispielsweise gewünscht wird, den vorher genannten Teil des
Rechensystems zu überprüfen, wenn das Rechenwerks auf Addieren eingestellt ist, werden zwei bekannte
Worte, die, wenn sie addiert worden sind, ein Ergebnis mit gerader Parität liefern, dem Speicher
nacheinander entnommen. Die Parität des ersten Wortes wird geprüft und dann wird das Wort dem
Eingaberegister 4 zugeleitet, worauf die Parität des zweiten Wortes geprüft und dem Eingaberegister 5
zugeführt wird. Die beiden Worte werden dann in dem Rechenwerk3 addiert und das Ergebnis wird
dem Speicherregister 2, aber auf Grund der Lage des Schalters 10 nicht dem Paritätsgenerator 7 zugeleitet.
An Stelle eines Bits vom Paritätsgenerator 7 wird die Stelle F des Speicherregisters 2 über den Schalter 11
ein 1-Bit des Generators 9 zugeführt. Die Parität des Wortes in dem Speicherregister 2 wird dann durch
die Paritätsprüfschaltung 8 geprüft. Wenn irgendein Fehler beim Durchlaufen der Information durch die
Eingaberegister 4 und 5 und das Rechenwerk 3 auftrat, wird dies durch die Paritätsprüfschaltung 8 angezeigt,
die natürlich der Einschränkung für Paritätsprüfschaltungen unterliegt. Daher werden die Daten
tatsächlich in den Teilen des Rechensystems paritätsgeprüft, in denen kein Paritätsbit vorhanden ist.
Bei der Durchführung des oben beschriebenen Fehlersuchprogramms war das Rechenwerk 3 auf Addieren
eingestellt worden. Es ist klar, daß durch Auswählen geeigneter bekannter Worte aus dem Speicher
dieses Programm in gleicher Weise wirksam ist wie bei jeder anderen, von den Rechenwerken durchgeführten
Funktion. Darüber hinaus können, wieder durch Auswählen eines oder mehrerer besonderer
Worte aus dem Speicher andere als die in der F i g. 1 dargestellten Teile eines digitalen Rechensystems in
ähnlicher Weise geprüft werden.
Obgleich die Beschreibung auf ein parallel arbeitendes System beschränkt war, ist die Erfindung
gleichfalls auf seriell arbeitende Systeme anwendbar.
Fig.2 zeigt ein Datenübertragungssystem, dem ein Paritätsprüfsystem hinzugefügt wurde. In der Figur deuten stark ausgezogene Verbindungslinien
Sammelleitungen an, über die die Bits eines Zeichens oder Bytes übertragen werden, während dünne Linien
Leitungen andeuten, über die jeweils nur ein Bit übertragen wird. Datenbytes werden beispielsweise
von einer Rechenanlage über ein Register 12 an einen Sender 13 weitergeleitet. Dieser Sender schickt
die Daten über eine Leitung 15 in serieller Form zu einem Empfänger 14. Am Empfänger werden die
Bits eines Zeichens wieder in paralleler Form einem Register 16 zugeführt. Es sei bemerkt, daß keine Paritätsbits
vom Empfänger bzw. Sender empfangen bzw. gesendet wurden. Das Register 16 hat eine Paritätsbitstelle
F, die Paritätsbits entweder von einem Generator 17 empfängt, der ein 1-Bit erzeugt oder
über einen Schalter 20 von einem Paritätsgenerator 19. Eine Paritätsprüfschaltung 18 überprüft im Register
16 befindliche, vollständige Worte (Daten + Paritätsbits).
Es sei angenommen, daß die Paritätsprüfschaltung 18 keinen Fehler anzeigt, wenn die Parität eines
Wortes in dem Register 16 ungerade ist. Das Übertragungssystem überträgt Daten in Gruppen mit einer
festen Anzahl von Worten. Am Ende jeder Gruppe wird ein besonderes Wort mit gerader Parität übertragen.
Dieses Wort kann von dem Register 12 empfangen oder in dem Sender selbst erzeugt werden.
Am Ende einer Datengruppe sendet ein Fehler in dem Empfänger ein Signal auf der Leitung 21 aus,
das anzeigt, daß eine vollständige Gruppe empfangen wurde. Dieses Signal wird dem Schalter 20 zugeleitet,
der dadurch in die Lage b umgeschaltet wird, so daß ein 1-Bit von dem Generator 17 der Stelle F des Registers
16 zugeführt wird.
Gleichzeitig wird das besondere Wort mit gerader Parität vom Empfänger in das Register 16 weitergeleitet.
Wenn dieses Wort während der Übertragung nicht verändert wurde, enthält das Register 16 ein
Wort mit ungerader Parität und die Paritätsprüfschaltung 18 erzeugt ein Signal, daß kein Fehler vorliegt.
Wenn jedoch während der Übertragung ein Fehler in dem Wort aufgetreten ist, zeigt die Paritätsprüfschaltung
einen Fehler an. Wiederum unterliegt auch dies den Einschränkungen einer Paritätsprüfung.
Beim Auftreten eines Fehlersignals wird eine Fehleranzeige durch einen nichtgezeigten Sender, der
dem Empfänger 14 zugeordnet ist, übertragen. Diese Fehleranzeige wird von einem nichtdargestellten
Empfänger, der dem Sender 13 zugeordnet ist, empfangen und das vorher erwähnte, besondere Wort mit
gerader Parität wird erneut übertragen. Wenn dann die Paritätsprüfschaltung feststellt, daß kein Fehler
vorliegt, wird die Gruppe von Datenbytes erneut übertragen.
Während der Übertragung der Datengruppen ist auf der Leitung 21 kein Signal vorhanden, und der
Schalter 20 nimmt wieder seine Lage α ein. Ein Ausgangssignal des Paritätsgenerators 19 wird daher der
Stelle? des Registers 16 zugeleitet. Der Wert des Paritätsbits des Paritätsgenerators 19 ist abhängig von
der Parität der Datenworte, die am Ausgang des Empfängers 14 vorliegen, so daß am Ausgang des
Registers 16 Datenworte mit der richtigen Parität vorliegen.
Die Paritätsprüfungen werden zwischen der Übertragung von Gruppen von Datenbytes vorgenommen
und bilden so eine Prüfmaßnahme, ohne daß die Notwendigkeit besteht, Paritätsbits mit jedem Datenwort
zu übertragen. Obgleich bei dem beschriebenen Ausführungsbeispiel die Paritätsprüfungen bei in
paralleler Form vorliegenden Datenworten vorgenommen werden, ist es klar, daß solche Prüfungen
auch durchgeführt werden können, wenn die einzelnen Bits eines Zeichens oder Wortes nacheinander
übertragen werden.
In den beiden Fig. 1 und2 sind die Schalter als
mechanische Schalter, beispielsweise Relais, dargestellt. Ebensogut könnten jedoch elektronische Schalter,
die mit Transistoren arbeiten, verwendet werden. Bei "dem in Verbindung mit Fig. 1 beschriebenen
Ausführungsbeispiel werden die Schalter 10 und 11 normalerweise durch Steuersignale betätigt, die von
dem Steuersystem der Rechenanlage geliefert werden, wenn das Fehlersuchprogramm begonnen wird.
Hierzu 1 Blatt Zeichnungen
Claims (3)
1. Verfahren zum Überprüfen des fehlerfreien 988 895 bekannt, die richtige Arbeitsweise eines Se-Arbeitens
einer Vorrichtung für das Verarbeiten 5 rienaddierwerks dadurch zu überprüfen, daß die Pa-
oder Übertragen binär verschlüsselter Daten, die ritätsbits der beiden Operanden einer Fehlererkenauf
dem Wege durch die zu überprüfende Vor- nungsschaltung zugeführt werden, die Parität des Rerichtung
kein, außerhalb derselben jedoch ein Pa- sultats durch Zählen der Ausgangssignale des Adritätsbit
mit sich führen, das im Normalbetrieb dierwerks mittels eines Paritätszählers festgestellt
aus den Ausgangsdaten der zu überprüfenden 10 und das Zählergebnis ebenfalls der Fehlererken-Vorrichtung
berechnet und hinzugefügt wird, nungsschaltung zugeleitet wird, der auch noch die
dadurch gekennzeichnet, daß im Prüf- Summe der vom Addierwerk erzeugten und durch
betrieb mindestens ein besonderes Datenwort den einen Paritätsgenerator gezählten Übertrage zuzufüh-Eingängen
der zu überprüfenden Einrichtung zu- ren ist.
geführt wird, das (die) so gewählt ist (sind), daß 15 Demgegenüber ist es Aufgabe der Erfindung, die
das am Ausgang erscheinende Datenwort eine Funktion einer Vorrichtung bzw. einer Ubertra-
Parität aufweist, die, fehlerfreies Arbeiten der zu gungsstrecke zu überprüfen, innerhalb derer die Da-
überprüfenden Vorrichtung vorausgesetzt, im tenwörter kein, außerhalb jedoch ein Paritätsbit mit
Gegensatz zu der außerhalb der Vorrichtung ver- sich führen unter gleichzeitiger Funktionsprüfung der
einbarten Parität steht, daß dieses Datenwort in 2o Paritätsstelle des Empfangsregisters,
einem Register (2; Fig. 1 bzw. 16; Fig. 2) ge- Die der Erfindung zugrunde liegende Aufgabe
speichert, dort, unabhängig davon, wie die Pari- wird mit einem Verfahren der eingangs genannten
tat des von der überprüften Vorrichtung geliefer- Art gelöst, das dadurch gekennzeichnet ist, daß im
ten Ergebnisdatenwortes tatsächlich beschaffen Prüfbetrieb mindestens ein besonderes Datenwort
ist, durch ein Eins-Bit ergänzt und einer Paritäts- 25 den Eingängen der zu überprüfenden Einrichtung zu-
prüfeinrichtung zugeleitet wird, die bei nichter- geführt wird, das (die) so gewählt ist (sind), daß das
füllter Paritätsbedingung eine Anzeige für fehler- am Ausgang erscheinende Datenwort eine Parität
haftes Arbeiten der überprüften Vorrichtung aufweist, die, fehlerfreies Arbeiten der zu überprü-
bzw. der Paritätsbitstelle des Registers liefert. fenden Vorrichtung vorausgesetzt, im Gegensatz zu der
2. Verfahren nach Anspruch 1, dadurch ge- 3O außerhalb der Vorrichtung vereinbarten Parität steht,
kennzeichnet, daß das am Ausgang der Vorrich- daß dieses Datenwort in einem Register (2; Fig. 1
tung für das Verarbeiten binär verschlüsselter bzw. 16; Fig.2) gespeichert, dort, unabhängig da-Daten
erscheinende besondere Datenwort be- von, wie die Parität des von der überprüften Vorrichkannter
Parität das von einem Rechenwerk gelie- tung gelieferten Ergebnisdatenwortes tatsächlich beferte
Resultatwort ist, das aus der Verarbeitung 35 schaffen ist, durch ein Eins-Bit ergänzt und einer
zweier paritätsgeprüfter Operandenwörter mit Paritätsprüfeinrichtung zugeleitet wird, die bei nichtausgewählter
Parität entstanden ist, deren Pari- erfüllter Paritätsbedingung eine Anzeige für fehlertätsbits
nach der Paritätsprüfung fallengelassen haftes Arbeiten der überprüften Vorrichtung bzw.
wurden. der Paritätsbitstelle des Registers liefert.
3. Verfahren nach Anspruch 1, dadurch ge- 40 Außer der einfachen Überprüfung der Funktionskennzeichnet,
daß ein am Ausgang der Vorrich- fähigkeit der Teile einer Datenverarbeitungsanlage,
tung für das Übertragen binär verschlüsselter Da- in denen die zu verarbeitenden Wörter keine Pariten
erscheinendes besonderes Datenwort bekannter tätsbits mit sich führen, ermöglicht das Verfahren geParität
jeweils einer Gruppe von Datenwörtern maß der Erfindung durch das Hinzufügen eines Parizugeordnet
ist. 45 tätsbits mit dem Binärwert Eins, zu dem am Ausgang
der überprüften Vorrichtung erscheinenden und in einem Register gespeicherten Wort auch noch das
Überprüfen der Paritätsbitstelle dieses Registers.
Ausführungsbeispiele der Erfindung werden nach-50
folgend in Verbindung mit der Zeichnung näher erläutert. Es zeigt
Die Erfindung bezieht sich auf ein Verfahren zum F i g. 1 ein Blockdiagramm eines Teils einer digita-
Überprüfen des fehlerfreien Arbeitens einer Vorrich- len Rechenanlage, in die das beispielsweise Paritätstung
für das Verarbeiten oder Übertragen binär ver- prüfsystem eingebaut ist und
schlüsselter Daten, die auf dem Wege durch die zu 55 F i g. 2 ein Blockdiagramm eines Datenübertraüberprüfende
Vorrichtung kein, außerhalb derselben gungssystems, das ein beispielsweises Paritätsprüfsyjedoch
ein Paritätsbit mit sich führen, das im Nor- stem enthält.
malbetrieb aus den Ausgangsdaten der zu überprü- Das in F i g. 1 dargestellte digitale Rechensystem
fenden Vorrichtung berechnet und hinzugefügt wird. enthält einen Datenspeicher 1, ein Speicherregister 2,
Aus der deutschen Patentschrift 1068 921 ist es 60 ein Rechenwerk 3 und zwei zum Rechenwerk gehöbekannt,
das fehlerfreie Arbeiten einer elektroni- rende Eingaberegister 4 und 5, über die Daten aus
sehen Multipliziereinrichtung durch eine Multiplika- dem Speicherregister2 dem Rechenwerks zugeführt
tion mit vorbesitmmtem Ergebnis zu überprüfen. werden. Die Ausgangssignale des Rechenwerkes wer-
Es ist weiter bekannt, beispielsweise aus dem den über die Ausgangsleitungen 6 und das Speicher-Buch
von A. P. Speiser »Digitale Rechenanlagen«, 65 registers 2 dem Speicher 1 wieder zugeführt.
1961, S. 264, zur Kontrolle der richtigen Ubertra- Das System verarbeitet die Bits eines Zeichens
1961, S. 264, zur Kontrolle der richtigen Ubertra- Das System verarbeitet die Bits eines Zeichens
gung eines Datenwortes diesem vor der Übertragung parallel, und jede der stark ausgezogenen Verbinein
aus seinen Bits abgeleitetes Paritätsbit beizugeben dungslinien in der F i g. 1 stellt eine Anzahl von Lei-
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB405666 | 1966-01-29 | ||
GB405666A GB1072835A (en) | 1966-01-29 | 1966-01-29 | Parity checking system |
DEJ0032849 | 1967-01-25 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE1549459A1 DE1549459A1 (de) | 1971-02-04 |
DE1549459B2 true DE1549459B2 (de) | 1972-12-07 |
DE1549459C DE1549459C (de) | 1973-07-05 |
Family
ID=
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3135136A1 (de) * | 1980-09-05 | 1982-04-08 | ITALTEL Società Italiana Telecomunicazioni S.p.A., 20149 Milano | "schaltungsanordnung zur stoerueberwachung von dma-steuereinheiten" |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3135136A1 (de) * | 1980-09-05 | 1982-04-08 | ITALTEL Società Italiana Telecomunicazioni S.p.A., 20149 Milano | "schaltungsanordnung zur stoerueberwachung von dma-steuereinheiten" |
Also Published As
Publication number | Publication date |
---|---|
AT270267B (de) | 1969-04-25 |
CH451567A (de) | 1968-05-15 |
ES336127A1 (es) | 1968-01-01 |
GB1072835A (en) | 1967-06-21 |
SE322363B (de) | 1970-04-06 |
DE1549459A1 (de) | 1971-02-04 |
NL6701290A (de) | 1967-07-31 |
FR1508679A (fr) | 1968-01-05 |
BE692972A (de) | 1967-07-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) | ||
E77 | Valid patent as to the heymanns-index 1977 | ||
EHJ | Ceased/non-payment of the annual fee |