DE154020T1 - Sprecher-verifikationssystem. - Google Patents

Claims (6)

Patentansprüche

1. Vorrichtung zur Identifizierung eines Sprechers, mit: einer Schaltung (EP), die von jedem Satz die charakteristischen Parameter extrahiert, die dem Sprechsignal in verschiedenen Frequenzbändern des Sprechbands zugeordnete Energiewerte sowie Vektorkomponenten sind, die jeweils auf ein Intervall der Nutzzeit für die Satzaussprache bezogen sind; einer Schaltung (DP), die den Vektor-Mittelwert berechnet und einen mittleren Parametervektor abgibt; einer Schaltung, die Histogramme der Verteilung der mittleren Parameter für viele Wiederholungen desselben Satzes bestimmt, und zwar ein Histogramm für jedes Frequenzband; einem Speicher (MEM) der Histogramme für jeden Sprecher; einer Schaltung (CP), die die Wahrscheinlichkeit berechnet, daß ein soeben gesprochener Satz zu einem gegebenen Sprecher gehört; einer eine Wahrscheinlichkeitsschwelle berechnenden Schaltung (CSV); und einer Vergleichsschaltung (CMP), die ein Signal des identifizierten Sprechers abgibt, wenn die Wahrscheinlichkeit die Wahrscheinlichkeitsschwelle überschreitet, dadurch gekennzeichnet, daß sie weiterhin folgende Baugruppen umfaßt:
- eine im Nachrichtenweg vor der die charakteristischen Parameter extrahierenden Schaltung (EP) liegende, die tat-

sächlichen Zeitpunkte des Satzbeginns und des Satzendes bestimmende Schaltung (RIF), die: in jedem Intervall einen Langzeit-Leistungswert des Sprechsignals berechnet, wobei "Langzeit" eine Periode einer bestimmten Anzahl aufeinanderfolgender Intervalle angibt, in jedem Intervall einen gewichteten Kurzzeit-Leistungswert berechnet, wobei "Kurzzeit" eine Intervallperiode ist und dieser Wert als Leistungsprodukt des Sprechsignals mit dem Verhältnis zwischen einer Sprechsignalleistung bei niedrigen Frequenzen und einer Sprechsignalleistung bei hohen Frequenzen erhalten wird; die um eine feste Menge erhöhten Langzeit-Leistungswerte mit der gewichteten Kurzzeit-Leistung vergleicht und den Zeitpunkt, zu dem der zweite Wert die ersten Werte überschreitet, als den tatsächlichen Zeitpunkt des Satzbeginns nimmt, sofern diese Bedingung für eine gegebene Anzahl aufeinanderfolgender Intervalle (FRAGB, FRAGE) nach diesem Zeitpunkt stets verwirklicht ist; diese Operationen zum Bestimmen des Satzendes unter Analysierung der Intervalle vom letzen Satzintervall zurück wiederholt; und an die die Parameter extrahierende Schaltung (EP) nur die zwischen den tatsächlichen Zeitpunkten des Satzbeginns und des Satzendes enthaltenen Intervalle liefert;
- eine Zeitabgleichschaltung (AT), die im Nachrichtenstrom hinter der die Parameter extrahierenden Schaltung (EP) liegt und eine entsprechende Tabelle, die dann als Abgleichlinie (at, Fig. 2) bezeichnet ist, zwischen den Indizes der von der die Parameter extrahierenden Schaltung gelieferten Vektorparameter und den Vektor Parametervektoren eines Referenzsatzes bestimmt und entsprechend dieser Tabelle eine neue Folge aufeinander ausgerichteter Parametervektoren erzeugt, deren Anzahl der Zahl der Parametervektoren des Referenzsatzes entspricht, wobei die Vektoren der ausgerichteten Parameter zur den Mittelwert berechnenden Schaltung (DP) gesendet werden;

weiterhin dadurch gekennzeichnet, daß die die Wahrscheinlichkeitsschwelle berechnende Schaltung (CSV) eine Schaltung (CDEV) umfaßt, die das Produkt der Standardabweichungen der Verteilungshistgramme der mittleren Parameter berechnet, wobei die

Wahrscheinlichkeitsschwelle dann durch einen Korrektivfaktor dividiert wird, der im wesentlichen aus dem Produkt der Standardabweichungen besteht, wodurch eine veränderliche Wahrscheinlichkeitsschwelle erhalten wird.

2. Vorrichtung nach Anspruch 1, mit einem Digitalumsetzer (AD) des Sprechsignals für die gesamte für die Satzaussprache nützliche Zeit, der eine Gruppe digitaler Abtastwerte erzeugt, die in einen Speicher (MMl) für digitale Abtastwerte zu schreiben sind, dadurch gekennzeichnet, daß die folgenden Baugruppen die die tatsächlichen Zeitpunkte des Satzbeginns und Satzendes bestimmende Schaltung (RIF) aufbauen:

- ein Frequenzteiler (ORF), der die Abtastfrequenz des Umsetzers (AD) für die Teilung in Zeitintervalle teilt, wobei jedes Intervall eine bestimmte Anzahl digitaler Abtastwerte umfaßt;

- eine Verzögerungsschaltung (Tl) für die digitalen Abtastwerte um eine Anzahl DN der Intervalle;

- eine Schaltung (PLT), die die Langzeit-Leistungswerte der von der Verzögerungsschaltung (Tl) empfangenen Abtastwerte berechnet und bei jedem Intervall den Logarithmus des Mittelwerts der Quadratwerte der während der letzten NFN Intervalle empfangenen Werte berechnet;

- ein erstes Register (RGl), das die Langzeit-Leistungswerte empfängt und sie dann abgibt, wenn es durch ein erstes Befähigungssignal (22) angesteuert ist, das aus dem Ausgangssignal des Frequenzteilers (OFR) besteht, das durch logische Tore (34,35,37) kommt;

- ein erster Addierer (Sl) zum Addieren des Ausgangssignals des ersten Registers (RGl) und eines konstanten Werts (von STOl), wobei der Addierer das Additionsergebnis an ein zweites Register (RG2) gibt, das ebenfalls vom ersten Befähigungssignal (22) angesteuert ist;

- eine die gewichtete Kurzzeit-Leistung berechnende Schaltung, die aus einer ersten Schaltung (PBTl), einer zweiten Schaltung (PBT2) und einer dritten Schaltung (PBT3) besteht, die die Kurzzeitleistung berechnen und die in jedem Intervall den Logarithmus des Mittelwerts der Quadratwerte der im letzten

Intervall empfangenen Werte auswerten, wobei die erste Schaltung (PBTl) die Abtastwerte, die zweite Schaltung (PBT2) die in einem Tiefpaßfilter (FPB) gefilterten Abtastwerte und die dritte Schaltung (PBT3) die in einem Hochpaßfilter (FPA) gefilterten Abtastwerte empfängt und das Ausgangssignal der dritten Schaltung vom Ausgangssignal der zweiten Schaltung in einem Subtraktor (S2) subtrahiert wird, dessen Ausgangssignal mit dem Ausgangssignal der ersten Schaltung (PBTl) in einem zweiten Addierer (S3) addiert wird;

ein drittes Register (RG3), welches das Ausgangssignal des zweiten Addieres (S3) empfängt und durch ein zweites Befähigungssignal (43) angesteuert ist, das aus dem über ein logisches Tor (42) geleiteten Ausgangssignal des Frequenzteilers (ORF) besteht;

ein programmierbarer Auf- und Abzähler (CTl), der die Intervalle, also die Perioden des Ausgangssignals des Frequenzteilers (ORF), zählt und der während der Suche nach dem Beginnpunkt des Satzes anfangend von Null aufwärts zählt und während der Suche nach den Schlußpunkt des Satzes anfangend von einen maximalen Intervallwert abwärts zählt;
ein viertes Register (RG4), das den Wert des Ausgangssignals des Zählers (CTl) speichert, wenn ein drittes Befähigungssignal (33) eintrifft;

ein zweiter Zähler (CT3), der durch das dritte Befähigungssignal (33) zurückgestellt wird und der die Perioden des Ausgangssignals des Frequenzteilers (ORF) zählt, das ihm über ein logisches Tor (47), das vom dritten Befähigungssignal (33) angesteuert wird, zugeleitet ist;

ein erster Komparator (CMP5), der das Ausgangssignal des zweiten Zählers (CT3) mit einem konstanten Wert vergleicht, der aus jener Anzahl aufeinanderfolgender Intervalle (FRAGE, FRAGB) besteht, und der dann ein Bestätigungssignal (51) abgibt, wenn das Ausgangssignal des zweiten Zählers (CT3) den konstanten Wert überschreitet;

ein zweiter Komparator (CMPl), der die Ausgangssignale des dritten Registers (RG3) und des zweiten Registers (RG2) vergleicht und, wenn das Ausgangssignal des dritten Registers

-fa- C 1 5 A Q 2

das des zweiten Registers übertrifft, das dritte Befähigungssignal (33) abgibt, das weiterhin als Sperrsignal an die logischen Tore (34,37) geleitet ist, die das erste Befähigungssignal (22) erzeugen;

- ein dritter Komparator (CMP2), der, wenn das Ausgangssignal des Auf- und Ab-Zählers (CTl) einen konstanten Wert (von STO6) überschreitet, ein Befähigungssignal (41) für das logische Tor (42), das das zweite Befähigungssignal (43) erzeugt, abgibt;

- eine Steuerlogik (LC), die auf den Empfang eines Steuersignals (PU) hin das aufsteigende sequentielle Auslesen des die digitalen Abtastwerte enthaltenden Speichers (MMl) und den Beginn des Aufwärtszählens des Auf- und Ab-Zählers (CTl) bestimmt und bei Empfang des Bestätigungssignals (51) den Ausgangswert des vierten Registers (RG4) als tatsächlichen Zeitpunkt des Satzbeginns ansieht, das Abwärtszählsignal an den Zähler (CTl) abgibt und das absteigende sequentielle Auslesen des die digitalen Abtastwerte enthaltenden Speichers (MMl) bestimmt, und auf den Empfang des Bestätigungssignals (51) den Ausgangswert des vierten Registers (RG4) als tatsächlichen Zeitpunkt des Satzendes ansieht.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die den tatsächlichen Zeitpunkt bestimmende Schaltung (RIF) weiterhin aus folgendem Baugruppen besteht:

- einem dritten Zähler (CT3), der vorn dritten Befähigungssignal (33) zurückgestellt wird und der die Perioden des Ausgangssignals des Frequenzteilers (ORF), das über das vom dritten Befähigungssignal (33) angesteuerte logische Tor (47) gesendet wird, zählt;

- einem vierten Komparator (CMP4), der das Ausgangssignal des dritten Zählers (CT3) mit einem konstanten Wert vergleicht und, soweit dieser nicht überschritten wird, ein Signal (36) abgibt, das die Durchlaßsteuerung für die logischen Tore (34,35,37), die das erste Befähigungssignal (22) abgeben, aufrechterhält, nachdem der zweite Komparator (CMPl) das

Sperrsignal (33) geliefert hat;

- einem fünftem Komperator (CMP3), der das Ausgangssignal des Auf- und Ab-Zählers (CTl) mit einem Intervallschwellenwert vergleicht, wobei das Überschreiten des Schwelle die Emission eines Fehlersignals (44) an die Steuerlogik bestimmt, die dann die Operationen stoppt.

4. Vorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die folgenden Baugruppen die Zeitabgleichschaltung (AT) aufbauen:

- ein erster Speicher (MM2), der die Parametervektoren des Bezugsatzes enthält, wobei jeder Vektor durch einen Index m (1 = m = M) identifiziert ist;

- ein zweiter Speicher (MM5), in dem die die Parameter extrahierende Schaltung (EP) die soeben berechneten Parametervektoren eines Satzes schreibt, wobei jeder Vektor durch einen Index j (1 = j = J) identifiziert ist;

- eine Richtungen berechnende Schaltung (CBC), die die Vektoren vom ersten Speicher und vom zweiten Speicher empfängt und für jedes Indexpaar (j,m) der Vektoren Richtungswerte P(j,m) berechnet, die anzeigen, von welchem vorhergehenden Paar von zusammenhängenden Indizes (j,m-l; j-l,m; j-l,m-l) das Minimum der Additionen von Differenzen zwischen entsprechenden Komponenten der Vektoren kommt;

- ein dritter Speicher (MEMP), der diese Richtungswerte P(j,m) an Stellen enthält, an denen die Adresse durch die Werte der entsprechenden Paare von Indizes j, m gegeben ist;

- eine erste Adressier- und Rechenlogik (LAR,nr,pr,j ,m), die von der vorliegenden Adresse den im dritten Speicher (MEMP) gelesenen Richtungswert P(j,m) subtrahiert und die nächste Adresse für die Speicherlesung erhält, ausgehend von der dem Indexpaar J, M entsprechenden Stellung, und die aufeinanderfolgend die erzeugten Adressen, die die Abgleichlinie (at) zusammensetzen, in einen vierten Speicher (MEMC) schreibt;

- eine zweite Adressier- und Rechenlogik (ALTE), die in sequentieller ansteigender Ordnung den vierten Speicher (MEMC) adressiert, die Indexpaare j, m der Abgleichlinie (at) liest,

den Index j zur Leseadressierung des zweiten Speichers (MM5) und den Index m zur Schreibadressierung eines fünften Speichers (MEMM) verwendet und die Werte des vorliegenden und des vorhergehenden Index vergleicht:

übersteigt der vorliegende Wert den vorhergehenden, so schreibt sie in den fünften Speicher den im zweiten Speicher gelesenen Wert, ist der vorliegende Wert gleich dem vorhergehenden Wert, so berechnet sie den Mittelwert aller auf einanderfolgenden im zweiten Speicher gelesenen Vektoren, deren Index j durch Indexpaare mit dem Wert des vorliegenden Index m gegeben ist, und schreibt ihn in den fünften Speicher, wobei dieser fünfte Speicher (MEMM) dann die Folge der Vektoren der ausgerichteten Parameter enthält;

- eine Logik (LGC), die den Betrieb der Zeitabgleichschaltung (AT) steuert.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die die Richtungen berechnende Schaltung (CBC) aus zwei in Kaskade geschalteten Konfigurationen gleicher Schaltungen, sogenannter Zellen (C(-R),.. .CO,.. .CR) besteht, die durch ungeradzahlige und geradzahlige Indizes r (-R = r = R) identifiziert sind, deren Wert die Differenz zwischen den Indizes von vom ersten Speicher (MM2) und vom zweiten Speicher (MM5) kommenden Vektoren ist, wobei die folgenden Schaltungen jede der Zellen aufbauen:

- ein fünftes Register (REG5), das von der vorhergehenden Zelle der selben Konfiguration die vom zweiten Speicher (MM5) kommenden Parametervektoren empfängt und sie zur folgenden Zelle der selben Konfiguration weitergibt;

- ein sechstes Register (RG6), das von der folgenden Zelle der selben Konfiguration die vom ersten Speicher (MM2) kommenden Parametervektoren empfängt und sie zur vorhergehenden Zelle der selben Konfiguration weitergibt;

- eine Abstandsberechnungsschaltung (CDS), die die Summe der Differenzen zwischen homologen Komponenten der Vektoren berechnet, die am Ausgang des fünften Registers (RG5) und des sechsten Registers (RG6) vorliegen;

- eine Schaltung (CDA), die akkumulierte Abstände berechnet

und die folgende Baugruppen enthält:

einen Komparator, der das Minimum zwischen drei vorliegenden Werten identifiziert, nämlich eines akkumulierten Abstandswerts, der bei der früheren Kalkulation erhalten wurde und zeitweise in einem siebten Register (RIG7) gespeichert ist, und von Werten von akkumuliertem Abstand, die am Ausgang von Schaltungen (CDA) vorliegen, welche akkumulierte Abstände der beiden Zellen von zusammenhängendem Index berechnen, die zur anderen in Kaskade geschalteten Konfiguration gehören, und der eine auf den Minimumwert von diesen drei Werten bezogene Anzeige abgibt, die einen Richtungswert P(j,m) darstellt; und einen Addierer des von der Abstandberechnungsschaltung (CDS) gelieferten Abstandswerts und des Minimums der drei Werte, wobei der Addierer die akkumulierten Abstandswerte abgibt, die zu den Eingängen der entsprechenden Schaltungen der zusammenhängenden Zellen der anderen in Kaskade geschalteten Konfiguration gesendet werden;

- eine Ansteuerschaltung (TFL), die den Betrieb der den akkumulierten Abstand berechnenden Schaltung (CDA) und des siebenten Registers (REG7) in Gang setzt, wenn sie das gleichzeitige Vorhandensein von Daten an den Ausgängen des fünften Registers (REG5) und des sechsten Registers (REG6) feststellt.

6. Vorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die die Wahrscheinlichkeitsschwelle berechnende Schaltung (CSV) aus folgenden Baugruppen besteht:

- der die Standardabweichung des jeweiligen Sprecherhistogramms, das vom Histogramm-Speicher (MEM) empfangen wird, berechnenden Schaltung (CDEV);

- Registern (Rl,...RK), und zwar jeweils einem für jedes Histogramm, die vorübergehend den entsprechenden Wert der Standardabweichung, der von der die Standdardabweichung berechnenden Schaltung (CDEV) geliefert wird, speichern;

- einer Schaltung (PRD), die das Produkt der in diesen Registern (Rl,...,RK) vorhandenen Werte berechnet;

einem ersten Teiler (DVSl), der die von der das Produkt berechnenden Schaltung (PRD) empfangenen Werte durch einen konstanten Normalisierungswert (σ vtq_RM) teilt;

eine Leistungsanhebeschaltung (ELP), die die Z-te Potenz und dann die Z-te Wurzel des Werts berechnet, der vom ersten Teiler (DVSl) empfangen wird, wobei Z = ein fester Exponentialfaktor, und K = die Histogrammzahl;

einen zweiten Teiler (DVS2), der die Wahrscheinlichkeitsschwelle durch einen Wert teilt, der am Ausgang der Leistungsanhebeschaltung (ELP) vorliegt, wodurch die variable Wahrscheinlichkeitsschwelle erhalten wird;

einer die Steuer- und Synchronisationssignale erzeugenden Schaltung (GSI).