DE1524898B2

DE1524898B2 - Datenspeicher mit direktem mehrdimensionalen Zugriffzur gleichzeitigen Entnahme mehrerer Wörter

Info

Publication number: DE1524898B2
Application number: DE1524898A
Authority: DE
Inventors: Arnold Newburgh N.Y. Weinberger (V.St.A.)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1966-12-28
Filing date: 1967-12-27
Publication date: 1974-03-07
Also published as: DE1524898A1; GB1156380A; FR1543788A; DE1524898C3; US3466611A

Description

Die Erfindung bezieht sich auf einen Datenspeicher mit direktem mehrdimensionalem Zugriff zur gleichzeitigen Entnahme mehrerer Wörter, die je aus mehreren Bits bestehen, welcher Datenspeicher aus mehreren gleichartigen, an einander entsprechenden Speicherpositionen je ein Bit desselben Wortes enthaltenden Speicherteilen aufgebaut ist, mit vom Adreßregister gesteuerten Schiebeschaltungen (Schiebern), die die Zuordnung der nötigen, der Anzahl der gleichzeitig anzuwählenden Wörter entsprechenden Zahl von Aufrufeinrichtungen bzw. Leseverstärkern zu den gewünschten Treibleitungen bzw. Leseleitungen vornehmen.

Die Hersteller datenverarbeitender Systeme sind bemüht, Geschwindigkeit und Leistung der Systeme immer weiter zu erhöhen. Beim gegenwärtigen Stand der Technik erreichen jedoch bereits viele logische , Schaltungen und auch Speicherelemente eine Geschwindigkeit, die durch die Elektronengeschwindigkeit im Leiter begrenzt wird und demnach nicht weiter gesteigert werden kann. Man muß also nach anderen Wegen suchen, wenn die Geschwindigkeit noch mehr gesteigert werden soll. Ein Weg dorthin ist beispielsweise der, Daten gleichzeitig zu verarbeiten, um somit Operationen gleichzeitig ablaufen lassen zu können, wie es in Simultan-Datenverarbeitungsanlagen bereits geschieht. Dabei ist erforderlich, daß die notwendigen Operanden gleichzeitig zur Verfügung stehen, um sie dann auch im wesentlichen gleichzeitig an die betreffenden Recheneinheiten liefern zu können. Um die Operanden zu erhalten, können mehrere einzeln adressierbare Speicher verwendet werden. In einem derartigen System enthält die gesamte Maschine im wesentlichen jedoch mehrere einzelne Rechner, von denen wiederum jeder einzelne seine separaten Speicher- und arithmetischen Einheiten hat, die nur in einer umfangreichen zentralen Steuereinheit miteinander verbunden sind. Der Grad der Gleichzeitigkeit der ablaufenden Operationen hängt insofern von der Art der Adressenerstellung ab, als die Anzahl der logischen Schaltungen, die zum Erzeugen der gleichzeitigen Adressen erforderlich sind, umgekehrt proportional der für die Erstellung der Adressen notwendigen Zeit ist; d. h., eine erwünschte Geschwindigkeitserhöhung erfordert einen hohen Schaltungsmehraufwand.

Der Erfindung liegt die Aufgabe zugrunde, ein schnelles Speichersystem mit niedrigem Aufwand an logischen Schaltungen zu erstellen.

Diese Aufgabe wird dadurch gelöst, daß jeder Speicherteil so viele (N) Leseleitungen enthält, als Wörter gleichzeitig entnommen werden sollen, und daß die Treibleitungen und die Leseleitungen in jedem Speicherteil so angeordnet sind, daß auf allen Treibleitungen keine zwei benachbarten Bitspeicherstellen auf dieselbe Leseleitung einwirken.

Damit werden die Vorteile erzielt, daß das Speichersystem durch Verwendung eines Modulkonzepts sowohl für den gleichzeitigen Zugriff auf mehrere Wörter als auch für den Zugriff in zwei und mehr Richtungen geeignet und damit äußerst anpassungsfähig ist, während gleichzeitig die Anzahl

der notwendigen Wicklungen innerhalb eines einzelnen Speichermoduls so klein wie möglich gehalten wird.

Gemäß einer Weiterbildung der Erfindung erfolgt die Verschiebung der Ausgangs- gegen die Eingangsleitungen der Schieber unter Steuerung des Registers »Anzahl der Wörter« über Und-Schaltungen, die mit Torschaltungen verbunden sind, die von den in Umsetzern auf die Basis 4 umgesetzten X-, Y- und Z-Startadressen gesteuert werden, und die Eingangsleitungen der Schieber werden vom Wort 0, 1, 2 oder η im Datenspeicher-Register und vom Taktgeber in Abhängigkeit von einem Schreib- oder Lesezugriff gesteuert.

Ferner sind gemäß der Erfindung die Lesewicklungen in einer Logikschaltung zur Verschiebung der Leseleitungsausgänge des Speichers auf die Leseleitungseingänge der Leseverstärker, im folgenden Rotator genannt, je mit den Eingängen von Torschaltungen verbunden, die von den beiden wertniedrigen Bits der Summe der in einem binären Addierwerk aufsummierten X-, Y- und Z-Startadressen nach Umschlüsselung in einem Umschlüßler so gesteuert werden, daß die Lesewicklungen mit dem der Summe entsprechenden Drehbetrag über Oder-Schaltungen mit den Leseverstärkern verbunden sind.

Damit wird erreicht, daß bereits mit der Vorgabe der Startadressen vereinfachend die notwendige Vertauschung der Leseleitungen festgelegt wird.

Schließlich erfolgt die Verbindung der die Leseverstärker verlassenden Leseleitungen mit dem die gelesenen Speicherwerte aufnehmenden Datenspeicher-Register in einer Sperreinheit in Abhängigkeit vom Inhalt des Registers »Anzahl der Wörter« unter Steuerung des Taktgebers bei einem Lesezugriff derart, daß das im Speicherwürfel enthaltene Wort über vom Taktgeber gesteuerte Torschaltungen eine vorgegebene Stelle des Datenspeicher-Registers einnimmt.

Damit wird erreicht, daß unabhängig von der Lage der Startadresse im Datenspeicher und unabhängig von der Anzahl der gleichzeitig entnommenen Worte die Daten im Datenspeicher-Register an immer der gleichen Stelle erscheinen und ohne zusätzliche Operationen aus dem Register entnommen werden können. Schließlich wird gemäß der Erfindung das Maß der Vertauschung (/) aus der Beziehung

J = Rest (Z+Y+Z) Modulo N

bestimmt, wo X, Y und Z die Startadressen eines dreidimensionalen Datenspeichers und Af die Anzahl der Leseleitungen eines Speicherteils sind.

Die Erfindung wird an Hand der Zeichnungen im einzelnen erläutert.

Es zeigen

F i g. IA und 1B ein zusammengesetztes Funktions-Blockdiagramm eines Mehrwort-Speichersystems mit mehreren Entnahmerichtungen in erfindungsgemäßer Ausführung,

F i g. 2A bis 2 C eine zusammengesetzte schematische Darstellung des Blocks »Hauptsteuerung« aus Fig. 1,

Fig. 3 die zusammengesetzte Darstellung eines Speicherwürfels, die die Treiberwicklungen für jede Ebene und die zugehörigen Querverbindungen zeigt, F i g. 4A und 4 B eine zusammengesetzte Darstellung der logischen Blockdiagramme des Blocks »Interne Steuerung« der Fig. 1,

F i g. 5 A und 5 B eine zusammengesetzte schematische Darstellung eines Teiles des Blocks »Datenspeicher-Register« der Fig. 1,

Fig. 6A und 6B eine zusammengesetzte schematische Darstellung des in Fig. 4 A dargestellten Blocks »Z-Schieber«,

ίο Fig. 7A und 7B eine zusammengesetzte schematische Darstellung des in der Fig. 4A dargestellten Blocks »y-Schieber«,

Fig. 8 eine schematische Darstellung des in Fig. 4B dargestellten Blocks »Rotator«,

Fig. 9 eine schematische Darstellung des in Fig. 4 dargestellten Blocks »Sperreinheit«.

Das gesamte System enthält mehrere Speichermodule mit Zugriffsmöglichkeit auf den Inhalt. Die adressierten Bits bilden Maschinenwörter. Das in F i g. 1 dargestellte gesamte System enthält die Hauptsteuerung 2, die, wie aus der nachfolgenden Beschreibung der Fig. 2 zu ersehen ist, die Adreßregister des ganzen Systems steuert, die das Anfangsbit eines gegebenen Zugriffs innerhalb jedes Speicheras moduls, die Richtung des Zugriffs und die Anzahl der zu adressierenden Wörter oder Bits pro Modul spezifiziert. Die Ausgangsleitung der Hauptsteuerung 2 läuft parallel zu den verschiedenen Speichermoduln, von denen jede einen Speicherwürfel 4, eine Speichertorschaltung 6, die Interne Steuerung 8 und' den zugehörigen Teil des Daten-Speicherregisters 10 enthält. Dieser Speichermodul ist in F i g. 1 von einer gestrichelten Linie umgeben. Die Speichermodule sind gleich und arbeiten parallel, indem sie auf die von der Hauptsteuerung gegebenen Instruktionen ansprechen. Es ist jedoch zu beachten, daß der Speicherwürfel 4 eine passende Bezeichnung für den SD-Würfel ist, wie er in der vorliegenden Ausführung genau erklärt ist. Statt des Speicherwürfels kann jedoch auch jede andere Art der Speicherkonfiguration in ähnlicher Weise verwendet werden, wie z. B. ein ein- oder zweidimensionaler Speicher.

Nachfolgend werden die verschiedenen Zugriffsarten und.die Arten der Speicheradressierung sowie der Erregung der verschiedenen Treiberleitungen und der Abfragung der Leseleitungen allgemein erläutert. Angenommen, jedes Speichermodul enthält 512 Bitspeicherstellen, und der Zugriff soll gleichzeitig auf höchstens N (z. B. 4) Bits des besagten Speichers er-

folgen. In diesem Fall kann der Speicher in N (4) Gruppen zu je K (128) Bits aufgeteilt werden. Die Gesamtzahl der Bits in jedem Modul entspricht K ■ N oder 512 Bits. Gemäß den Prinzipien der vorliegenden Erfindung darf nicht mehr als ein Bit aus jeder Gruppe gleichzeitig ausgelesen werden, was zum ersten Konzept des vorliegenden Systems führt, in dem zur Bedienung der 512 Bits N (4) logisch verschiedene Leseleitungen benötigt werden. Außerdem benötigt jedes Bit nur eine Leseleitung, und im vorliegenden Beispiel bedient jede Leseleitung nur eine der 128 Bitgruppen. Um die Auswahlkomplexität oder Adressierung der verschiedenen Bits innerhalb eines Speichers zu reduzieren, muß die Anzahl der zulässigen Kombinationen von N (4) Bits notwendigerweise auf die Kombination beschränkt werden, die bei der Zulassung einer einfachen Auswahl besonders nützlich sind. Für eine praktische Ausführung der breiten Konzepte der Erfindung ist also die An-

zahl der Auswahlsignale, die ein Speicherbit steuern, nicht eine Funktion der zulässigen Bitkombinationen, die gleichzeitig adressiert werden können, sondern eine Funktion des Komplexitätsgrades, den man aufnehmen und in die Auswahlschaltung einbauen will. Drei Beispiele für solche möglichen Auswahlkombinationen, die zu Systemen führen, die einigermaßen gut zu konstruieren sind, sind die bekannten ein-, zwei- und dreidimensionalen Speicheranordnungen, ίο

In dem in F i g. 1 dargestellten Blockdiagramm des Speichersystems speist die Hauptsteuerung 2 mehrere Speicherwürfel 4 mit den zugehörigen Speichertorschaltungen 6 und den Internen Steuerungen 8. Jede Interne Steuerung 8 ist mit dem Datenspeicher-Register 10 verbunden. Die vorliegende Ausführung zeigt nur vier Speicherwürfel, in der Praxis sind es mehr.

Der Speicherwürfel 4 läßt sich am besten durch F i g. 3 erklären. Für die vorliegenden Darstellungszwecke ist der Würfel als ein 8 · 8 · 8 großes EIement dargestellt, das in der Praxis weit größer ist. Fig. 3 zeigt im einzelnen die Treiberleitungen für die acht separaten Ebenen. Die Ebenen sind von 0 bis einschließlich 7 numeriert. Die Kabel unten in F i g. 3 sind mit nicht dargestellten Speichertorschaltungen verbunden. Der Speicherwürfel für diese Ausführung besteht aus 512 Elementen, von denen jedes ein Kern ist. Die Numerierung der Kerne erfolgt z. B. in Oktalzahlen von 000 bis einschließlich 777. Die Anfangsadresse eines Zugriffs kann ungeachtet der X-, Y- oder Z-Richtung (das sind die von einem Endpunkt eines Würfels ausgehenden Richtungen) durch drei Oktalzahlen von je einer Stelle dargestellt werden. Dabei kann sich die erste Zahl auf die X-Adresse, die zweite auf die Y- und die dritte auf die Z-Adresse beziehen. Die Anfangsadresse 430 würde z. B. bedeuten, daß die X-Adresse 4, die Y-Adresse 3 und die Z-Adresse 0 ist. Der Zugriff kann dann von dieser Anfangsadresse in einer der Richtungen X, Y oder Z erfolgen.

Es ist zu beachten, daß jeder Speicherwürfel eine Bitposition für die im System verwendeten Speicherwörter enthält. Die Anzahl der Bits in den Speicher-' Wörtern entspricht der Anzahl der Speicherwürfel. Wie bereits gesagt, hat die vorliegende Ausführung vier Speicherwürfel, so daß sich vier Bits in den Speicherwörtern befinden. Die Anzahl von Speicher-Wörtern, die gleichzeitig abgefragt werden kann, hängt von der Größe des Speicherwürfels und dem vorgesehenen Schaltungsumfang ab. Um die damit verbundenen Prinzipien zu zeigen, ist diese Ausführung auf maximal vier Speicherwörter begrenzt. Mit anderen Worten, es können gleichzeitig 1 bis 4 Speicherwörter abgefragt werden. Dieses Verfahren wird später genauer erklärt. Die vorliegende Ausführung hat in jedem Speicherwürfel 8 Speicherebenen.

Es hängt von der Flußrichtung des Treiberimpulses ab, ob sich der Speicher in einem »Lese«- oder »Schreib«-Zyklus befindet.

Die Hauptsteuerung ist in Fig. 2 dargestellt. Diese Hauptsteuerung ist nur einmal vorhanden, ungeachtet der Größe des Speichersystems. Die an das Speichersystem gegebene Steuerungsmfonnation ist oben in F i g. 2 gezeigt. Wenn man die Figur von links nach rechts betrachtet, ist die linke Leitung mit der Beschriftung »Schreibzugriff« erregt, wenn der Zugriff ein »Schreibzugriff« ist. Entsprechendes gilt für die Leitung mit der Beschriftung »Lesezugriff«. Jede dieser Leitungen kann den Taktgeber in Tätigkeit setzen. Die »Zugriffsrichtung« wird durch eine binäre Zahl aus zwei Bits angezeigt, die entweder einen X-, Y- oder Z-Zugriff bedeutet. Das Register »Anzahl der Wörter« enthält eine binäre Zahl aus drei Bits. Es wird später gezeigt, wie dieses Register die Sperrschaltungen steuert, damit die richtige Anzahl von Treibern 1 bis 4 erregt wird. Die »Startadresse« besteht aus drei Binärfeldern zu je drei Bits: jedes Feld enthätl eine Oktalziffer. Der Taktgeber 209 des Systems ist links unten in Fig. 2C dargestellt.

Wie aus F i g. 2 zu ersehen ist, enthält die vollständige Systemadresse die »Zugriffsrichtung«, die »Anzahl der Wörter«, »Lesen oder Schreiben« und die »Startadresse« (A). Das Feld »Anzahl der Wörter« steuert, wie oben erwähnt, die Sperrschaltungen in den Internen Steuerungen 8. Die »Startadressen« für X, Y und Z werden auf das Addierwerk 16 gegeben, und die beiden wertniederen Bits vom Addierwerk 16 zur Steuerung der Verschiebung der Leseleitungen werden in einem Umschlüßler umge-, schlüsselt. Die Schaltungen für die Verschiebung befinden sich in den Internen Steuerungen 8 und werden später genauer erklärt. Die X- und Y-Startadressen werden durch die Umsetzer auf Basis 4 (18) und (20) auf die Viererbasis umgewandelt, und es wird später gezeigt, wie die Ausgangssignale der Umsetzer auf Basis 4 (18 und 20) die X- und Y-Schieber steuern, die sich in den Internen Steuerungen 8 befinden. Die Startadressen werden auf die Umschlüßler 22, 24 und 26 gegeben, wo die drei Bits so entschlüsselt werden, daß eine von acht Leitungen erregt wird. Der Umschlüßler 22 speist die »Lesetorschaltung« 28 und die »Schreibtorschaltung« 30. Es ist zu beachten, daß nur ein Umschlüßler, wie z. B. 22, für einen X- oder Y-Zugriff benötigt wird. Im Falle eines X- oder Y-Zugriffs wählt der Umschlüßler 22 eine Ebene aus, in welcher der Zugriff erfolgen soll, und diese Auswahl wird durch die Z-Startadresse bestimmt. Der Umschlüßler 26 speist die oberen acht Leitungen der »Lesetorschaltung« 32 und die oberen acht Leitungen der »Schreibtorschaltung« 34. Der Umschlüßler 24 speist die unteren acht Leitungen¹ der »Lesetorschaltung« 32 und die unteren acht Leitungen der »Schreibtorschaltung« 34.

Die Internen Steuerungen sind in Fig. 4 dargestellt. Die verschiedenen Ein- und Ausgänge in Fig. 4 stimmen mit denen der Fig. 1 überein. Die vier Treiber 36, 38, 40 und 42 sind mit dem zugehörigen X-Schieber 44 und die vier Treiber 44, 46, 48 und 50 mit dem zugehörigen Γ-Schieber 52 verbunden. Der X-Schieber 44 und der Y-Schieber 52 sind identisch. F i g. 6 und 7 mit den X- und Y-Schiebern enthalten identische Schaltungen, sind jedoch beide dargestellt, da sie im späteren Verlauf der Beschreibung bei der genauen Verfolgung einzelner Stromkreise bei der Durchführung eines bestimmten Beispiels nützlich sind. Im »Leseteil« eines Speicherzyklus werden die X- und Y-Treiber über die Leitungen 54 und 56 erregt, die von der Hauptsteuerung in Fig. 2 kommen. Im »Schreibteil« eines Speicherzyklus werden die X- und Y-Treiber über die Leitungen 58 und 60 erregt, die mit den Kabeln 63 bzw. 65 in Und-Schaltung verbunden sind, welche vom Datenspeicher-Register 10 kommen. Mit anderen Worten, im «Leseteil» eines Speicherzyklus werden zunächst alle Treiber erregt. Einige werden jedoch gemäß der später fol-

genden Erklärung in den Schiebern 44 und 52 gesperrt. Während des »Schreibteils« eines Speicherzyklus werden die Treiber zunächst durch »Einsen« erregt, die im Datenspeicher-Register 10 gespeichert sind. Wie später erklärt wird, können einige der angewählten Treiber in den X- und Y-Schiebern während des »Schreibteils« eines Speicherzyklus gesperrt werden. Die genaue Arbeitsweise der Schieber wird später erklärt, jedoch kann jetzt schon gesagt werden, daß das Sperren in den Schiebern über die Kabel 62 und 64 erfolgt, die von dem Register »Anzahl der Wörter« in der Hauptsteuerung2 (Fig. 2) kommen. Wenn dieses Register das binäre Äquivalent der Zahl »Eins« enthält, werden drei Treiber gesperrt. Wenn es das binäre Äquivalent einer »Zwei« enthält, werden zwei Leitungen gesperrt. Enthält es das binäre Äquivalent einer »Drei«, wird eine Leitung und bei dem binären Äquivalent von »Vier« keine gesperrt. Man erhält einen einzelnen X- oder Y-Zugriff, indem man eine binäre »Eins« von der Leitung 66, oben in Fig. 2A, entweder auf das Kabel 62 oder das Kabel 64 gibt. Auch dieser Vorgang wird später genauer beschrieben.

Man kann vier aufeinanderfolgende Bits in den Richtungen X, Y oder Z so anordnen, daß zwei nebeneinanderliegende Bits nicht von derselben Lesewicklung erfaßt werden, nämlich mit einer diagonalen Wicklungsanordnung in der Ebene und einer stufenförmigen Anordnung der Wicklungen von Ebene zu Ebene, 'wodurch eine solche Überschneidung von Bits in der vertikalen oder Z-Richtung vermieden wird. Um eine bestimmte Leseleitung zu ermitteln, an der eine bestimmte Adresse A liegt, kann die folgende Formel verwendet werden:

J = Rest von (X+Y+Z) Modulo N.

Bei dieser dreidimensionalen Speicheranordnung wird die Neunbitadresse in Oktalgruppen zu drei Bits aufgeteilt, die als X-, Y- und Z-Teile decodiert werden. Somit wird eine Adresse A = S (000000101) decodiert als X = 0, Y = 0, Z = 5. Da N = 4 sein soll, liegt die Adresse auf der Leseleitung 1. Als zweites Beispiel wird eine Adresse ^t = 123 (001 111 011) angenommen, die als X = 1, Y = 7 und Z = 3 decodiert wird. Das Einsetzen dieser Werte in obige Formel ergibt das Erscheinen der Adresse auf der Abfrageleitung 3 usw.

Die vier Leseleitungen in F i g. 4 sind als Kabel 68 dargestellt. Der Grad der Verschiebung ist, wie gesagt, gleich den zwei wertniederen Bits der Summe aus den X-, Y- und Z-Startadressen, die man aus der Formel

/ = Rest (X+Y+Z) Modulo N

erhält.

Wenn diese Summe in den beiden wertniederen Bits eine Zahl enthält, sind diese zwei Bits der Rest /, und sie kommen über das Kabel 70 von der in F i g. 2 dargestellten Schaltung und laufen zum Rotator 72 weiter. Einzelheiten des Rotators sind in Fig. 8 dargestellt und werden später genauer erklärt. Vier Leseverstärker (für jede Leseleitung einer) sind mit 74 bezeichnet und speisen die Sperrschaltung 76. Diese sorgt dafür, daß nur die richtige Anzahl Leseleitungen (1 bis 4) aktiv wird, und steuert außerdem die anfängliche Rückstellung des Datenspeicher-Registers bei einem »LesezugrifE«. Das Datenspeicher-Register kann vier Wörter speichern, und es kann erwünscht sein, nur eines, zwei oder drei dieser Wörter bei einem Lesezugriff zu ersetzen. Die in F i g. 9 genau dargestellte Sperreinheit gestattet das Löschen nur der gewünschten Anzahl der Wörter im Datenspeicher-Register 10. . ..;..■

F i g. 5 zeigt das Datenspeicher-Register im einzelnen. Es enthält vier Wortspeicherstellen mit je vier ίο Bits. In den Fig. 1 und 4 ist zu sehen, daß drei Kabel jede »Interne Steuerung« 8 mit dem Datenspeicher-Register 10 verbinden. Das obere Kabel, z. B. 80, wird zum Rückstellen des Datenspeicher-Registers bei einem »Lesezugriff« unter Steuerung der Sperreinheit 76 benutzt. Das mittlere Kabel, z. B. 82, wird zum Lesen neuer Informationen aus dem Speicherwürfel 4 in das zurückgestellte Datenspeicher-Register verwendet. Das untere Kabel, ζ. Β. 84, wird benutzt, um Informationen aus dem Datenspeicher-Register 10 in den Speicherwürfel 4 zu schreiben. Die Wörter können, wie gezeigt, aus dem Rechner über die Kabel 86 in das Datenspeicher-Register geladen werden. Informationen können vom Datenspeicher-Register über die Kabel 88 in den Rechner gelangen.

Der in der F i g. 4 in Blockform dargestellte X-Schieber44 kann mit Hilfe der Fig. 6 erklärt werden. In F i g. 6 kommen die vier links oben dargestellten Eingangsleitungen von vier Treibern, und die acht Ausgangsleitungen (von denen höchstens vier

gleichzeitig erregt werden können) rechts unten füh-*" ren zu acht X-Leitungen. Im Fall eines Y-Zugriffs entspricht der Betrag des Z-Schiebers der X-Startadresse (3-Bit-Teil). Wenn die Z-Startadresse 0 ist, erfolgt keine Verschiebung, und die ankommenden Leitungen links oben in F i g. 6 sind mit der gleichen Bezeichnung auch die abgehenden Leitungen auf der rechten Seite der F i g. 6, wenn keine gesperrt ist. In diesem Falle werden die Torschaltungen 90 und 92 erregt. Wenn die Startadresse 1 ist, werden die Torschaltungen 94 und 92 erregt, und die »0«-Eingangsleitung kommt z. B. auf der »1 «-Ausgangsleitung heraus, und die anderen Eingangsleitungen werden entsprechend verschoben. Die größte Verschiebung beträgt 7, und in diesem Falle kann der Zugriff nur auf ein Wort erfolgen. Die Leitungen von dem Register »Anzahl der Wörter« oben in F i g. 2 sind die oben in F i g. 6 dargestellten. Wenn dieses Register das binäre Äquivalent der Zahl 4 enthält, werden die Leitungen 96, 98 und 100 erregt. In F i g. 6 oben ist zu sehen, daß alle vier Leitungen 102, 104, 106 und 108 erregt werden, wodurch alle vier Torschaltungen 110,112,114 und 116 durchgeschaltet werden. Wenn das Register »Anzahl der Wörter« das binäre Äquivalent der Zahl 3 enthält, werden nur die Leitungen Hl und 113 erregt, wodurch die Leitungen 104, 106 und 108 erregt und die Torschaltungen 112,114, 116 durchgeschaltet werden. Es ist zu beachten, daß die Torschaltung 110 nicht durchgeschaltet ist und in diesem Fall nur drei Treiber mit dem Eingang des Schiebers verbunden sind. Wenn das Register »Anzahl der Wörter« das binäre Äquivalent der Zahl 2 enthält, werden nur die Torschaltungen 114 und 116 durchgeschaltet, und wenn das Register das binäre Äquivalent der Zahl 1 enthält, nur die Torschaltung 116.

Der zweite Weg ist der, daß der X-Schieber gesteuert wird. Die X-Startadresse wird wie vorher auf den X-Schieber gegeben, aber von Leitung 66 (F i g. 2

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oben) wird eine binäre »Eins« auf Leitung 111 (F i g. 6 oben) gegeben. Dadurch wird über die Torschaltung 116 nur ein benötigter Treiber erregt (die anderen drei werden gesperrt).

Da der in F i g. 7 dargestellte Y-Schieber genauso arbeitet, wird er nicht näher beschrieben.

Die dritte Möglichkeit ist die, sowohl X- als auch Y-Schieber zu steuern, welches zu einem Z-Zugriff führt. Aus F i g. 2 ist zu ersehen, daß im Falle eines Z-Zugriffs die Leitung 210 erregt wird, wodurch der Inhalt des Registers »Anzahl der Wörter« und die Z-Startadresse über die Kabel 152, 62, 154, 64 auf den X- und Y-Schieber gegeben werden.

Im Falle dieses selben Z-Zugriffs werden die Z-Treiber auf ähnliche Art und Weise unter Steuerung des Umschlüßlers 26 (F i g. 2) angewählt.

Eines der nicht naheliegenden Merkmale des vorliegenden Datenspeichers ist die einfache Drehung eines einzelnen Satzes von vier Leseleitungen. Voraussetzung ist, daß das durch die Startadresse definierte Wort ungeachtet des Zugriffs in X-, Y- oder Z-Richtung von der Wortposition »0« des Datenspeicher-Registers 10 kommt oder dorthin läuft. Das Wort nach der Startadresse sollte mit der Wortposition »1« des Datenspeicher-Registers verbunden sein usw. Der in F i g. 8 dargestellte Rotator besteht im wesentlichen aus vier Torschaltungen. Eine ergibt keine Drehung, eine eine Drehung um 1, eine andere eine Drehung um 2 und eine dritte eine Drehung uin 3. Die vier Torschaltungen 130, 132, 134 und 136 in Fig. 8 zeigen mit der Numerierung ihrer Ausgangsleitungen den Grad der Drehung an, den jede Torschaltung verursacht. Die Torschaltungen werden durch das decodierte Ausgangssignal des Addierwerks erregt, das die X-, Y- und Z-Startadressen summiert. Wie bereits gesagt, addiert das Addierwerk die X-, Y- und Z-Teile der Adresse A und nimmt nur die beiden wertniederen Bits der Summe, die die Formel

/ (Drehung) = Rest (X+ Y+Z) Modulo N (4)

darstellen. Von dieser Summe werden nur die beiden wertniederen binären Bits verwendet, und somit kann der Drehungsgrad jede Zahl von 0 bis einschließlich 3 sein.

Die in Fig. 9 dargestellte Sperreinheit ist den Sperrschaltungen für die Schieber ähnlich und braucht nicht näher beschrieben zu werden.

Um die Arbeitsweise des Speichersystems zu zeigen, werden jetzt einige Beispiele im einzelnen genauer erklärt.

Beispiel 1

Zugriffsrichtung Y

Anzahl der Wörter 2

.Sf-Startadresse 1

Y-Startadresse 2

Z-Startadresse 3

Zugriffsart »Lesen«

Aus F i g. 2 ist zu ersehen, daß die Zugriffsleitung 138 »Lesen« erregt ist. Die Y-Leitung 140 wird erregt, wodurch die Leitungen 142,144,146 über die Oder-Blocks 141, 143 und 145 angeschaltet werden. Die Schaltungen 148 und 150 werden dadurch erregt, und der Umschlüßler 22 gibt ein Ausgangssignal auf seine Leitung 3. Die Startadresse wird folgendermaßen summiert:

TTÖ Drehbetrag = 2

Das Ausgangssignal am Kabel 70 wird auf den in F i g. 4 und 8 dargestellten Rotator 72 gegeben. Torschaltung 134 (F i g. 8) wird erregt. Kabel 152 hat ein Ausgangssignal, das auf den in F i g. 4 und 6 dargestellten Af-Schieber 44 gegeben wird Die Torschaltungen 92 und 94 in Fig. 6 werden erregt. Kabel 62 enthält den Inhalt des Registers »Anzahl der Wörter« und hat ein Ausgangssignal, das auf den AT-Schieber 44 in den F i g. 4 und 6 geht. Die Leitungen 96 und 113 in Fig. 6 werden erregt, wodurch die Torschaltungen 114 und 116 leitend werden. Kabel 154 hat ein Ausgangssignal, das auf

ao den Y-Schieber 52 in F i g. 4 und 7 geht. Die Torschaltungen 156 und 190 der F i g. 7 werden leitend. Kabel 64 hat ein Ausgangssignal, das ebenfalls auf den in F i g. 4 und 7 dargestellten Y-Schieber 52-geht. Leitung 160 in F i g. 7 wird erregt, wodurch die Torschaltung 158 leitend wird. Kabel 162 hat ein Ausgangssignal, das auf die Sperre 76 in den F i g. 4 und 9 geht. Die Leitungen 164 und 166 in F i g. 9 werden erregt, wodurch die Torschaltungen 168 und 170 leitend werden. ^.

Nachdem beschrieben wurde, wie die ersten Schaltungen erregt werden, können die übrigen Operationen für einen eindimensionalen Speicher durch Aufzählen der Funktionen beschrieben werden, die von jedem Taktimpuls übernommen werden.

CL-1-Leitung 172 wird erregt. Sie läuft durch die F i g. 4 und 9 und hat die Aufgabe, die Wortpositionen 0 und 1 im Datenspeicher-Register 10 zurückzustellen. Zu diesem Zweck läuft der Impuls auf Leitung 172 (Fig. 9) über die Torschaltungen 168 und 170. In F i g. 4 ist zu sehen, daß die Schaltung 174 erregt wird, um den Ausgang der Sperrschaltung 76 mit der 0- oder Löschseite der Flipflops im Datenregister 10 zu verbinden.

Die CL-2-Leitung 178 (Fig. 2) wird erregt und schaltet die Lesetorschaltung 28 ein. Die Lesetorschaltung 32 wird ebenfalls erregt, ist jedoch zu diesem Zeitpunkt noch nicht wirksam, da die Umschlüßler 24 und 26 kein Ausgangssignal haben. Der Ausgang des Y-Schiebers 52 (Fig. 4) wird mit den linken Enden der Y-Treiberleitungen in Ebene 3 (Fig. 3) verbunden. Der Ausgang des Af-Schiebers 44 (F i g. 4) wird mit dem unteren Ende der X-Treiberleitungen in Ebene 3 (F i g. 3) verbunden. Die rechten Enden der Y-Treiberleitungen der Ebene 3 und die oberen Enden der Z-Treiberleitungen der Ebene 3 werden geerdet. Die Treiberleitungen sind jetzt richtig verbunden, um die Kerne zu lesen.

Der Ausgang der in F i g. 2 dargestellten Und-Schaltung 188 wird mit der Leitung 54 verbunden, die durch F i g. 4 verläuft und die dort dargestellten Treiber 36, 38, 40, 42 erregt. Die in F i g. 6 dargestellten Torschaltungen 114, 116, 94 und 92 werden erregt. Der X-Schieber hat somit Ausgangssignale auf den Leitungen 1 und 2 (rechts unten in Fig. 6).

Auf diese Weise werden die ΑΓ-Treiberleitungen erregt.

Die CL-2 α-Leitung 56 in F i g. 2 wird erregt. Sie läuft weiter in die F i g. 4 und erregt die dort dar-

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gestellten Treiber 44, 46, 48 und 50. Die in F i g. 7 F i g. 4 und 9. Die in F i g. 9 dargestellten Leitungen dargestellten Torschaltungen 158, 156 und 190 sind 166 und 230 werden erregt, wodurch die Torschalerregt, wodurch ein Ausgangssignal auf Leitung 2 in tungen 232,168 und 170 durchgeschaltet werden. F i g. 7 erscheint, das über das Kabel 192 in F i g. 4 CL-I ist unwirksam, da es sich um einen Schreibzur r2-Treiberleitung der Ebene 3 (in der Lese- S zugriff handelt.

richtung) zur Erde läuft. Auf diese Weise wird die Die CL-2-Leitung 178 (F i g. 2) wird erregt, wo-

eine 7-Treiberleitung erregt. durch die Lesetorschaltung 32 durchgeschaltet wird.

Die Leitung 194 in F i g. 2 ist erregt, läuft weiter Diese Torschaltung hat zwei nicht näher dargestellte

nach F i g. 4, wo sie die Torschaltung 196 erregt. Da- Ausgangssignale, wodurch der Ausgang des AT-Schie-

durch wird das Ausgangssignal der Sperre 76 auf das io bers mit den entsprechenden X-Treiberleitungen des

Datenspeicher-Register 10 gegeben. In diesem Bei- Speicherwürfels und der Ausgang des F-Schiebers

spiel beträgt die Drehung 2. Die Abfrageleitungen mit den entsprechenden 7-Treiberleitungen des Spei-

52 und 53 werden benutzt, die durch die in Fig. 8 cherwürfels verbunden wird.

dargestellte Torschaltung 134 gedreht werden, so daß Die in F i g. 4 dargestellte Leitung 54 wird erregt

52 die O-Ausgabeleitung und 53 die 1-Ausgabe- 15 und schaltet die X-Treiber 36, 38, 40, 42 ein. Wie in

leitung wird, was der gewünschten Konfiguration F i g. 6 dargestellt, werden die Eingangsleitungen 0,

entspricht. 1 und 2 auf die Ausgangsleitungen 4, 5 und 6 ent-

Der Leseteil des Speicherganges ist jetzt beendet, sprechend der Z-Startadresse 4 verschoben. Auf

und es folgt der Schreibteil. diese Weise werden die AT-Treiberströme erregt.

Die CL-3-Leitung in Fig. 2 wird erregt, wodurch ao Die CL-Iα-Leitung56 in Fig. 2 wird erregt, läuft

die Schreibtorschaltung 30 ein Ausgangssignal auf weiter durch F i g. 4, wo sie die y-Treiber 44, 46, 48

ihrer Leitung »Schreiben-3-Ebene« hat. Die Treiber- und 50 erregt. Diese geben die Eingangssignale auf

leitungen für Ebene 3 werden wieder erregt, jedoch den Γ-Schieber 52. Die in Fig. 7 dargestellten Ein-

dieses Mal in der Schreibrichtung und nicht in der gangsleitungen 0, 1 und 2 werden entsprechend der

Leserichtung wie vorher. Leitung 56 in F i g. 2 wird 25 Z-Startadresse von 4 auf die Ausgangsleitungen 4, 5

erregt und spricht den einen Γ-Treiber an, um die und 6 verschoben und so die Y-Treiberströme er-

X-Treiber unter Steuerung der Bits Γ im Daten- regt.

speicher-Register 10 zu erregen. Leitung 58 in F i g. 4 Es muß betont werden, daß die Torschaltung 196

leitet die,»Einsen«, die auf Kabel 63 ankommen, aus in F i g. 4 beim Schreibzugriff nicht erregt wird und .

dem Datenspeicher-Register 10 zu den Treibern 36, 30 daß der einzige Zweck von CL-I und CL-Ia darin

38, 40 und 42. Die in F i g. 6 dargestellten Torschal- besteht, die entsprechenden Kerne zu löschen, so daß

tungen 114 und 116 werden erregt, wodurch Wort 0 neue Informationen in sie eingeschrieben werden

und Wort 1 in den Kennspeicher zurückgeschrieben können.

werden. Auf diese Weise wird der Inhalt der Spei- Die CL-3-Leitung 198 wird erregt und schaltet

cherwürfel in einem Lesezugriff-Speichergang re- 35 Schreibtorschaltung 34 durch. Diese Torschaltung hat

generiert. B e i s d i e 1 2 ^zwe^ ^mcnt näher dargestellte Ausgangssignale, wo-

„ .f. . , „ durch der Ausgang des X-Schiebers mit den entspre-

A ^ΓΤΓιλ w·^ ♦ Χ chenden X-Treiberleitungen und die anderen Enden

yoTrt· "λ ο derselben Treiberleitungen mit Erde verbunden wer-

VSt td⁸⁶ 1 ⁴° ^den· ^{Der y}"^{Schieber wird mit den} entsprechenden

ZStartadresse 4 F-Treiberleitungen verbunden, und die anderen

Λ , ry ■„ _c , ., Enden derselben Treiberleitungen werden geerdet.

Art des Zugriffs Schreiben _{Die m p}. _{g 2 dargestelltea Leitungen 58 und} |₀ wer-

Die in F i g. 2 dargestellte Schreib-Zugriffsleitung den erregt, laufen weiter durch F i g. 4, wo sie die

208 wird erregt. Die Z-Leitung 210 ebenfalls, wo- 45 Einsen in das Datenspeicher-Register auf die X- und

durch die Torschaltungen 212, 214, 216 über die be- F-Treiber leiten.

zeichneten Oder-Blocks leitend werden. Die Um- Sowohl die obige genaue Beschreibung der vorschlüßler 24 und 26 werden ebenfalls erregt. Die liegenden Erfindung mit Bezug auf den dreidimensioeffektive Summe der Startadressen ist 3 und wird nalen Speicherwürfel als auch die allgemeine Erwähüber Kabel 70 auf die Schaltungen in den F i g. 4 50 nung des eindimensionalen und zweidimensionalen und 8 gegeben. Die in F i g. 8 dargestellte Torschal- Speichermoduls zeigen klar die weite Anwendbarkeit tung 136 wird erregt. Die Z-Startadresse läuft über und Anpassungsfähigkeit des erfindungsgemäßen Kabel 152 auf die in den F i g. 4 und 6 dargestellten Speichersystems für solche Anwendungsbereiche, wo Schaltungen. Die Torschaltungen 90 und 218 in nicht nur mehrfache Zugriffe, sondern auch ver-F i g. 6 werden erregt. Der Inhalt des Registers »An- 55 schiedene Kombinationen, d. h. Richtungen von zahl der Wörter« läuft über Kabel 62 auf die Schal- Wortzugriffen, erwünscht sind. Die in der Ausführungen in den F i g. 4 und 6. Die in F i g. 6 dargestell- rung gezeigten konstruktiven Konfigurationen wurten Leitungen 111 und 113 werden erregt, wodurch den in vielen Fällen wegen der Klarheit stark verdie Torschaltungen 112,114 und 116 durchgeschaltet einfacht, um die Idee der Erfindung klar herauswerden. Die Z-Startadresse läuft über Kabel 154 auf 60 zustellen, so ist z. B. sowohl die Größe der Speicherdie Schaltungen in den Fig. 4 und 7. Die Torschal- würfel, angegeben mit 8-8-8, als auch die Höchsttungen 220 und 222 in F i g. 7 werden durchgeschal- zahl der pro Speicherwürfel abgefragten Bits nur zur tet. Der Inhalt des Registers »Anzahl der Wörter« Illustration gewählt. In der Praxis würden wahrläuft über Kabel 64 zu den Schaltungen in den scheinlich die einzelnen Speicherwürfel mit wesent-F i g. 4 und 7. Die Leitungen 160 und 224 in F i g. 7 65 Hch höheren X-Werten (Höchstzahl der Bits pro werden erregt, wodurch die Torschaltungen 158, 226 Speicherwürfelzugriff) von z.B. 128-128-128 ge- und 228 erregt werden. Der Inhalt des Registers wählt.
»Anzahl der Wörter« erscheint auf Kabel 162 in den Ein weniger komplizierter, aber auch weniger

flexibler Speicherwürfel kann in das System eingebaut werden, bei Benutzung der ein-«- oder zweidimensionalen Ausführungsform für den Speicherwürfel. Eine Vielzahl von dreidimensionalen Speicherwürfeln kann für jedes Speichermodul verwendet werden, wodurch natürlich die möglichen Zugriffdimensionen erweitert werden.

Aus der Anwendung der Prinzipien der vorliegenden Erfindung im weitesten Sinne ergibt sich ein Speichersystem aus zahlreichen Speichermoduln, in dem die Zugriffseinrichtung im System und damit innerhalb jedes Moduls nur durch die Anzahl der Dimensionen des Speichermoduls selbst begrenzt sind. In der zweidimensionalen Ausführungsform gibt es zwei Dimensionen für den Zugriff, in der dreidimensionalen deren drei. Ein weiterer besonderer Vorteil des Systems liegt darin, daß in einem derartigen, aus mehreren Speichermoduln zusammengesetzten System, worin jede Speicherbitstelle innerhalb des Moduls getrennt adressierbar ist, pro Modul die Gesamtzahl der benötigten Leseleitungen genauso groß ist wie die Höchstzahl der Bits, die in einem Speichergang abgefragt werden sollen. Die Höchstzahl ist natürlich durch die Konstruktion der Maschine festgelegt, und jede darunterliegende Zahl kann durch entsprechende Programmierung des Systems adressiert werden. Außerdem kann es sich in gewissen Fällen bei Verwendung eines sehr großen Speichers auf Grund der Anhäufung von Störsignalen, der Begrenzung in der Signalein- und -ausgabe usw. als notwendig erweisen, mehr als eine Leseleitung für eine Reihe von Kernen zu verwenden, von denen zu einem Zeitpunkt nur jeweils einer adressiert werden soll. Vom Gesichtspunkt der Auswahl des Systems gesehen ist jedoch auch klar, daß theoretisch nur eine Leseleitung in der Lage ist, diese Arbeit auszuführen, wobei angenommen wird, daß die damit verbundenen Einrichtungen die zugeteilten Aufgaben übernehmen können.

Obwohl der größte Teil der vorliegenden Anmeldung auf herkömmliche Kernspeicher ausgerichtet war, können auch andere Speicherformen, wie Dünnfilmspeicher oder Halbleiterspeicher, in gleicher Weise entsprechend den Prinzipien der vorliegenden Erfindung verwendet werden.

Wie bereits gesagt, können sich Speicher- und Zugriffsgröße (Anzahl der Bits K, auf die pro Zyklus ein Zugriff ausgeübt werden kann) entsprechend der Systemkonstruktion ändern. In ähnlicher Weise kann sich die einzelne Adreßcodier- und -decodierschaltung sowie das Format des Instruktionsworts weitgehend ändern. Die hier gewählten Beispiele sollten nur die Darstellung und Anpassungsfähigkeit an die gegenwärtig veröffentlichten zahlreichen Beispiele erleichtern. Da der veröffentlichte Speicherwürfel 8 · 8 · 8 groß ist, wurde ein Oktalcode zur Bezeichnung, des Zugriffs innerhalb des Würfels verwendet, da der Drei-Bit-Oktalcode den größten und kleinsten Datengehalt darstellt, der zur Bestimmung einer derartigen Adresse notwendig ist. Für den Rotator für die Leseleitungen können in ähnlicher Weise andere Anordnungen verwendet werden, um die Ausgangssignale des Speichers während eines Zugriffsganges zu ent,-schlüsseln. ..

Schließlich wurden in der Beschreibung der dreidimensionalen Ausführung nur zwei Treiberwicklungen X und Y dargestellt. Die Z-Zugriffe im Würfel erfolgten durch relativ komplizierte logische Schaltungen, die die Zugriffsinstruktion entschlüsseln konnten. Im Hinblick auf die erforderlichen Codier-, Decodier- und Schaltgeräte wäre es wesentlich einfacher, weitere Z-Treiberleitungen im Würfel anzuordnen. Somit würden die entsprechenden Z- und Y-Treiberleitungen erregt, wenn ein Z-Zugriff gewünscht wird, und bei einem gewünschten F-Zugriff würden die entsprechenden X- und Z-Treiberleitungen ebenso erregt wie die entsprechenden X- und Y-Treiberleitungen bei einem gewünschten Z-Zugriff, wodurch die gewünschte Dimension oder Richtung des Zugriffs im Würfel sichergestellt ist.

Hierzu 6 Blatt Zeichnungen

Claims

Patentansprüche:

1. Datenspeicher mit direktem mehrdimensionalem Zugriff zur gleichzeitigen Entnahme mehrerer Wörter, die je aus mehreren Bits bestehen, welcher Datenspeicher aus mehreren gleichartigen, an einander entsprechenden Speicherpositionen je ein Bit desselben Wortes enthaltenden Speicherteilen aufgebaut ist, mit vom Adreßregister gesteuerten Schiebeschaltungen (Schiebern), die die Zuordnung der nötigen, der Anzahl der gleichzeitig anzuwählenden Wörter entsprechenden Zahl von Aufrufeinrichtungen bzw. Leseverstärkem zu den gewünschten Treibleitungen bzw. Leseleitungen vornehmen, dadurch gekennzeichnet, daß jeder Speicherteil so viele (N) Leseleitungen enthält, als Wörter gleichzeitig entnommen werden sollen, und daß die Treibleitungen und die Leseleitungen in jedem Speicherteil so angeordnet sind, daß auf allen Treibleitungen keine zwei benachbarten Bitspeicherstellen auf dieselbe Leseleitung einwirken.

2. Datenspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Verschiebung der Ausgangs- (130, 192, F i g. 6, 7) gegen die Eingangsleitungen (»Von den Treibern«) der Schieber (44,

, 52) unter Steuerung des Registers »Anzahl der Wörter« über Und-Schaltungen (110, 112, 114, 116, 228, 226, 158) erfolgt, die mit ersten Torschaltungen (90, 94, 156, 220) und zweiten Torschaltungen (92, 218, 190, 222) verbunden sind, die von den in Umsetzern (18, 20) auf die Basis 4 umgesetzten X-, Y- und Z-Startadressen gesteuert werden, und daß die Eingangsleitungen (»Von den Treibern«) der Schieber (44, 52, Fig. 4A, 6 A, 7A) vom Wort 0, 1, 2 oder η im Datenspeicherregister (10, Fig. 5A) und vom Taktgeber (209, F i g. 2 C) in Abhängigkeit von einem Schreib- oder Lesezugriff (208, 138) gesteuert werden.

3. Datenspeicher nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Lesewicklungen (SQ, Sl, 52, S3, Fig. 8) in einem Rotator (72) je mit den Eingängen von Torschaltungen (130, 132, 134, 136) verbunden sind, die von den beiden wertniedrigen Bits der Summe der in einem binären Addierwerk (16, F i g. 2 A) auf summierten X-, Y- und Z-Startadressen nach Umschlüsselung in einem Umschlüßler so gesteuert werden, daß die Lesewicklungen mit dem der Summe entsprechenden Drehbetrag über Oder-Schaltungen mit den Leseverstärkern verbunden sind.

4. Datenspeicher nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß die Verbindung der die Leseverstärker (74) verlassenden Leseleitungen mit dem die gelesenen Speicherwerte aufnehmenden Datenspeicher-Register (10, Fig. 5) in einer Sperreinheit 76 (F i g. 9) in Abhängigkeit vom Inhalt des Registers »Anzahl der Wörter« (F i g. 2 A) unter Steuerung des Taktgebers (209, F i g. 2 C) bei einem Lesezugriff (138, F i g. 2 C) derart erfolgt, daß das im Speicherwürfel (4, Fig. 1) enthaltene Wort vom Taktgeber (209, F i g. 2 C) gesteuerte Torschaltungen (174, 196, Fig. 4B) eine vorgegebene Stelle (Wort 0, 1,..., F i g.

5 A) des Datenspeicher-Registers (10) einnimmt.