DE1499245C - Elektronische Rechenanlage - Google Patents

Description

Die Erfindung betrifft einen Rechner zur Verarbeitung von Zahlen in der Darstellung mit gemischter Basis mit einem zyklischen Serienspeicher, der η Register enthält, von denen jedes m Zeichen zu b Bits speichert, mit einer Aufzeichnungsvorrichtung zum Schreiben der Information in den Speicher und einer Lesevorrichtung zum Lesen der aufgezeichneten Information aus dem Speicher, mit einem Impulszeitgeber, der das Zeitraster sowohl für die Verarbeitung der aus dem Speicher gelesenen Informationsimpulse als auch für das Schreiben der Informationsimpulse in den Speicher liefert, mit einem Serien-Parallel-Umsetzer, der von der Lesevorrichtung gespeist und vom Impulszeitgeber gesteuert wird und der jeweils einander entsprechenden Bits der einzelnen Register parallel abgibt, mit einer Verarbeitungseinheit, die die vom Serien-Parallel-Umsetzer gelieferten Bits parallel verarbeitet, und mit einem Parallel-Serien-Umsetzer, der die jeweils einander entsprechenden Bits der einzelnen Register empfängt und diese Eingabebits unter Steuerung des Impulszeitgebers in eine serielle Kette von Bits umsetzt und der Aufzeichnungsvorrichtung zuführt.

Beim Bau der bekannten Rechenanlagen der vorerwähnten Art liegt das grundlegende Beurteilungsmerkmal in der Umwandlung der in den mechanischen Rechenanlagen verwendeten mechanischen Vorrichtungen in gleichwertige elektronische Kreise, durch die die Begrenzung dieser Rechenanlagen hinsichtlich ihrer Speicherkapazität und der Anzahl der verschiedenen möglichen Operationen nicht beseitigt wird. Im einzelnen haben diese elektronischen Rechner entsprechend dem Modell der mechanischen Rechenanlage einen Aufbau, der im allgemeinen so viel Gruppen gleicher Elemente erfordert wie Dezimalstellen der Zahlen, auf die eingewirkt werden soll, so daß die Kosten und die Abmessungen des Rechners äußerst hoch sind. Ein Beispiel eines solchen Rechners ist in der deutschen Auslegeschrift 1 086 921 beschrieben.

ίο Eine wesentliche Verringerung der Abmessungen, eine Steigerung der Speicherkapazität des Rechners und eine erhebliche Verminderung der gesamten Aufwendigkeit des Rechners wird durch die Verwendung bekannter zyklischer Serienspeicher erreicht, die Zeichen speichern können, von denen jedes durch eine Anzahl von Bits dargestellt ist. Die mit dieser Art von zyklischen Speichern ausgerüsteten Rechner besitzen normalerweise eine Anzahl von parallelarbeitenden Serien-Speicherregistern. Die Verwendung

ao einer solchen Anzahl von einzelnen Speichern erhöht ihre Kosten erheblich.

Es ist bereits vorgeschlagen worden, z. B. in der USA.-Patentschrift 2 963 223, mehr als nur eine Zahl in einem einzelnen zyklischen Speicher anzuordnen, nämlich auf einer einzelnen Spur einer Magnettrommel. Diese Anordnung wird durch Versetzen bzw. Verschachteln der zu den verschiedenen entsprechenden Zahlen gehörenden Ziffern erreicht. Eine derartige Anordnung der Information ist jedoch auf den Fall beschränkt, in dem nur zwei Größen oder Stellen vorhanden sind. Unter Verwendung von nur zwei Informationsstellen kann nur ein binärer Rechner aufgebaut werden. Es ist jedoch vorteilhaft, vor allem für einen für kaufmännische Zwecke vorgesehenen Rechner, eine Gemischtradix-Darstellung der Zahlen zu wählen, insbesondere die sogenannte binär verschlüsselte Dezimaldarstellung. Das führt dann zur Verwendung einer dritten Stelle in der Anordnung der Informationen, die in mehreren Registern gespeichert sind, von denen jedes zum Speichern einer Vielzahl von aus mehreren Bits bestehenden Zeichen vorgesehen ist.

Eine Anwendung der vorgenannten Eigenschaft des Versetzens der Ziffern in einem Rechner mit drei Informationsstellen ist z. B. in der britischen Patentschrift 767 236 beschrieben. Sie ist jedoch auf einen Rechner beschränkt, bei dem die Dezimalzeichen nicht binärverschlüsselt sind. Nach der britischen Patentschrift 767 236 werden die verschiedenen Dezimalziffern versetzt, ohne die Binärziffern zu versetzen. Benachbarte Binärstellen enthalten also die derselben Dezimalziffer entsprechenden Bits, während benachbarte Dezimalstellen die zu unterschiedlichen Registern gehörenden Dezimalziffern enthalten. Bei einem Rechner mit binärverschlüsselter Dezimaldarstellung ist es außerhalb des Speichers für gewöhnlich zweckdienlich, die Zeichen jedes Registers und die Bits jedes Zeichens in Serie zu verarbeiten und die verschiedenen Registerinhalte parallel zu verarbeiten. Jedes entsprechende Bitpaar jedes entsprechenden Ziffernpaars zweier Zahlen^ die zusammen in der arithmetischen Einheit verarbeitet werden sollen, werden gleichzeitig in diese arithmetische Einheit eingegeben. Wenn eine solche Verarbeitungsweise angestrebt wird, ist die versetzte Anordnung der Ziffern in dem Speicher nach der vorgenannten britischen Patentschrift 767 236 nicht brauchbar, da sie sehr aufwendige, an den zyklischen

Speicher angeschlossene, Serien-Parallel- und Parallel-Serien-Umsetzer erfordern würde, um die Ziffern in eine solche Reihenfolge zu bringen, in der sie in der arithmetischen Einheit benötigt werden.

Darüber hinaus we'rden bei der Anordnung nach der britischen Patentschrift 767 236 die zu einem bestimmten Register gehörenden verschiedenen Bits den außerhalb des Speichers liegenden Verarbeitungskreisen in einem nicht einheitlichen Rhythmus eingegeben. Unter der Annahme, daß ein Zeichen aus b Bits besteht und jedes der η Register in Zeichen enthält, gibt der Speicher in die Verarbeitungskreise eine Kette von b Impulsen ein, die zeitlich mit der maximal zulässigen inneren Frequenz des Speichers aufeinanderfolgen, gefolgt von einer Pause in den Impulsen von b-n Perioden dieser Frequenz. Das heißt, die maximale Impuls-Wiederholungsfrequenz in den Verarbeitungskreisen außerhalb des Speichers ist um vieles höher als die durchschnittliche Impuls-Wiederholungsfrequenz. Folglich werden die Verarbeitungskreise sehr schlecht ausgenutzt, und es werden insbesondere mehr teure Kreise mit einer Eigengeschwindigkeit entsprechend der maximalen Frequenz, und nicht der Durchschnittsfrequenz, benötigt.

Ferner ist, abgesehen von Kostenfragen, die benötigte Impuls-Wiederholungsfrequenz für die Verarbeitungsmittel außerhalb des Speichers trotz der geringen durchschnittlichen Verarbeitungsgeschwindigkeit übermäßig hoch. Auf der anderen Seite kann, wenn weniger kostspielige und damit langsamere Verarbeitungskreise benutzt werden, der Vorteil der hohen Speicherkapazität des Speichers nicht ausgenutzt werden.

Aufgabe der Erfindung ist es dementsprechend, einen zyklischen Serienspeicher für Zahlen in Gemischtradixdarstellung zu schaffen, der die vorstehend geschilderten Nachteile bekannter Speicher nicht aufweist und für die Speicherung mehrere voneinander unabhängiger Register eine einzige Verzögerungsleitung vorsieht, und wobei zwei oder mehr der Register bei Bedarf sofort und gleichzeitig vom System abgefragt werden können, ohne dazu einen ins Gewicht fallenden Mehraufwand an zusätzlichen . Schaltkreisen in Kauf nehmen zu müssen.

Diese Aufgabe wird bei einem Rechner der eingangs genannten Art dadurch gelöst, daß der Serienspeicher aus einer einzigen Verzögerungsleitung besteht, die nm-b Bits enthalten kann und einen mit der Aufzeichnungsvorrichtung verbundenen Eingangsanschluß sowie einen mit der Lesevorrichtung verbundenen Ausgangsanschluß enthält, und daß der Impulszeitgeber für jeden Informationszyklus durch den zyklischen Serienspeicher eine Reihe von m Zeichenperioden definiert, von denen jede eine Folge von b Bitperioden enthält, wobei jede dieser Bitperioden wiederum eine Folge von η Impulsperioden einschließt, so daß die einander entsprechenden Bits der verschiedenen Register in der Verzögerungsleitung auf benachbarten Plätzen gespeichert werden.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die versetzte Anordnung der Signale in dem Speicher erlaubt es, alle Register des Rechners in eine einzige Verzögerungsleitung aufzunehmen, die mit einem einzigen Ixsewandlcr und einem einzigen Schrcibwaiuller versehen ist, wobei die Kosten des Speichers die Kosten einer Verzögerungsleitung mit nur einem Register nicht übersteigen. Darüber hinaus ist es, da die Impuls-Wiederholungsfrequenz in der Verzögerungsleitung um ein Vielfaches größer ist als in den anderen Kreisen des Rechners, möglich, gleichzeitig eine· gute Ausnutzung der Speicherkapazität der Verzögerungsleitung zu erreichen, während in den anderen Teilen des Rechners langsam arbeitende Schaltkreise verwendet und somit die Kosten für die Rechenanlage erheblich herabgesetzt werden.

Ferner ist zu bemerken, daß das Verhältnis von ίο maximaler zur durchschnittlichen Impuls-Wiederholungsfrequenz ungünstig wird, wenn nach der britischen Patentschrift 767 236 besondere Markierungsbits an. das Ende der jedes Zeichen darstellenden Bits angeschlossen werden, um einige Operationen zu steuern. Im Gegensatz dazu kann gemäß der Erfindung eine beliebige Anzahl von Markierungsbits nach den das Zeichen darstellenden Bits benutzt werden, ohne dieses Verhältnis ungünstig zu beeinflussen.

so Eine wesentliche Steigerung der Betriebsgeschwindigkeit des Rechners nach der Erfindung, dessen Betrieb in eine Folge von Zuständen aufgegliedert ist, wird durch neuartige Mittel zur Steuerung und Takt₇ steuerung des Übergangs von einem Zustand auf den nächstfolgenden Zustand erreicht.

Diese Mittel brauchen nicht mit dem Speicherzyklus synchronisiert zu werden, wodurch die äußerste Verarbeitungsgeschwindigkeit wesentlich gesteigert wird.

Ausführungsbeispiele der Erfindung sind nachstehend an Hand der Fig. 1 bis 8 näher erläutert. Es zeigen

Fig. la und 1 b ein Blockdiagramm der Kreise des Rechners gemäß einer Ausführungsform der Erfindung,

F i g. 2, wie F i g. 1 a und 1 b zusammenzufügen sind,

F i g. 3 ein Zeitdiagramm einiger Taktsignale des Rechners nach Fig. la und 1 b,

Fig. 4 ein in einer Ausführungsform des Rechners verwendetes Addierwerk,

F i g. 5 einen Kreis zur Steuerung der in dem Rechner verwendeten Markierungsbits,

Fig. 6 eine Gruppe bistabiler Vorrichtungen des Rechners nach F i g. 1 a und 1 b,

Fi g. 7 teilweise einen Kreis zur Taktsteuerung des Umschaltens von einem Zustand auf den nächstfolgenden Zustand bei dem Rechner und

F i g. 8 ein Diagramm, das einige Zustandsfolgen des Rechners gemäß einer Ausführungsform der Erfindung veranschaulicht.

Allgemeine Beschreibung

Der Rechner besitzt einen aus einer magnetostriktiven Verzögerungsleitung LDR bestehenden Speicher mit beispielsweise zehn Registern /, /, M, N, R, Q, U, Z, D, E, der mit einem einen Leseverstärker 39 speisenden Lesewandler 38 und einem von einem Schreibverstärker 41 gespeisten Schreibwandler 40 versehen ist.

Jedes Speicherregistcr besitzt beispielsweise 22 Dezimalstellen mit je acht Binärstellen, so daß jedes Register bis zu 22 8-Bit-Zcichen speichern kann. Sowohl die Zeichen als auch die Bits werden in Reihe verarbeitet. Demzufolge läuft eine Reihe von K)-8-22 Binnrsignalcn in der Verzögerungsleitung U)R um.

Die auftretenden zehn ersten Binärsignale stellen jeweils das erste Bit der ersten Dezimalstelle der Register R, N, M, J, I, Ö, U, Z, D bzw. E dar, die darauffolgenden zehn nächsten Binärsignale stellen das zweite Bit der ersten Dezimalstelle der jeweiligen Register dar usw.

Wenn beispielsweise diese Binärsignale in der Verzögerungsleitung so aufgezeichnet werden, da.ß sie um 1 Mikrosekunde voneinander getrennt sind, so sind die zu einem bestimmten Register gehörenden Signale 10 MikroSekunden voneinander getrennt, d. h., daß jedes Register eine Reihe von 8-22 um lOMikiosekunden voneinander getrennten Binärsignalen enthält, wobei die zu den verschiedenen Registern gehörenden Binärsignalreihen um jeweils 1 Mikrosekünde gegeneinander versetzt sind.

Der Leseverstärker 39 speist einen Serien-Parallel-Umsetzer 42, der über zehn gesonderte Ausgangsleitungen LA, LM, LN, LJ, Ll, LE, LD, LQ, LU und LZ zehn gleichzeitige Signale erzeugt, die die in derselben Binärstelle derselben Dezimalstelle der jeweiligen zehn Register gespeicherten zehn Bits darstellen.

Demzufolge sind zu einem gegebenen Zeitpunkt zehn Signale, die das erste Bit der ersten Dezimalstelle der zehn Register darstellen, an den zehn Ausgangsleitungen gleichzeitig vorhanden; 10 Mikrosekunden später sind zehn das zweite Bit der ersten Dezimalstelle darstellende Signale an diesen Ausgangsleitungen vorhanden usw.

Jede Gruppe aus zehn an den Ausgangslcitungen des Umsetzers 42 gleichzeitig gelieferten Signalen wird nach ihrer Verarbeitung einem Parallcl-Scrien-Umsetzer 43 zugeführt, der den Schreibverstärker 41 mit diesen in ihrer vorherigen Reihenfolge um jeweils 1 Mikrosekunde voneinander getrennt erneut zu speichernden zehn Signalen speist, so daß der Wandler 40 diese Signale entsprechend der Arbeitsweise des Rechners, entweder unverändert oder geändert, unter Beibehaltung ihrer vorherigen gegenseitigen Lage in die Verzögerungsleitung einschreibt. Somit ist klar, daß die einfache Verzögerungsleitung LDR in bezug auf den ihren Inhalt verarbeitenden Außenkreis einer Gruppe von zehn parallelarbeitenden Verzögerungsleitungen gleichwertig ist, die je ein einfaches Rc- gister enthalten und mit einer Ausgangsleitung LR, LM, LN, LJ, LI, LE, LD, LQ, LU bzw. LZ sowie einer Eingangsleitung SR, SM, SN, SJ, SI, SE, SD, SQ, SU bzw. SZ versehen sind.

Da die Verzögerungsleitungsspeicherung in ihrer Art zyklisch ist, wird der Betrieb des Rechners in aufeinanderfolgende Speicherzyklen aufgeteilt, wobei jeder Zyklus 22 Ziffernperioden Cl bis C22 enthält und jede Zifferperiode in acht Bitperioden 71 bis 78 aufgeteilt ist.

Ein Taktimpulsgenerator 44 erzeugt an den Ausgangsleitungen 71 bis 78 aufeinanderfolgende Taktimpulsc, die je, wie in dem Zeitdiagramm nach F i g. 3 gezeigt, eine eine entsprechende Bitperiode anzeigende Dauer haben. Der Ausgangsanschluß 71 ist also während der gesamten ersten Bitperiode jeder der 22 Ziffernperioden erregt, während der Ausgangsanschluß Tl entsprechend während der gesamten zweiten Bitperiode jeder der 22 Ziffernperioden erregt ist, usw.

Der Taktimpulsgcnerator 44 ist, wie nachstehend noch näher erläulerl, mit tier Verzögerungsleitung LDR in der Weise synchronisiert, daß der Beginn der η-ten Gattungsbitperiode der m-ten Gattungsziffernperiode mit dem Zeitpunkt zusammenfällt, zu dem die zehn in der /i-ten Binärstelle der m-ten Dezimalstelle der zehn Speicherregister eingelesenen zehn Bits an den Ausgangsleitungen des Serien-Parallel-Umsetzers 42 verfügbar zu werden beginnen. Diese Binärsignale werden in dem Umsetzer 42 für die gesamte Dauer der.entsprechenden Bitperiode gespeichert. Während derselben Bitperiode werden die durch Verarbeiten der zehn aus der Verzögerungsleitung LDR entnommenen Bits erzeugten zehn Bits darstellenden Signale dem Parallel-Serien-Umsetzer 43 zugeführt und in die Verzögerungsleitung eingeschrieben.

Im einzelnen erzeugt der Taktimpulsgenerator 44 im Verlaufe jeder Bitperiode zehn Impulse Ml bis MIO (Fig. 3). Der Impuls Ml bestimmt die Lesezeit, d. h. den Zeitpunkt, zu dem der Sericn-Parallel-Umsetzcr 42 die zu der vorliegenden Bitperiode gehörenden Bits verfügbar zu machen beginnt, während der Impuls M4 die Einschreibzeit, d. h. den Zeitpunkt angibt, zu dem die verarbeiteten Bits zum Einschreiben in die Verzögerungsleitung LDR dem Parallel-Serien-Umsetzer 43 zugeführt werden..

Der Taktimpulsgcnerator 44 besitzt einen Oszillator 45, der im Betrieb einen Impulsverteiler 46 mit Impulsen von der Frequenz der Impulse Ml bis MIO speist, wobei ein durch diesen Impulsverteiler gespeister Frequenzteiler 47 zum Erzeugen der Taktimpulsc 71 bis 78 eingerichtet ist.

Der Oszillator 45 ist nur in Betrieb, solange eine bistabile Schaltung A 10 (Fig. 6) erregt bleibt, die, wie nachstehend noch näher erläutert, durch in der Verzögerungsleitung LDR umlaufende Signale gesteuert wird.

Jede Dezimalstelle des Speichers LDR kann entweder eine Dczimalziffer oder einen Befehl enthalten. Im einzelnen können die Register / und J, die als erstes bzw. zweites Befehlsregister bezeichnet sind, ein Programm speichern, das eine Folge von vierundvierzig in die zweiundzwanzig Dezimalstellen des Registers / bzw. / eingeschriebenen Befehlen enthält!

Die übrigen Register M, N, R, Z, U, Q, D, E sind normalerweise Zahlenregister, die je eine Zahl mit einer Höchstlänge von zweiundzwanzig Dczimalziffern speichern können. Jeder Befehl besteht aus acht jeweils in den Binärstellen 71 bis 78 einer bestimmten Dezimalstelle gespeicherten Bits Bl bis Z?8. Die Bits ß5 bis B8 stellen eine von sechzehn Operationen Π bis F16 dar, während die Bitsii 1 bis B4 im allgemeinen die Adresse eines Operanden darstellen, mit dem diese Operation ausgeführt werden soll.

Jeds Dezimalziiler wird entsprechend einem binärverschlüsseltcn Dezimalcode im Rechner durch vier BitsßS, B6, BT, BS dargestellt. In dem Verzöge-' rungslcitungsspeicher LDR werden diese vier Bits in den letzten auftretenden vier Binärstcllen 75, 76, 77 bzw. 78 einer bestimmten Dezimalstelle aufgezeichnet, während die verbleibenden vier Binärstellen zum Speichern bestimmter Markicrungsbits verwendet werden. Im einzelnen wird in dieser Dezimalstelle die Binärstelle 74 zum Speichern eines Kommahiis/i 4 verwendet, das für die gesamte Ziffernfolge einer Dezimalzahl mit Ausnahme der ersten ganzen Zilfer hinter dem Komma gleich »0« ist.

Die Binäistelle 73 wird zum Speichern eines V01-zeichenbits Ii 3 verwendet, das für alle Dc/imnl/ilTcrn einer positiven Zahl gleich »0« und für alle De/imal-

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ziffern einer negativen Zahl gleich »1« ist. Die Bi- addierer72, der mit zwei Eingangsleiturigen 1 und 2

närstelle T2 wird zum Speichern eines Ziffer-Erken- versehen ist zur gleichzeitigen Aufnahme von zwei

nungsbits B 2 verwendet, das in jeder durch eine De- zu addierenden Bits, die an der Ausgangsleitung 3

zimalzifTer einer Zahl besetzten Dezimalstelle gleich das Summenbit erzeugen. Im einzelnen enthält der

»1« und in jeder (nicht Null bedeutenden) unbesetz- 5 Binäraddierer bei einer in Fig. 4 dargestellten ersten

ten Dezimalstelle gleich »0« ist. . Ausführungsform eine Binäraddierschaltung 28, die

Demzufole erfordert die vollständige Darstellung an die Ausgangsleitungen S und Rb die Binärsumme,

einer Dezimalziffer in dem Speicher LDR die sieben bzw. den Binärübertrag liefern kann, die durch das

Binärstellen 72, Γ3, T4, TS, 76, 77 und T8 einer Addieren von zwei der Eingangsleitung 49 bzw. der

gegebenen Dezimalstelle. ' io Eingangsleitung 50 zugleich zugeführten Bits und des

Die verbleibende Binärstelle Tl wird zum Spei- aus der Addition des nächstvorherigen Bitpaars entchern eines Markierungsbits B1 verwendet, dessen stehenden vorherigen Binärübertragbits erzeugt wer-Bedeutung nicht unbedingt mit der in dieser Stelle den, wobei das vorherige Binäfübertragsbit in einem gespeicherten Dezimalziffer in Beziehung zu stehen aus einem bistabilen Kreis bestehenden Übertragsbitbraucht. 15 speicher A 5 gespeichert wird. Die die beiden zu adln der nachfolgenden Beschreibung ist ein in einer dierenden Bits darstellenden Signale dauern von dem Binärstelle α einer bestimmten Dezimalstelle eines Impuls Ml bis zu dem Impuls MIO der entspre-Registers b gespeichertes Bit mit Bab bezeichnet, chenden Bitperiode, und die das Summenbit S und während das beim Entnehmen dieses Bits aus der das Übertragsbit Rb darstellenden Signale treten mit Verzögerungsleitung erzielte Signal mit LBab be- 20 ihnen im wesentlichen zugleich auf. Das vorherige zeichnet ist. Übertragbit wird in dem bistabilen Kreis A S von dem

Ein in der ersten Dezimalstelle C1 des Registers/? Impulsiv/10 der nächstvorherigen Bitperiode bis zu

gespeichertes Bit BIR = »1« wird am Anfang jedes dem Impuls M10 der jetzigen Bitperiode gespeichert.

Speicherzyklus zum Starten des Taktimpulsgenera- Das neue Übertragsbit wird in einen bistabilen

tors 44 verwendet. 35 Kreis A 4 übertragen, in dem es gespeichert wird,

Ein in der 22. Dezimalstelle C22 des Registers E bis der Impuls MIO das Übertragen des neuen Übergespeichertes Bit ßlZs = »l« wird zum Anhalten tragsbits in den bistabilen Kreis AS herbeiführt, wo des Generators 44 verwendet. Ein in der /i-ten Dezi- es während der gesamten nächstfolgenden Bitperiode malstelle des Registers N gespeichertes Bit ß IN = gespeichert wird, damit es während der Addition des »1« zeigt an, daß während der Durchführung eines 30 nächstfolgenden Bitpaares zeitgerecht der Addier-Programms der nächstfolgende auszuführende Be- schaltung 48 zugeführt wird.

fehl der in dieser «-ten Dezimalstelle des Registers / Die Eingangsleitung 1 des Binäraddierers 72 kann

oder / gespeicherte Befehl ist. Ein in der rc-ten Dezi- entweder unmittelbar über ein Verknüpfungsglied 52

malstelle des RegistersM gespeichertes Bit BlM = oder über ein NICHT-Glied und über ein Verknüp-

»1« zeigt an, daß beim Eingeben einer Zahl über das 35 fungsglied 53 an die Eingangsleitung 49 der Addier-

Tastenfeld in das Register M die nächste eingegebene schaltung 48 angeschlossen sein. Im ersten Fall wird

Dezimalziffer in der (n — 1)-Dezimalstelle gespeichert jede Dezimalziffer ohne Änderung in den Addierer

werden soll; daß beim Eingeben eines Befehls über eingegeben, während im zweiten Fall, da diese Ziffer

das Tastenfeld der nächstfolgende Befehl in der in Binärverschlüsselung dargestellt ist, das Komple-

n-ten Dezimalstelle des Registers / oder / gespeichert 40 ment dieser Ziffer zu 15 in den Addierer eingege-

werden soll; daß beim Drucken einer in einem der ben wird.

Register der Verzögerungsleitung gespeicherten Zif- Die Verknüpfungsglieder 52 und 53 werden mit fer die nächste zu druckende Ziffer die in der /i-ten Hilfe eines Signals SOTT gesteuert, das von einem Dezimalstelle dieses Registers gespeicherte Ziffer ist Vorzeichenbit-Verarbeitungskreis erzeugt wird, der und daß beim Addieren von zwei Zahlen die in der 45 nachstehend noch näher zu beschreiben ist.
η-ten Dezimalstelle des Registers N gespeicherte Zif- Die Ausgangsleitung S der Addierschaltung 48 fer der Summe anschließend durch Addieren einer kann an die Ausgangsleitung 3 des Addierers ent-Füllziffer, wie nachstehend noch näher erläutert, weder über ein Verknüpfungsglied 55 unmittelbar korrigiert werden muß. Ein in der n-ten Dezimal- oder'über ein Verknüpfungsglied 56 und ein NICHT-stelle des Registers U gespeichertes Bit BlU = »1« 50 Glied 57 angeschlossen werden, das die Ergänzung zeigt an, daß die Ausführung eines Hauptprogramms der Dezimalziffern auf 15 bewirkt,
beim /i-ten Befehl aus dem Register / oder / vor Be- Eine bistabile Schaltung 58 wird über ein Verginn der Ausführung eines Unterprogramms unter- knüpfungsglied 59 durch jedes während der Bitperiobrochen worden ist. Demensprechend werden also den T 6 und 77 an der Ausgangsleitung 5 der Addie Markierungsbits BlR und BlE zur.Darstellung 55 dierschaltung 48 auftretende Bit gleich »1« erregt feststehender Bezugsstellen in den verschiedenen Re- und über ein NICHT-Glied 61 und ein Verknüpgistern (Anfang bzw. Ende) verwendet. Die Markie- fungsglied 60 durch jedes während der Bitperiode rungsbitsBIN, BlM und BlU stellen verstellbare T8 an dieser AusgangsleitungS auftretende Bit Bezugsstellen in den Registern dar. Die Bits BlM gleich »0« enterregt.

werden bei Durchführung einer Addition außerdem 60 Demzufolge zeigt bei Beendigung der Addition dazu verwendet, für jede Dezimalstelle eine zu einer von zwei Dezimalziffern während der η-ten Gattungsmit dieser Dezimalstelle durchgeführte oder durch- ziffernperiode der Umstand, daß die bistabile Schalzuführende Operation gehörende Information aufzu- tung 58 nach der letzten Bitperiode T8 dieser Ziffernzeichnen. . periode erregt bleibt, an, daß die Summenziffer

Die Regenerierung sowie die Änderung und Ver- 65 größer ist als neun und kleiner als sechzehn, so daß Schiebung der Markierungsbits BI erfolgen mit Hilfe ein Dezimalübertrag auf die nächstfolgende Dezimaleines Markierungsbit-Steuerkreises 37. stelle erfolgen muß. Über ein Verknüpfungsglied 62

Die Rechenanlage enthält außerdem einen Binär- wird das das Vorhandensein der bistabilen Schaltung

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58 dem Übertragsspeicher A 5 zugeführt, der diesen d. h. in bezug auf die anderen Register um eine

Dezimalübertrag in der nächstfolgenden Ziffern- Ziffernperiode verzögert.

periode C (/!+1) in das Addierwerk 48 eingeben Das Register K kann auf Grund seiner Fähigkeit,

kann. . * wie eine Verzögerungsleitung zu wirken, gemäß den

Ein Dezimalübertrag auf die nächstfolgende Dezi- 5 auf S. 198 des Werkes »Arithmetic Operations in malstelle muß auch erfolgen, wenn im Verlaufe der Digital Computers« von R. K. Richard, 1955, Bitperiode TS der jetzigen Ziffernperiode Cn ein dargelegten Grundsätzen außerdem als Zähler ver-Binärübertrag Rb 8 durch Addieren der beiden wendet werden. Im einzelnen ist dieser Zähler, sofern höchstwertigen Bits B8 erzeugt wird, da dieser Binär- seine Ausgangsleitung 14 und seine Eingangsleitung übertrag anzeigt, daß die Summenziffer größer ist io 13 an die Ausgangsleitung 3 bzw. an die Eingangsais 15. Die Übertragung des Dezimalübertrags erfolgt leitung 1 des Binäraddierers 72 angeschlossen sind, in diesem Falle mit Hilfe der bistabilen Schaltungen während die Eingangsleitung 2 des Addierers kein A 4 und A 5 in der vorstehend beschriebenen Weise. Signal aufnimmt, in der Lage, aufeinanderfolgende

Demzufolge bedeutet in allen Fällen der Umstand, Zählimpulse zu zählen, die der bistabilen Übertrags-

daß die bistabile Schaltung A S nach der letzten Bit- 15 speichervorrichtung A S entsprechend dem nach-

periode Γ8 dieser Ziffernperiode Cn erregt ist, daß folgenden Kriterium zugeführt werden. Indem die in

ein Dezimalübertrag aus dieser Ziffernperiode Cn auf dem Register K enthaltenen acht Bits als eine Binär-

die nächste Ziffernperiode C (n +1) erfolgen muß. zahl mit acht Binärstellen angesehen werden, kann

Sofern diese Ziffernperiode Cn die Ziffernperiode der bistabilen Schaltung A S ein Zählimpuls zugeist, in der die letzte (und höchstwertige) Dezimalziffer ao führt werden, sobald die niedrigstwertige Binärstelle der Ziffern der beiden zu addierenden Zahlen auf- über die Ausgangsleitung 14 aus dem Register K tritt, wird dieser Dezimalübertrag über ein Verknüp- entnommen wird. Demzufolge sind die Zählimpulse fungsglied 63 in eine bistabile Schaltung RF einge- zeitlich um eine Ziffernperiode oder ein Mehrfaches speichert. Demzufolge zeigt die bistabile Schal- von ihr voneinander getrennt,
tung RF in erregtem Zustand an, daß ein sich aus 25 Außerdem kann das Register K als Pufferspeicher der Addition der beiden höchstwertigen Dezimal- zum vorübergehenden Speichern einer Deezimalziffer ziffern ergebender Endübertrag vorliegt. . oder des Adressenteils eines Befehls oder des Funk-

Der Rechner ist außerdem mit einem Schiebe- tionsteils eines durch eine Druckeinheit 21 zu

register K mit acht Binärstellen Kl bis K 8 versehen. druckenden Befehls wirken.

Bei Aufnahme eines Schiebeimpulses über den An- 30 Beim Übertragen von Daten oder Befehlen von

Schluß 4 werden die in den Stellen Kl bis KS ge- dem Tastenfeld 22 in den Verzögerungsleitungs-

speicherten Bits jeweils in die Stellen Kl bis Kl speicher LDR kann das Register/C außerdem als

verschoben, während die dann in den Eingangs- Parallel-Serien-Umsetzer wirken,

leitungen 5, 6, 7, 8, 9, 10, 11, 12, 13 vorhandenen Die Rechenanlage besitzt außerdem ein statisie-

Bits jeweils in die Stellen Kl, K2, K3, K4, KS, K6, 35 rendes Befehlsregister 16 mit acht Binärstellen /1

KT, KS und nochmals KS übertragen werden. bis /8 zum Speichern der jeweiligen Bits Bl bis B8

Die durch den Impulsverteiler46 (Fig. 1 b) er- eines Befehls.

zeugten Impulse M 4 werden als Schiebeimpulse für Die die Adressenbits Bl bis ß8 dieses Befehls das Register K verwendet, das demzufolge während enthaltenden ersten vier Stellen /1 bis /4 speisen jeder Bitperiode einen Schiebeimpuls, d. h. wahrend 40 einen Adressencoder 17 mit acht Ausgangsleitungen jeder Ziffernperiode acht Schiebeimpulse aufnimmt. .Yl bis Y8, von denen je eine einem der acht adres-Der Inhalt jeder Binärstelle des Registers K bleibt sierbaren Speicherregister entspricht und die erregt von dem Impuls M 4 jeder Bitperiode bis zu dem sind, wenn die Kombination der vier genannten Bits Impuls MA der nächstfolgenden Bitperiode unver- die Adresse dieses Registers darstellt. Die Adresse ändert. Ein der Eingangsleitung 13 des Registers K 45 des Registers M wird durch vier Bits gleich »0« darwährend einer bestimmten Bitperiode zugeführtes Bit gestellt, so daß das Register M automatisch adressiert ist damit an der Ausgangsleitung 14 des Registers K ist, wenn nicht ausdrücklich eine Adresse gegeben nach acht Bitperioden, d.h. eine Ziffernperiode wird. Die die Funktionsbits B 5 bis B 8 des genannten später, verfügbar, so daß unter diesen Bedingungen Befehls enthaltenden übrigen vier Stellen /5 bis /8 das Register K wie ein Verzögerungsleitungsabschnitt 50 speisen einen Funktionsdecoder 18 mit einem Satz mit einer einer Ziffernperiode entsprechenden Länge Ausgängen Fl bis F16, die erregt sind, wenn die wirkt. Kombination der Bits B S bis 58 eine entsprechende

Durch Zusammenschalten eines beliebigen Spei- Funktion darstellt.

cherregisters X und des Schieberegisters K in einer Außerdem können die Ausgänge der Stellen /1 geschlossenen Schleife, während gleichzeitig alle 55 bis /4 und die Ausgangsleitungen der Stellen /5 übrigen Register mit ihren Ausgängen zum Bilden bis /8 über das Verknüpfungsglied 19 bzw. das Vereiner geschlossenen Schleife unmittelbar an ihre knüpfungsglied 20 an die Eingangsleitungen der eigenen Eingänge angeschlossen sind, wird das jeweiligen Stellen KS bis KS des Registers K ange-Register X in bezug auf die übrigen Register effektiv schlossen werden, um die auf diesen Stellen gespeium eine Ziffernperiode verlängert. In diesem ver- 60 cherte Adresse bzw. die Funktion auszudrücken, längerten Register X wird die aus der Verzögerungs- Ein Schaltkreis 36 ist vorgesehen, um entsprechend leitung zugleich mit der η-ten Dezimalstelle der verschiedenen nachstehend näher spezifizierten Weiübrigen Speicherregister, d.h. während der η-ten sen die zehn Speicherregister, den Binäraddierer72, Ziffernperiode seit Entnehmen des den Taktimpuls- das Schieberegister K und das Befehlsregister 16 zum generator 44 startenden Bits BIR entnommene Stelle 65 richtigen Steuern der Übertragung von Daten und als die «-te Dezimalstelle bezeichnet. Demzufolge Befehlen in die und aus den verschiedenen Teilen wird der Inhalt des Registers X während jedes der Rechenanlage wahlweise untereinander zu ver-Speicherzyklus um eine Dezimalstelle verschoben, binden. Der Schaltkreis 36 besteht aus einer Dioden-

matrix oder einer Transistor-NOR-Glieder-Matrix oder einer keine SpeLchereigenschaften aufweisenden gleichwertigen Schaltvorrichtung.

Außerdem wird durch den Schaltkreis 36 die Auswahl der Speicherregister entsprechend der durch den Decoder 17 angezeigten vorliegenden Adresse vorgenommen.

Das Tastenfeld 22 zum Eingeben der Daten und der Befehle und zur Steuerung der verschiedenen Funktionen des Rechners enthält ein Zifferntastenfeld 65 mit zehn Zifferntasten 0 bis 9, die dazu dienen, über das als Pufferregister wirkende Register K Zahlen in das Speicherregister M einzuspeiehern, wobei gemäß einer bevorzugten Ausführungsform das Register M das von dem Zifferntastenfeld aus einzige zugängliche Speicherregister ist. Das Tastenfeld 22 enthält außerdem ein Adressentasten- - feld 68, das mit Tasten versehen ist, die je eines der entsprechenden Register des Verzögerungsleitungsspeichers LDR ansteuern. '

Das Tastenfeld 22 enthält außerdem ein Funktionstastenfeld 69 mit Tasten, die je dem Funktionsteil eines der Befehle entsprechen, die der Rechner ausführen kann.

Die drei Tastenfelder 65, 68 und 69 steuern eine mechanische Decodereinrichtung, die aus Codierstäben besteht, die mit elektrischen Schaltern zusammenwirken, um an vier Leitungen Hl, H2, H3, HA vier Binärsignale zu erzeugen, die entweder die vier Bits einer auf dem Tastenfeld 65 eingestellten Dezimalziffer oder die vier Bits einer auf dem Tastenfeld 68 eingestellten Adresse oder die vier Bits einer auf dem Tastenfeld 69 eingestellten Funktion darstellen, wobei die Decodereinrichtung außerdem eine Ausgangsleitung Gl oder G2 oder G 3 erregen kann, um anzuzeigen, ob das Tastenfeld 65 oder das Tastenfeld 68 bzw. das Tastenfeld 69 betätigt worden ist.

Eine Kommataste 67 und eine Taste 66 für ein negatives algebraisches Vorzeichen erzeugen bei ihrer Betätigung unmittelbar ein Binärsignal in der Leitung V bzw. SN.

Einige der von der Rechenanlage ausführbaren Befehle sind nachstehend aufgeführt, wobei der Buchstabe Y das entsprechend der in dem Befehlsregister 16 festgehaltenen Adresse gewählte Register bedeutet:

Fl Addition: Übertragen der in dem gewählten Register Y gespeicherten Zahl -in das Register M, dann addieren des Inhalts des Registers M zu dem Inhalt des Registers N und speichern des Ergebnisses in dem Register N, d. h. symbolisch:
Y^M; (N+ M)^ Ny

Fl Subtraktion:

Entsprechend Y^M; (N — M)-+N;

F3 Multiplikation: Y-+ M; (N-M)-+N;

F4 Division: Y-+M; (N:M)-+ N;

/-'5 Obertragen aus M: Übertragen des Inhalts des Registers M in das gewählte Register, d. h. M-- Y;

F6 Übertragen nach N: Übertragen des Inhalts des gewählten Registers in das Register N, ' d.h. Κ-·./V;

/•'7 Austausch: Übertragen des Inhalts des gc-

wählten Registers in das Register N und umgekehrt, d.h. Y^yN; N-+Y;

F8 Drucken: Ausdrucken des Inhalts des gewählten Registers Y;

F9 Drucken und Löschen: Ausdrucken des Inhalts des gewählten Registers Y und Löschen des Inhalts;

FlO Programmstopp: Anhalten der automatischen Ausführung des Programms und warten, bis der Bedienende Daten über das Tastenfeld eingibt; diese Daten in das gewählte Register Y einspeichern (danach kann entweder die automatische Programmausführung oder der Handbetrieb fortgesetzt werden);

FIl Auszug aus dem Register/ eines der ersten durch die in dem vorliegenden Befehl enthaltenen Adresse spezifizierten ersten acht Zeichen und Übertragen dieses Zeichens in das Register M;

F12 Sprung auf den in dem vorliegenden Befehl spezifizierten Programmbefehl, unbedingt;

F13 Sprung, bedingt.

Die Rcchcnanlagc läßt sich wahlweise so einstellen, daß sie nach drei Arten, und zwar »von Hand«, »automatisch« und »Programmeinspeicherung« in Abhängigkeit davon, ob ein Schalter 23 mit drei Stellungen ein Signal PM, PA oder IP erzeugt, arbeitet.

Alle vorerwähnten Befehle können bei automatischem Betrieb ausgeführt werden, und die ersten neun Befehle können auch bei Handbetrieb ausgeführt werden.

Während des Programmeinspeicherungsbetriebes, bei dem das Signal IP auftritt, sind das Adressentastenfeld 68 und das Funktionstastenfeld 69 zum Eingeben der Programmbefehle in die Register / und / über das Pufferregister K betätigbar. Zu diesem Zweck können die Ausgänge Hl bis HA der Tastenfeld-Decodereinrichtung über das Verknüpfungsglied 24 jeweils an die Eingänge 8 bis 11 des Registers K angeschlossen werden. Während dieser Zeit ist das Tastenfeld 65 gesperrt.

Während des automatischen Betriebes, bei dem das vorher in den Speicher LDR eingespeicherte Programm ausgeführt wird, sind das Adresscntastenfeld und das Funktionstastenfeld gesperrt.

Der automatische Betrieb besteht aus einer Folge von Bcfehl-Substituierphasen und Befchl-Ausführphasen. Im einzelnen wird während einer Substituierphase ein Befehl aus dem Programmregistcr /, J gelesen und in das Register 16 übertragen. Auf diese Phase folgt automatisch «ine Ausführungsphase, in der der Rechner unter Steuerung durch den gespeicherten Befehl diesen Befehl ausführt. Auf diese Ausführungsphasc folgt automatisch eine Substituierphasc für den nächstfolgenden Befehl, der gelesen und an Stelle des vorherigen Befehls gespeichert wird usw. Solange in dem Register 16 ein Befehl gespeichert wird, bleibt das durch den Adressenteil des Befehls angegebene Zahlenrcgistcr fortlaufend gewählt, wobei der Decoder 18 stetig das dem Funktionsteil des Befehls entsprechende Funktionssignal erzeugt. Während des automatischen Betriebes ist normalerweise auch das Zillerntaslenfeld gesperrt.

15 16

da die Rechenanlage die vorher in den Speicher ein- diese Anzeige dadurch erzielt wird, daß die bistabile gespeicherten Daten verarbeitet. Dieses Tastenfeld Schaltung während der genannten Ziffernperiode erwird nur dann betätigt, wenn der zur Zeit gespei- regt und während der anderen Ziffernperioden entcherte Programmbefehl der Haltebefehl F10 ist. Die- regt bleibt.

ser Befehl läßt die Verarbeitung von mehr Daten zu, 5 Die bistabile Schaltung A 7 wird normalerweise

als der Speicher der Rechenanlage enthalten kann. zum unterscheidenden Anzeigen eines bestimmten

Beim Handbetrieb sind das Zifferntastenfeld, das Speicherzyklus oder eines Teiles davon während des

Adressentastenfeld und das Funktionstastenfeld nor- Betriebes der Eingangs- und Ausgangseinheiten der

malerweise frei. Im einzelnen können bei dieser Be- Rechenanlage verwendet.

triebsart das Adressentastenfeld und das Funktions- io Die bistabilen Schaltungen A 6, AS, A9 werden

tastenfeld von dem Benutzer so verwendet werden, zum Anzeigen von bestimmten Zuständen während

daß der Rechner eine Folge von Operationen aus- der Ausführung bestimmter Befehle verwendet,

führt, die jeder beliebigen, auch im automatischen Die Funktion anderer bistabiler Schaltungen der

Betrieb ausführbaren Folge entsprechen kann. Gruppe 25 ist weiter unten beschrieben.

"Während des automatischen Betriebes können die 15 Die Rechenanlage ist außerdem mit einer Folgein den Befehlen spezifizierten Funktionen mit vorher ■ Steuereinheit 26 mit einer Gruppe bistabiler Zustandin den Speicher eingegebenen Daten ausgeführt wer- Anzcigeschaltungen Pl bis Pn versehen, die einzeln den. Vor dem Drücken des Schaltknopfes AUT zum erregt werden, so daß sich der Rechner jederzeit in Starten der automatischen Programmausführung einem bestimmten Zustand befindet, der einer zur kann der Benutzer, nachdem er die Rechenanlage 20 Zeit erregten bistabilen Schaltungen Pl bis Pn entauf Handbetrieb eingestellt hat, jede dieser Anfangs- spricht. Im Betrieb durchläuft der Rechner eine Folge daten eingeben, indem er zunächst die Daten über von Zuständen, wobei er in jedem Zustand bcdas Zahlentastenfeld in das Register M eingibi, dann stimmte Grundoperationen ausführt. Die Folge dieser die Adressentaste niederdrückt, die dem Register Zustände wird nach einem durch eine logische Schalentspricht, in dem die Daten gespeichert werden sol- 25 tung 27 erstellten Kriterium bestimmt,
lert, und dann die dem Übertragungsbefehl F5 entsprechende Funktionstaste niederdrückt. Schreibwerk

Die Rechenanlage enthält außerdem eine Gruppe

bistabiler Schaltungen, die in Fig. Ib mit Hilfe eines Das Serienschreibwerk 21 besteht aus einer stetig Kästchens 25 kollektiv und in Fig. 6 im einzelnen 30 umlaufenden Typentrommel, die für jede Druckdargestellt sind. Diese bistabilen Schaltungen werden spalte einen gesonderten Typenkranz trägt. Ein in unter anderem zum Speichern einiger inneren Zu- Ruhestellung am rechten Ende der Druckzeile liegenstände des Rechners verwendet, wobei die diese Zu- der Druckhammer läßt sich schrittweise parallel zur stände darstellenden Signale dieser bistabilen Schal- Achse der Typentrommel synchron mit der Drchtungen in dem Blockdiagramm nach Fig. 1 kollektiv 35 bewegung der Typentrommel so verstellen, daß er die mit A bezeichnet sind. aufeinanderfolgenden Druckspalten zum Seriendruck

Im einzelnen wird die bistabile Schaltung A 0 wäh- der Zeichen jeder Druckzeile erreicht,
rend jedes Speicherzyklus beim Entnehmen der ein Jedes der Zeichen auf der Typentrommel wird Ziffernanzeigebit B 2 gleich »1« speichernden ersten in dem internen Code der Rechenanlage durch vier Binärstelle Γ2 aus dem Register M erregt, worauf sie 40 Bits B5, B6, Bl, BS (oder Bl, Bl, B3, B4 im beim Entnehmen der ein Ziffernanzeigebit B 2 gleich Falle einer Adresse) dargestellt.
»0« speichernden ersten Binärstelle P2 entregt wird, Die Anordnung der Zeichen auf der Typentrommel so daß die bistabile Schaltung A 0 während des ge- ist dabei so, daß bei Deutung der vier Bits jedes samten beim Entnehmen der in dem Register M Zeichens als reine Binärdarstellung der Zahlen 0 gespeicherten Zahl verstreichenden Zeitintervalls er- 45 bis 15 die Zeichen jeder Spalte ihre Druckstellung regt bleibt. Mit anderen Worten zeigt die bistabile vor dem Druckhammer in der den binären Zahlen Schaltung Λ 0 in jedem Speicherzyklus die Länge entsprechenden Reihenfolge erreichen. In gleicher und die Lage der in dem Register M gespeicherten Weise wird jede Zeichenreihe parallel zur Achse der Zahl an, wobei diese Länge und diese Lage variabel Typentrommel durch eine entsprechende Kombisind. · 50 nation von vier Bits dargestellt. So lassen sich also

Die bistabilen Schaltungen A 1 und A 2 geben die abzudruckenden Zeichen durch einfaches Zählen Länge und Lage der in dem Register N bzw. Y ge- von ihnen zugeordneten Marken ansteuern. Das speicherten Zahl an, wobei Y das zur Zeit adressierte Verstellen des Druckhammers von einer Spalte zur und angesteuerte Register bezeichnet. Zu diesem nächsten dauert mindestens eine einigen Speicher-Zweck werden die bistabilen Schaltungen A1 und 55 zyklen entsprechende Zeit.
A 2 durch den Ausgang LN des Registers N bzw.

durch den Ausgang L des gewählten Registers Y Starten des Betriebes der Rechenanlage
gesteuert. Die Ausgänge der bistabilen Schaltungen

A 0 und A1 werden so kombiniert, daß sie ein Signal Der Benutzer betätigt eine allgemeine Rücksfcll-

AOl erzeugen, das während jedes Spcicherzyklus 60 taste AG, wodurch die bistabilen Schaltungen Ad bis

von der Entnahmezeit der ersten Dezimalziffcr der AlQ entregt werden, während eine 8-Bit-Zahl, die

Zahlen in M und N bis zur Entnahmezeit der zuletzt die Ergänzung von 21 zu 256 darstellt, jeweils in die

auftretenden DezimalzilTcr dieser Dezimalzahlcn an- acht Stellen Kl bis K 8 des Registers K eingeschrie-

dauert. bon wird.

Die bistabile Schaltung A 3 wird normalerweise 65 Darauf betätigt der Benutzer für die Dauer von

zum unterscheidenden Anzeigen einer bestimmten wenigstens einigen Speidier/.yklen eine Starttaste /II'.

Ziffernperiode verwendet, während der eine be- Die Vorderkante des Signals A V bringt die Ma-

stimmte Operation durchgeführt werden soll, wobei schine in den Zustand/'21 und erregt die bistabile

309 609Ί79

Schaltung A 10, so daß der Taktimpulsgenerator 44 anläuft. In dem Zustand P21 verbindet der Schaltkreis 36 den Binäraddierer 72 ständig mit dem Register K, um in vorstehend beschriebener Weise einen Zähler zu bilden, wobei ein Zählsteuerkreis 73 während jeder Ziffernperiode in der Bitperiode Tl über ein Verknüpfungsglied 30 einen Zählimpuls erzeugt, so daß der Zähler in diesem Zustand die aufeinanderfolgenden Ziffernperioden zählen kann, da in jeder Ziffernperiode sein Inhalt um Eins inkrementiert wird. Außerdem erregt die Vorderkante des Signals A V die bistabile Schaltung A 3, die danach in der nächstfolgenden Bitperiode Tl entregt wird, so daß sie also nur während der ersten Ziffernperiode Cl erregt bleibt. Deshalb bewirkt der Markierungsbitsteuerkreis 37, daß über ein Verknüp- fungsglied 74 ein Markierungsbit B1R = »1« in die erste Binärstelle (Bitperiode Ti) der ersten Dezimalstelle (Ziffernperiode Cl) des Registers R eingeschrieben wird. ao

Der Zähler zählt die aufeinanderfolgenden Ziffernperioden, bis sein Inhalt den Wert 256 erreicht. Dieser Umstand, der bei der ersten Bitperiode' (Impuls Tl) der 21. Ziffernperiode C 21 eintritt, wird mit Hilfe des Vorhandenseins eines Binärübertrags Rb as während der letzten Bitperiode Γ 28 dieser 21. Ziffernperiode festgestellt. Dadurch wird eine bistabile Schaltung A 22 erregt, die danach während der gesamten 22. Ziffernperiode C 22 erregt bleibt. Gesteuert durch diese bistabile Schaltung A 22 wird in dem Kreis 37 ein Verknüpfungsglied 75 zum Schreiben eines Bitsßl£= »1« in der ersten Bitperiode Π des Registers £ geöffnet.

Darüber hinaus wird in der letzten Bitperiode Γ8 dieser 22. Ziffernperiode die bistabile Schaltung A10 durch den Impuls MIO entregt, so daß der Taktimpulsgenerator 44 angehalten wird. Demzufolge werden also im Zustand P 21 am Anfang bzw. am Ende einer Reihe von zweiundzwanzig Ziffernperioden zwei Synchronisierungsbits in die Verzögerungsleitung eingeschrieben, von denen das Anfangsbit (Startbit) in das Register R und das Endbit (Stoppbit) in das Register E eingeschrieben wird.

In dem Zustand P21 zeigt die logische Schaltung 27, ohne Rücksicht auf die internen Bedingungen der Rechenanlage, als nächstfolgenden Zustand den Zustand PO an.

Außerdem wird während des nächstfolgenden Speicherzyklus, wenn die bistabile Schaltung A10 durch das Startbit Bl R = »1« erneut erregt wird, über ein Verknüpfungsglied 82 in dem Zustandswechsel-Taktsteuerkreis 29 ein Signal MG erzeugt, ' so daß die Rechenanlage effektiv in den Zustand PO gebracht wird.

55

Synchronisieren des Taktimpulsgenerators 44
mit der Verzögerungsleitung LDR

Die im Startzustand P 21 der Rechenanlage in die Verzögerungsleitung LDR eingespeicherten vorerwähnten Synchronisierungsbits BlR und BlE werden zum Synchronisieren des Taktimpulsgenerators 44 mit der Verzögerungsleitung, d. h. zum Ausgleichen jeder Veränderung der Fortpflanzungszeit der Impulse in der Verzögerungsleitung bzw. zum Ausgleichen jeder Veränderung in der Periode des Oszillators 45 verwendet.

Zu diesem Zweck erregt in jedem Speicherzyklus, der auf den Zyklus folgt, in dem die Synchronisierungsbits in der Verzögerungsleitung aufgezeichnet worden sind, ohne Rücksicht auf den derzeitigen Zustand der Rechenanläge, das beim Entnehmen des Startsynchronisierungsbits BIR erhaltene Lesesignal LBlR die bistabile Schaltung A10 und entregt das beim Entnehmen des Stoppsynchronisierungsbits erhaltene Lesesignal LBlE die bistabile Schaltung, so daß der durch diese bistabile Schaltung gesteuerte Taktimpulsgenerator 44 während jedes Speicherzyklus für genau zweiundzwanzig Ziffernperioden wirksam bleibt, wenn man von der belanglosen Phasendifferenz, die innerhalb eines einzelnen Speicherzyklus zwischen der Verzögerungsleitung LDR und dem Taktimpulsgenerator 44 entstehen kann, absieht.

Die Phasendifferenz wird, sofern überhaupt, eine solche vorhanden ist, am Beginn jedes Speicherzyklus ausgeglichen, da der Zeitpunkt, zu dem die Synchronisierungsbits BlR und BlE, nachdem sie aus der Verzögerungsleitung entnommen worden sind, wieder in die Verzögerungsleitung eingeschrieben werden, durch die von dem Taktimpulsgenerator 44 selbst erzeugten Taktsteuerimpulse zeitlich genau abgestimmt ist.

Die effektive Länge der Verzögerungsleitung LDR und entsprechend die Impulsfortpflanzungszeit zwischen den beiden Wandlern 40 und 38 plus der aus dem Impulsentnahmezeitpunkt Ml und dem Impulseinschreibezeitpunkt M4 entstehenden Verarbeitungszeit muß also größer sein als die den zweiundzwanzig Ziffernperioden des Taktimpulsgenerators 44 entsprechende Länge der Register, so daß die sich in der Verzögerungsleitung fortbewegende Reihe aus 10-8-22 Signalen nur einen Teil der Verzögerungsleitung besetzt und eine unbesetzte Strecke frei läßt, die entsprechend der Differenz beider Längen eine konstante Länge hat.

Demzufolge hat jeder beim Entnehmen des Bits BlR aus der Verzögerungsleitung beginnende Speicherzyklus eine Dauer von zweiundzwanzig Ziffernperioden plus einem dem Längenunterschied oder der unbesetzten Strecke entsprechenden Leerzeitintervall. Während dieses Zeitintervalls tritt in den verschiedenen in dem Rechner festgehaltenen Signalen keine Veränderung auf, und es wird kein Signal aus der Verzögerungsleitung entnommen oder in sie eingeschrieben, so daß der Betrieb des Rechners nach diesem Leerintervall an genau derselben Stelle, an der er zu Beginn dieses Intervalls unterbrochen worden war, wieder aufgenommen wird, so daß das Vorhandensein dieser unbesetzten Strecke auf den Betrieb der Rechenanlage keinen Einfluß hat.

Eingeben einer Zahl in den Speicher
über das Tastenfeld

Auf den Zustand P 21 folgt der ZurstandPO, in welchem die Daten über das Tastenfeld in den Speicher eingegeben werden können.

In dem Zustand PO verbindet der Schaltkreis 36 das Speicherregister M zum Bilden einer geschlossenen Schleife ständig mit dem Verschieberegister K, so daß das Register M um eine Ziffernperiode verlängert wird. Währenddessen sind alle verbleibenden Register mit ihrem Ausgang unmittelbar an ihren

jeweiligen Eingang angeschlossen, um eine geschlossene Schleife zu bilden, so daß ihr Inhalt fortlaufend wiedergewonnen wird, damit er während der nachfolgenden Speicherzyklen unverändert bleibt. Auch die Markierungsbits B1 dieser verbleibenden Register werden über den Steuerkreis 37 fortlaufend wiedergewonnen, so daß der gesamte Inhalt aller Register außer dem Register M während des Züstandes P 0 unverändert bleibt.

Das Taktsteuersignal MG, das das Umschalten des Rechners aus dem Zustand P 21 in den Zustand PO herbeiführt, stellt die bistabile Schaltung A 40 auf ihren Ausgangszustand zurück. Der Benutzer betätigt entweder die Minuszeichentaste 66 oder keine Taste, je nachdem, ob die einzugebende Zahl negativ oder positiv ist. Im ersteren Falle bewirkt das durch die betätigte Taste erzeugte Signal SN, daß über ein Verknüpfungsglied 76 ein Negativzeichenbit B 3 = »1« in die dritte Binärstelle aller Dezimalstellen des Registers M eingeschrieben wird. Darauf betätigt ao der Bedienende die der einzugebenden ersten Dezimalziffer entsprechende Zifferntaste. Dadurch erzeugen die dem Tastenfeld 22 zugeordneten elektrischen Kontakte die vier diese Dezimalziffer darstellenden Binärsignale Hl, Hl, H3, H4 und ein Signal Gl, das anzeigt, daß diese vier Signale zu einem über das Zifferntastenfeld 65 eingegebenen numerischen Zeichen gehören. Die Dauer dieses durch das Tastenfeld erzeugten gesamten Signals beträgt mehr als einen Speicherzyklus.

Die Vorderkante des Signals Gl erregt die bistabile Schaltung A 7. Zu einem entweder vor oder hinter dieser Vorderkante auftretenden Zeitpunkt startet das in der Verzögerungsleitung umlaufende Synchronisierungsbit B1R den Taktimpulsgenerator 44. Während des ersten durch den Generator 44 nach dem Erregen der bistabilen Vorrichtung A 7 erzeugten Taktimpulses Tl bewirkt der Impuls M 4 durch öffnen des Verknüpfungsgliedes 24, daß die Bits Hl, Hl, H 3, H 4 und Gl von dem Tastenfeld 22 aus in die jeweiligen Stellen K4, KS, K6, Kl und Kl des Registers K übertragen werden. Da das Niederdrücken der Taste des Tastenfeldes 22 nicht mit dem Taktimpulsgenerator 44 synchronisiert ist, kann dieser erste Taktimpuls Tl mit der ersten Bitperiode irgendeiner Ziffernperiode C (n + l) der zweiundzwanzig Ziffernperioden des derzeitigen Speicherzyklus zusammenfallen. Demzufolge enthalten bei Beginn dieses Taktimpulsus Tl die Stellen K1 bis K 8 des Registers K die jeweiligen Binärstellen B1 bis B 8 der η-ten Dezimalstelle des Registers M. Bei dem Impuls M4 dieser Bitperiode Tl werden die Bits der Binärstellen Bl bis B8 der η-ten Dezimalstelle und das Bit der ersten Binärstelle B1 der nächstfolgenden Dezimalstelle C (n + l) in die jeweiligen Stellen Kl bis K8 des Registers K übertragen. Bei dem gleichen Impuls M 4 werden die Bits Hl, Hl, H 3, H 4 und Gl von dem Tastenfeld 22 in das Register K eingegeben. Dadurch werden diese Bits in die Binärstellen B5, B 6, B 7; B 8 bzw. Bl der «-ten Dezimalstelle Cn des Registers M eingeschrieben, von denen die vier erstgenannten Bits die eingegebene Ziffer darstellen und das fünfte Bit ein Ziffern-Anzeigebit ist. Wie vorstehend erklärt, ist die Binärstelle B 3 bereits durch ein Vorzeichenbit besetzt worden.

Die über das Tastenfeld eingegebene erste Ziffer wird also ziellos in eine bestimmte /i-te Dezimalstelle eingegeben, die die erste Dezimalstelle ist, die nach der Betätigung der entsprechenden Taste zuerst den Lesewandler 38 und den Schreibwandler 40 erreicht.

Außerdem wird bei diesem Impuls M 4 der ersten Bitperiode Pl der Ziffernperiode C (n+l) der Ausgang SM des Markierungsbit-Steuerkreises 37 erregt, da der Ausgang des Verknüpfungsgliedes 78 erregt ist. Demzufolge wird ein Markierungsbit B1M = »1« in die erste Binärstelle dieser /i-ten Dezimalstelle des Registers M unmittelbar vor der aus dem Tastenfeld eingegebenen Ziffer eingeschrieben. Darüber hinaus erregt der Taktimpuls Tl die bistabile Schaltung A 3, die danach durch den nächstfolgenden Impuls T1 entregt wird und somit also nur während dieser (n + l.) Ziffernperiode erregt bleibt, um die Ziffernperiode anzuzeigen, während der die auf dem Tastenfeld eingestellte Ziffer in das Register M eingegeben wird.

Der Taktimpuls Γ2 der Ziffernperiode C (n+l) entregt die bistabile Schaltung A 7, um zu verhindern, daß die Ziffer im nächstfolgenden Zyklus nochmals in das Register M eingegeben wird, so daß diese Ziffer trotz der Tatsache, daß die entsprechende Taste während mehr als einem Speicherzyklus niedergedrückt gehalten wird, nur einmal in das Register M eingegeben wird. Die Aufgabe der bistabilen Schaltung A 7 besteht in diesem Falle also darin, beim Eingeben einer Ziffer über das Tastenfeld den ersten Speicherzyklus von den nachfolgenden Speicherzyklen zu unterscheiden. Außerdem errregt derselbe Taktimpuls Tl die bistabile Schaltung A 40, die auch während des Einstellens der nächsten Ziffern auf dem Tastenfeld erregt bleibt, um die zuerst eingestellten Ziffern von den nachfolgenden zu unterscheiden. Dies geschieht deshalb, weil die erste eingegebene Ziffer in eine zufällig angesteuerte Dezimalstelle des Registers M eingeschrieben wird, während die nachfolgenden Ziffern entsprechend einer vorgeschriebenen Folge in die aufeinanderfolgenden Dezimalstellen des Registers M eingeschrieben werden müssen. Der Sinn der bistabilen Schaltung A 40 liegt in der Bestimmung dieses Unterschiedes bei der Zifferneingabe. Die erste eingegebene Ziffer läuft während der nachfolgenden Speicherzyklen in dem Register M und dem Register K um, die, wie vorstehend erläutert, zu einer geschlossenen Schleife miteinander verbunden sind. In dem Markierungsbit-Steuerkreis 37 wird bewirkt, daß auch die Markierungsbits BlAf durch das Verschieberegister geschaltet werden, da sie von dem Ausgang LM des Registers M auf den Eingang 13 des Registers K übertragen werden, weil an Stelle des Verknüpfungsgliedes 80 das Verknüpfungsglied 79 geöffnet ist, so daß dieses Bit BlM = »1« in der durch die erste eingegebenen Ziffer besetzten η-ten Dezimalstelle aufgezeichnet bleibt, während das Bit in der ersten Binärstelle der verbleibenden Dezimalstelle des RegistersM weiterhin BlM = »0« bleibt.

Darauf wird die zweite Dezimalziffer der einzugebenden Zahl auf dem Tastenfeld eingestellt, die ebenfalls Binärsignale Hl, Hl, H 3, H 4 und das Signal G1 erzeugt. Wie vorstehend erörtert, haben diese Signale eine Dauer, die langer als ein Speicherzyklus ist.

Wie bei der ersten eingegebenen Ziffer erregt die Vorderkante des Signals Gl die bistabile Schaltung A 7. Beim Entnehmen des in der η-ten Dezimalstelle des Registers M, d. h., der durch die zuerst eingegebene Ziffer besetzten Stelle, aufgezeichneten

21 22

Markierungsbit BlM = »1« wird die bistabile Schal- Der Benutzer kann also auch im Gegensatz zu den

tung A 3 erregt. Die bistabile Schaltung A 3 wird bisher bekannten Rechenanlagen auf dem Tastenfeld

danach durch den nächstfolgenden Taktimpuls Tl jede beliebige Zahl einstellen, ohne sich um ihre

entregt, so daß sie nur während der «-ten Ziffern- stellengerechte Lage zu kümmern,

periode erregt bleibt; die beim Entnehmen dieses 5 Zum Eingeben des Kommas betätigt der Benutzer

Markierungsbits BlM = »1« aus der Verzögerungs- nach dem Eingeben der Einer-Ziffer die Taste67, so

leitung LDR beginnt. Es sei bemerkt, daß beim Ent- daß ein Signal V mit einer Dauer von einigen

nehmen dieses Bits BlM = »1«, das am Anfang Speicherzyklen erzeugt wird. Da das Ziffernanzeige-

der η-ten Dezimalstelle des Registers M steht, sich signal G1 nicht vorhanden ist, ist die bistabile Schal-

die (« —l)-te Dezimalstelle in dem Register K be- ίο tung/4 7 und folglich auch die bistabile Schaltung A 3

findet, während die (n — 2)-te Dezimalstelle gerade nicht erregt, so daß das das Tastenfeld mit dem Re-

wieder in das Register M, d. h. am Beginn der Ver- gisterK verbindende Verknüpfungsglied 24 geschlos-

zögerungsleitung eingeschrieben worden ist. sen bleibt und der Mechanismus zum Verschieben des

Beim Entnehmen dieses Markierungsbits BlM . Markieriingsbits BlM = »1« auf die nächstfolgende

bewirkt der Impuls M4 durch öffnen des Verknüp- »5 DezimalzifTer unwirksam ist.

fungsgliedes 24 des Übertragen der Binärsignale Hl, Beim Entnehmen des der Einer-Ziffer zugeord-

H2, H2>, H4 und Gl von dem Zifferntastenfeld 65 neten Bits BlM =.»1« aus dem SpeicherLDR wird

in die Stellen K4, K5, K6, Kl bzw. Xl des Regi- eine bislabile Schaltung/4 80 erregt. Die bistabile

sters K. Schaltung A 80 wird danach durch den nächstfolgen-

Außerdem wird in dem Markierungsbit-Steuer- 20 den Taktimpuls Tl entregt, so daß bei Annahme, daß kreis 37 das aus der η-ten Dezimalstelle des Regi- diese Ziffer in eine bestimmte Dezimalstelle Cm des sters M entnommene Bit MlJW= »1« über das Registers M eingegeben worden ist, diese bistabile durch die bistabile Schaltung A 3 geöffnete Verknüp- Schaltung während der gesamten Ziffernperiode Cm fungsglied unmittelbar auf den Ausgang SM über- erregt bleibt. Demzufolge wird während der vierten tragen, statt schrittweise durch das Register K ge- 25 Bitperiode T 4 dieser Ziffernperiode Cm ein Kommaschaltet zu werden. anzeigebit B 4 = »1« über ein Verknüpfungsglied 81

Das Markierungsbit BlM = »1« wird also in der in die Stelle O des RegistersK eingegeben. Dieses («—l)-ten Dezimalstelle aufgezeichnet, und die zweite Kommaanzeigebit wird also in die durch die Einerauf dem Tastenfeld eingestellte Ziffer wird ebenfalls Ziffer besetzte Binärstelle T4 der Dezimalstelle einin diese (n — l)-te Stelle, d.h. in die Stelle einge- 30 geschrieben.

schrieben, die der Stelle vorangeht, in die die erste Sofern der Benutzer in dem Zustand PO an Stelle

Ziffer eingegeben worden ist. einer Zahl auf dem Tastenfeld 65 eine Adresse ein-

Das Markierungsbit BlM = »1« wird also aus stellt, so daß an Stelle des Signals Gl das Signal G2 der /i-ten Dezimalstelle in die (n— l)-te Dezimalstelle erzeugt wird, werden die diese Adresse darstellenden verschoben, so daß es jederzeit bei Beginn der zuletzt 35 vier Bits Wl, Hl, H3, 774 über das Verknüpfungseingegebenen Ziffer wieder an seine Stelle gebracht glied 70 in die jeweiligen Stellen /1, 12, 13, 14 des werden kann. . !Befehlsregisters 16 übertragen. Somit nimmt der

Die bistabile Schaltung Al wird durch den nach Rechner über den Decoder 17 die Adresse Yl bis Y 8

dem Entnehmen des ersten MarkierungsbitsSIM des gewählten Registers auf.

auftretenden ersten Taktimpuls Tl entregt. Dadurch 40 Bei Handbetrieb folgt im Zustand PO auf das Einwird während der nachfolgenden Speicherzyklen die geben einer Zahl und die Auswahl eines Registers Wiederholung des Übertragungsvorgangs von dem stets das Eingeben einer Funktion über das Funktions-Tastcnfeld in das Register K für die auf dem Tasten- tastenfeld 69. Die Betätigung des Tastenfeldes 69 er-, feld eingestellte Ziffer verhindert, und die erste und ' zeugt ein Signal G 3, so daß die die auf dem Tastenzweite Ziffer laufen einschließlich des derzeitig der 45 feld eingestellte Funktion darstellenden vier Bits Hl, zweiten Ziffer zugeordneten Markierungsbits B1 m Hl, /73, H4 über ein Verknüpfungsglied 71 in die = »1« in der durch die Register/: und M. gebildeten jeweiligen Stellen /5, /6, II, /8 des statisierenden geschlossenen Schleife um. Befehlsregisters 16 übertragen werden und der De-

Eritsprechend werden die nachfolgenden Ziffern coder 19 dem Rechner die auf dem Tastenfeld ein-

der Zahl auf dem Tastenfeld eingestellt und in das 5° gestellte Funktion Fl bis F16 anzeigt. Außerdem er-

RegisterM eingegeben. Allgemein also wird jede neu- regt der Anfang des Signals G3 ohne Rücksicht auf

eingegebene Ziffer in die der zuletzt eingebcnenen die Funktion eine bistabile Schaltung A 6, so daß in

Ziffer vorangehende Dezimalstelle eingeschrieben, dem Zustandswechsel-Taktsteuerkreis 29 die Vorder-

und zwar unter Berücksichtigung der Tatsache, daß kante des bei Beginn des nächstfolgenden Speicher- -

die Ziffern beginnend mit der .höchstwertigen einge- 55 zyklus beim Anlaufen des Taktimpulsgencrators 44

geben und beginnend mit der niedrigstwertigen aus erzeugten Sginals/i 10 über ein Verknüpfungsglied 83

der Verzögerungsleitung entnommen und verarbeitet ein Taktsteuersigna] MG erzeugt, das den Rechner

werden. _auf J_0n nächstfolgenden Zustand umschaltet, der

Außerdem wird jedesmal, wenn eine neue Ziffer entsprechend dem besonderen auf dem Tastenfeld

über das Tastenfeld eingegeben wird, das Markte- ^6o eingestellten und in dem Befehlsregister 16 festgehal-

rungsbit BiM --- »1« von der zuletzt eingegebenen tcnen derzeitigen Befehl bestimmt wird. Dasselbe

Ziffer zu der neu eingegebenen Ziffer verschoben, um Signal MG entregt die bistabile Schaltung A 6, die so-

die die zuletzt eingegebene Ziffer enthaltende Dezi- mit das unnötige F.rzcugcn weiterer Zustandswechsel-

malstclle zu erkennen. Taktstcuersignalc MG in den folgenden Spcicher-

In dieser Phase des Betriebs der Rcchcnanlagc 65 zyklon während des Signals G3 durch den Stcucrkrcis

kanu infolge der Verwendung der verschiebbaren 29 verhindert. In dem nächstfolgenden Zustand führt

Markicrungsbits auf eine Zifferzählvorrichtung ver- die Rechenanlage ilen auf dem Tastenfeld cingcstcll-

zichlel werden. ten McMiI aus.

23 24

Übertragen einer Zahl in ein Speicherregister Register selbst in das Register M eingegeben. Vor

und aus einem Speicherregister Ausführung irgendeiner arithmetischen Operation

' werden die Zahlen, die verarbeitet werden sollen, in

Die Ubertragungsoperatiorien zwischen den Re- folgender Weise stellengerecht ausgerichtet,
gistern und dem Speicher LDR werden normaler- 5 Im vorstehenden wurde herausgestellt, daß durch weise in einem Zustand Pl während eines einzigen Verbinden eines Registers des Speichers LDR mit Speicherzyklus, d.h. von einem Starten des Oszilla- dem SchieberegisterK zum Bilden einer geschlossen tors 45 bis zu seinem nächsten Starten durchgeführt. nen Schleife der Inhalt dieses Speicherregisters in beim einzelnen wird in diesem Zustand Pl, sowohl bei _ZUg auf die anderen Speicherregister im Verlauf jedes Handbetrieb als auch bei automatischem Betrieb, der _i0 Speicherzyklus um eine Zifferperiode verzögert wird. Befehl Y angenommen, F6 indem Befehlsregister 16 Zunächst sei angenommen, daß die in dem Regespeichert (das bedeutet, daß das derzeitig ausge- gisterA/ gespeicherte Zahl so ausgerichtet werden wählte Register das Gattungsregister Y und die der- muß, daß ihre Einer-Ziffer (der das Komma zugezeitig festgehaltene Funktion F6 ist); der Schaltungs- ordnet ist) in die erste Dezimalstelle C1 gebracht wird, kreis 36 verbindet den Ausgang jedes Registers mit i₅ In dem Ausrichtzustand P3 verbindet der Schal-Ausnahme des Registers N mit dem jeweiligen Ein- tungskreis 36 den Ausgang und den Eingang des Regang in einer geschlossenen Schleife, damit die stete gisters, desssen Inhalt ausgerichtet werden soll, beiWiedergewinnung seines Inhalts herbeigeführt wird, spielsweise des Registers M, mit dem Eingang bzw. und ferner den Ausgang des adressierten Registers Y dem Ausgang des Schieberegisters K und den Ausmit dem Eingang SN des Registers N, so daß während 20 gang jedes der verbleibenden Speicherregister mit eines einzigen Speicherzyklus der Inhalt des Re- seinem jeweiligen Eingang. Dadurch wird in jedem gisters Y in das Register N übertragen wird. Speicherzyklus der Inhalt des Registers M in bezug

Sofern der in dem Speicher 16 festgehaltene Be- auf die verbleibenden Speicherregister um eine fehl gleich Y, Fl ist, verbindet der Schaltungskreis Ziffernperiode verzögert, bis während der (durch das 36 in einer gesonderten geschlossenen Schleife jedes 25 Entnehmen des Markierungsbits B1R = »1« aus der Speicherregister, mit Ausnahme des Registers N, mit Verzögerungsleitung identifizierten) ersten Zifferndem adressierten Register Y zum Zwecke der Wieder- periodeCl eines bestimmten Speicherzyklus das gewinnung seines Inhalts und ferner den Ausgang des (durch Entnehmen eines Kommabits BA = »1« aus Registers N mit dem Eingang des Registers Y und den der Verzögerungsleitung identifizierte) Komma ermit-Ausgang des Registers Y mit dem Eingang des Re- 30 telt wird. Das gleichzeitige Auftreten dieser beiden gisters N, so daß der Inhalt des Registers Y in das Leseimpulse erregt über einen in der Zeichnung nicht Register N und umgekehrt übertragen wird. dargestellten Kreis die bistabile Schaltung A 6, die

Sofern der in dem Register 16 statisierte Befehl anzeigt, daß das erforderliche Ausrichten vorgenomentweder gleich Y, Fl (Addition) oder Y, Fl (Sub- men worden ist. Demzufolge erzeugt, da die bistabile traktion) oder Y, F3 (Multiplikation) oder Y, F4 35 Schaltung^ 6 erregt ist, in dem Kreis29 beim noch-(Division) oder Y, F5 (Übertrag aus M) ist, verbin- maligen Entnehmen der ersten Ziffer der Zahl in M det der Schaltungskreis 36 jedes Register mit Aus- oder N die Vorderkante des Signals A 01 über das nähme des Registers M mit einer gesonderten ge- Verknüpfungsglied 86 einen Zustandswechsel-Taktschlossenen Schleife zum steten Wiedergewinn seines steuerimpuls MG, der das Umschalten des Rechners Inhalts und ferner den Ausgang des adressierten Re- 40 auf den nächstfolgenden Zustand bewirkt,
gisters Y mit dem Eingang des Registers M, so daß Entsprechend läßt sich bei einem Zustand F14 des

der Inhalt des Registers Y m· das Register N über- Rechners eine Zahl verschieben, bis ihre höchstwertragen wird, tige Ziffer sich in der ersten Dezimalstelle Cl eines

In allen Fällen wird, sofern in dem Befehl keine bestimmten Registers befindet. Diese Art Ausrichtung besondere Adresse angegeben ist, das Register M ge- 45 wird beispielsweise beim Multiplizieren für denMultiwählt. plikator verwendet.

Ohne Rücksicht darauf, was für ein Befehl wäh- Entsprechend kann vor dem Ausdrucken einer in

rend des ZustandesP2 im Befehlsregister gespeichert einem bestimmten Register gespeicherten Zahl diese ist, wird beim Wiederanlaufen des Taktimpulsgene- Zahl so ausgerichtet werden, daß sich ihre niedrigstrators44 das Verknüpfungsglied 84 in dem Kreis 29 50 wertige Ziffer in der ersten Dezimalstelle Cl dieses geöffnet, um einen Zustandswechsel-Taktsteuerimpuls Registers befindet. Dieser Ausrichtvorgang erfordert MG zu erzeugen, der bewirkt, daß die Rechenanlage mindestens so viele Spcicherzyklen, wie nichtsigniauf den nächstfolgenden durch die Art des eigent- fikante Nullen in der Zahl vorhanden sind, da die liehen Befehls bestimmten Zustand umschaltet. Zahl während jedes Speicherzyklus um eine Dezimal-

Sofcrn im Befehlsregister 16 der Multiplizier- 55 stelle verzögert, d. h. zu höherwertigen Stellen hin befehl Y, F3 gespeichert ist, verbindet der Schal- verschoben wird. Demzufolge kann während dieses tungskreis 36 in einem Zustand P 9 des Rechners die Ausrichtvorgangs die Zahl von den höchstwertigen Speicherregister miteinander zum Übertragen des In- Stellen aus abgetastet werden, um vor dem Aushalts des Registers N in das Register R. drucken bei jedem Speicherzykhus eine der nicht-

Jede andere Übertragungsoperation erfolgt in 60 signifikanten Nullen zu beseitigen,
gleicher Weise. Durch Verwendung der Markicrungsbits können

_ „ . ... '...„.. die Zahlen also einsprechend unterschiedlichen An-

Stellcngcrechtcs Ausnchten der in dem Spe.cher förderung™ ausgerichtet werden,

gespeicherten Zahlen

Wie vorstehend erläutert, werden die Zahlen vom' 65 Vergleichen der algebraischen Vorzeichen

Tastenfeld ohne Rücksicht auf eine Ausrichtung in von zwei Zahlen

luv.ug auf entweder bereits in anderen Registern ge- Im Zustand/'9 des Rechners werden in dein Kreis

speicherte Zahlen oder irgendeine Bezugsstelle der 64 (Ι·"ίμ. 4) die Voizeichenbils/J3 der beiden bc-

25 26

treffenden Register abgefragt und verglichen. Sofern Demzufolge wird die Addition in zwei Speicher-

keine Übereinstimmung vorliegt, wird eine am An- zyklen durchgeführt, in welchen sich der Rechner im

fang dieses Zustandes erregte bistabile Schaltung A 8 Zustand PS bzw. P6 befindet.

entregt. Demzufolge zeigt der Umstand, daß nach Zum Durchführen der Subtraktion werden wäh-

dem Zustand P 9 die bistabile Schaltung Λ 8 entweder 5 rend eines ersten Speicherzyklus, in dem sich der

erregt bleibt oder nicht, an, ob die Vorzeichen der Rechner im Zustand P 5 befindet, die Zahlen in M

beiden überprüften Zahlen gleich sind oder nicht. und N addiert, nachdem jede Dezimalziffer der Zahl

Der Ausgang ADD des Kreises 64 wird erregt, wenn in N zu 15 komplementiert worden ist. Während

entweder der Addierbefehl Fl statisiert und die bi- dieses Zyklus wird nur dann ein Dezimalübertrag von

stabile Schaltung AS erregt ist oder der Subtraktions- io einer Stelle auf die nächsthöhere Stelle vorgenom-

befehl Fl statisiert wird und die bistabile Schaltung men, wenn die Summenziffer für die erstgenannte

A 8 entregt ist. Stelle größer ist als 15 (dieser Umstand wird durch

das Vorhandensein eines Binär-Endübertrags R 8 aus

..... ,ρ, , · der höchsten Binärstelle TS dieser Dezimalstelle an-

Addition und Subtraktion _{1J} geze}j_gt)_{; wobei) so}f_ern diese Summenziffer zwischen

10 und 15 liegt, kein Dezimalübertrag vorgenommen

Die Addition und die Subtraktion von zwei in dem wird. Zu diesem Zweck bleibt das Verknüpfungsglied

Register M bzw. N gespeicherten Zahlen werden nach 68 geschlossen, um zu vermeiden, daß der Ausgang

folgenden Regeln durchgeführt. Eine wirkliche der bistabilen Übertragsanzeige-Schaltung 58 an die

Addition wird durchgeführt, wenn entweder die Vor- 20 Summierschaltung 48 angeschlossen wird. Das Fehlen

zeichen der Zahlen in M und N gleich sind (bistabile eines sich aus der Addition der beiden höchstwertigen

Schaltung A 8 ist erregt) und der derzeitig festgehal- Dezimalziffern der Zahlen in M bzw. /V ergebenden

tene Befehl Fl Addition ist oder die Vorzeichen der Dezimal-Endübertrags RF zeigt in diesem Zustand ι

Zahlen N und M unterschiedlich sind (bistabile Schal- P 5 an, daß die Zahl in M kleiner ist als die Zahl

tung A 8 ist entregt) und der derzeitig festgehaltene 25 in N, während das Vorhandensein dieses Endüber-

Befehl FI (Subtraktion) ist. In den anderen Fällen trags anzeigt, daß die Zahl in N kleiner ist als die

wird effektiv eine Subtraktion durchgeführt. Zahl in M.

Zum Durchführen einer Addition werden während Im ersteren Falle wird während des nachfolgenden eines ersten Speicherzyklus, in dem sich der Rechner Speicherzyklus (in dem sich der Rechner in dem Zuin dem Zustand P 5 befindet, die beiden Zahlen in N 30 stand P 6 befindet), die Grundzahlkorrektur durchge- und M ziffernweise addiert, wobei auf die nächst- führt, indem entweder die Füllziffer + 6 oder + 0 zu höhere Dezimalstelle ein Dezimalübertrag übertragen zu jeder Ziffer der unkorrigierten Summe addiert, je wird, wenn die Summenziffer entweder größer ist als nachdem, ob in dem Zustand P 5 beim Addieren der 15 oder zwischen 10 und 15 liegt, wobei der erste beiden höchstwertigen Bits B 8 der entsprechenden Umstand durch das Vorhandensein eines durch das 35 Dezimalstelle ein Binärübertrag R 8 erzeugt worden Addieren der höchstwertigen Bits BS erzeugten ist oder nicht. Außerdem wird im Zustand P 6 jede Binärendübertrags/?8 und der zweite Umstand durch Ziffer der Summe bei seiner Korrektur erneut zu die Erregung der bistabilen Schaltung 58 angezeigt 15 komplementiert, so daß die Subtraktion zwei wird. Zu diesem Zweck ist der Ausgang der bistabilen Speicherzyklen zu Ende geführt wird. Wenn dagegen Schaltung 58 während der Ausführung einer Addition 4° die Zahl in N kleiner ist als die Zahl in M (dieser mit der Summierschaltung 48 über ein Verknüpfungs- Umstand wird durch das Vorhandensein des Endglied 62 verbunden. Das durch Addieren von zwei Übertrags RF in dem Zustand PS signalisiert), sind in Zahlen in der vorstehend erörterten Weise erzielte dem Zustand P 6 die zu jeder Ziffer des unkorrigier-Ergebnis ist insofern nicht richtig, als einige Ziffern ten Ergebnisses zu addierenden Füllziffern für die * des Ergebnisses größer als 9 sein können und somit 45 beiden vorerwähnten Fälle +0 bzw. +10. Außer- " in dem binärverschlüsselten Dezimalcode keine Be- dem wird im Zustand P 6 das Ergebnis nicht erneut deutung haben, so daß eine Grundzahlkorrektur vom ergänzt, sondern statt dessen wird während eines Binärcode zum Binär-Dezimalcode vorgenommen neuen Speicherzyklus (in welchem der Rechner sich werden muß. Zu diesem Zweck wird während des in dem Zustand P7 befindet) die Zahl+1 zu dem einen einzigen Speicherzyklus, in dem sich der Rech- 50 korrigierten Ergebnis addiert, indem so ein neues Erner in dem dem Errechnen der unkorrigierten Summe gebnis erzielt wird, das seinerseits während des zugeteilten Zustand P 5 befindet, in jeder Dezimal- nächsten Speicherzyklus (in welchem sich der Rechstelle ein Markierungsbit BIM aufgezeichnet, um ner in dem Zustand P8 befindet) von dem Binär-auf die Art der an der entsprechenden Summenziffer vor- den Binär-Dezimalkode korrigiert wird. Demzufolge zunehmenden Grundzahlkorrektur anzuzeigen, wobei 55 wird in diesem Falle die Operation in vier (den vier im Verlaufe eines nachfolgenden Speicherzyklus (in Zuständen P 5, P 6, Pl bzw. P 8 entsprechenden) dem sich der Rechner in dem Zustand P 6 befindet) Speicherzyklen zu Ende geführt,
diese Summe entsprechend den durch die Markie- Der Betrieb der Rechenanlage während der rungsbits gegebenen Anzeigen Ziffer für Ziffer korri- Addition und der Subtraktion ist nachstehend im eingiert wird. 60 zelneh beschrieben.

Im einzelnen wird bei der Addition während des Nachdem die beiden Zahlen in M und N in bezug

zweiten Speicherzyklus, in dem sich der Rechner in auf ihr Komma in den Zuständen P 3 bzw. P14 aus-

dem Zustand P6 befindet, jede Ziffer der Summe gerichtet worden sind und nachdem die Vorzeichen

von dem Binärcode auf den Binär-Dezimalcode durch der. beiden Summanden im Zustand P9 überprüft

Addieren der Füllziffer +6 zu jeder Ziffer des Er- 65 worden sind, schaltet die Rechenanlage auf den Zu-

gebnisses, das in dem ersten Speicherzyklus (beim Er- stand P5 um. Während dieses Zustandes gibt die bi-

rechnen der unkorrigierten Summe) einen Dezimal- stabile Schaltung A 8 weiterhin ein Signal hinsichtlich

übertrag erzeugt hatte, korrigiert. der Übereinstimmung der wie in dem Zustand P9 be-

27 .28

stimmten Vorzeichen der beiden Summanden, so daß Schaltung A 4 den neuen Binär-Übertrag erhält, der in dem ZustandP5 der Kreis64 (Fig. 4) ein Signal durch das Addieren des nächstfolgenden Bitpaares, SOTT erzeugt, wenn entweder keine Vorzeichenüber- dessen Bits in diesem Falle die ersten Bits B 5 der einstimmung vorliegt und der derzeitig gespeicherte nächstfolgenden Ziffernperiode C (n+1) sind. Dem-Befehl Fl (Addition) ist oder eine Vorzeichenüber- 5 zufolge kann die bistabile Schaltung/4 5 diesen Binäreinstimmung vorliegt und der derzeitig festgehaltene Endübertrag R 8 der η-ten Dezimalstelle dem Binär-Befehl F 2 ist (Subtraktion), während in jedem Addierer 72 zuführen, wenn der Addierer das erste anderen Falle der Kreis 64 ein Signal ADD erzeugt. Bitpaar B 5 der (n+l)-ten Dezimalstelle erhält. Da

Im Zustand P 5 verbindet der Schaltkreis 36 die dieser Binär-Endübertrag außerdem das Vorhanden-

Ausgänge LN und LM der Register N und M ständig 10 sein eines Dezimalübertrags anzeigt, ist die bistabile

mit den beiden Eingängen 1 bzw. 2 des Binäraddie- Schaltung A 5 außerdem in der Lage, den Dezimal-

rers72, den Ausgang 3 des Addierers mit dem Ein- übertrag zwischen diesen beiden Dezimalstellen zu

gang 13 des Registers K und den Ausgang 14 des Re- übertragen. Dies kommt sowohl bei der Addition

gisters K mit dem Eingang SN des Registers N. (Signal ADD ist vorhanden) als auch bei der Sub-

Außerdem ist der Ausgang aller Speicherregister, mit 15 traktion (Signal SOTT ist vorhanden) vor. Außerdem

Ausnahme des Registers N, an den jeweils eigenen ist bei der Addition, jedoch nicht bei der Subtraktion,

Eingang angeschlossen. Deshalb wird in diesem einen das Verknüpfungsglied 62 während der unmittelbar

einzigen Speicherzyklus dauernden Zustand der In- auf die Bitperiode T 8 folgenden Bitperiode Tl geöff-

halt des Registers M, ohne zerstört zu werden, zum net, um die bistabile Schaltung 58 mit der bistabilen

Inhalt des Registers N addiert, wobei der letztge- ao Schaltung A 5 zu verbinden, so daß bei Addition,

nannte Inhalt in Abhängigkeit davon, ob das Signal wenn der Addierer das erste Bitpaar B 5 der (n+1)-

SOTT oder ADD vorhanden ist, über die Komple- ten Dezimalstelle empfängt, die bistabile Schaltung

mentiereinrichtung 34 Ziffer für Ziffer auf 15 ergänzt A 5 dem Addierer einen Dezimalübertrag nicht nur

worden ist, wobei das Ergebnis über das Ver- zuführt, wenn die Summenziffer in der /j-ten Stelle

knüpfungsglied 55 in das Register N eingeschrieben 35 größer war als 15, sondern auch, wenn diese Sum-

wird, während der Inhalt aller anderen Register menziffer zwischen 10 und 15 lag.

wiedergewonnen wird, damit er unverändert bleibt. Deshalb zeigt in jedem Falle in dem Zustand P 5

Die Verbindung zwischen den Eingängen 1 und 2 die Tatsache, daß die bistabile Schaltung A 5 während des Addierers und den Ausgängen LM und LN der der Bitperiode Tl der (« + l)-ten Ziffernperiode erRegister M und N besteht also nur während der Bit- 30 regt ist, an, daß ein Übertrag von der η-ten auf die Perioden Γ5, Γ6, Γ7 und Γ8 jeder Zifferperiode. · (n+ l)-te Dezimalstelle vorgenommen worden ist. In

Während der verbleibenden Bitperioden Tl, Γ 2, dieser Bitperiode Γ1 bewirkt der Markierungsbit-

T3 und T4 verbindet der Schaltkreis 36 den Ausgang Steuerkreis 37, daß ein Markierungsbit BIM — »1«

des Registers N unmittelbar mit dem Eingang des Re- über ein Verknüpfungsglied 85 in die («+l)-te Dezi-

gisters K zum Umgehen des Addierers 72, so daß die 35 malstelle des Registers M eingeschrieben wird, wenn

Bits Bl, B 2, B 3, B 4 jeder Dezimalstelle, die in dieser Dezimalübertrag in der η-ten Dezimalstelle er-

dieser Phase unverändert zu haltende Markierungs- zeugt worden ist. Das gleiche erfolgt für jede der auf-

bits sind, wiedergewonnen werden. einanderfolgenden zu addierenden Ziffern. Es sei be-

Dagegen werden während der Bitperioden T 5, T 6, merkt, daß dieses Markierungsbit über das Ver-

Tl, T8 der /i-ten Gattungsdezimalstelle die jewei- 4° knüpfungsglied 85 effektiv in die richtige Stelle einge-

ligen Bits B5, B6, BT, B8 der entsprechenden Dezi- schrieben wird, da das Einschreiben in das RegisterN

malziffern der Zahl in M zu den jeweiligen Bits B 5, jetzt in bezug auf das Einschreiben in das Register M

B6, Bl, BS der entsprechenden Dezimalziffer der effektiv um eine Ziffernperiode verzögert ist, und

Zahl Af hinzuaddiert (wobei die vier letztgenannten zwar auf Grund der Tatsache, daß in dem derzeitigen

Bits beim Vorhandensein des Signals SOTT durch das 45 Zustand der Inhalt des Registers N durch das Re-

NICHT-Glied 53 negiert werden), wobei jedes Paar gisterN und das Schieberegister K umläuft, während

entsprechender Bits zusammen mit dem durch das der Inhalt des Registers M nur durch das Register M

Addieren des nächstvorherigen Bitpaares erzeugten selbst umläuft.

und in der bistabilen Schaltung A 5 festgehaltenen Infolge der vorerwähnten Verbindung der Re-Binärübertrag dem Addierer zugeführt werden, so 50 gisterN, K und M (das Register M ist mit seinem daß der Addierer in jeder Zifferperiode während der Eingang umittelbar an seinen Ausgang angeschlossen, Bitperioden Γ5, 76, Tl bzw. Γ8 vier je eine Dezi- während das Register N mit seinem Eingang und malziffer der unkorrigierten Summe darstellende Bits seinem Ausgang an den Ausgang bzw. den Eingang erzeugt. Infolge der vorstehend erläuterten Verbin- des eine Ziffernperiode langen Registers K angedung des Registers wird diese unkorrigierte Summen- 55 schlossen ist) am Ende des einen einzigen Speicherziffer, vorausgesetzt, daß sie durch Addieren von zwei zyklus dauernden ZustandesP5 das in dem Rein der /i-ten Dezimalsaelle der Register M bzw. N ge- gister N gespeicherte unkorrigierte Ergebnis als in bespeicherten Addendenziffern erzeugt worden ist, in zug auf den Inhalt des Registers N um eine Ziffernder (n—l)-ten Dezimalstelle des Registers N aufge- periode verzögert auftritt,
zeichnet. . 60 N_ur bei Subtraktion (Signal SOTT ist vorhanden)

Während dieser n-ten Gattungsziffernperiode, d. h. wird in der ersten Bitperiode Tl, die auf die Zifferngenauer am Ende ihrer letzten Bitperiode T8, wird periode folgt, in der das letzte (und höchstwertige) die den Binärübertrag festhaltende bistabile Schal- Dezimalziffernpaar der Zahlen in M und N addiert tung/4 5 normalerweise in Abhängigkeit davon, ob worden ist, das durch Addieren dieses letzten Dezidie Summe des letzten Ziffernpaares B 8 einen Binär- ⁶5 malpaares erzeugte Dezimalübertragsignal, sofern endübertrag R 8 erzeugt hat oder nicht, erregt oder überhaupt vorhanden, über das Verknüpfungsglied 63 nicht. Die bistabile Schaltung/! 5 bleibt danach, wie geschickt, um die bistabile Schaltung RF zu erregen, üblich, in erregtem Zustand, bis sie aus der bistabilen Die bistabile Schaltung RF zeigt danach während der

29 30

nachfolgenden Speicherzyklen das Vorhandensein geschlossen, so daß die in diesem Zustand P6 er-

dieses Endübertrags an, so daß der Umstand, daß zeugte korrigierte Summe nicht erneut ergänzt wird,

diese bistabile Schaltung RF erregt oder nicht erregt Außerdem speist der Füllzifferngenerator 31, während

ist, anzeigt, ob die Zahl in N kleiner als die Zahl in der Eingang 49 der Additionsschaltung 48 mit der

M war oder nicht. ' 5 Ziffer der η-ten Dezimalstelle des Registers N (un-

Das Verknüpfungsglied 63 kann nur nach dem korrigierte Summe) über das Verknüpfungsglied 52 Verschwinden der die Länge und die Stelle der Zahl gespeist wird, gleichzeitig den Eingang 2 mit der Füllin N und M anzeigenden Signale A 1 und A0 geöff- ziffer 6, deren Codedarstellung55 = 0, 56 = 1, Bl . net werden, so daß die bistabile Schaltung nur auf =1, 58 = 0 über das Verknüpfungsglied 33 unter den durch das Addieren des letzten Ziffernpaares er- io der Voraussetzung erzeugt wird, daß sich die bistabile zeugten Endübertrag anspricht. Schaltung A 7 gleichzeitig in erregtem Zustand befin-

Bei Beendigung dieses Summierzyklus erzeugt die det. Wenn dagegen die bistabile Schaltung entregt ist, Vorderkante des Signals A 01 über das Verknüpfungs- speist der Generator 31 den Eingang 2 mit der Deziglied 87 in dem Kreis 29 einen Zustandswechsel- . malziffer 0, die durch vier Binärnullen dargestellt Taktsteuerimpuls MG, der das Umschalten des Rech- 15 wird.

ners auf den nächstfolgenden Zustand bewirkt. Dieser Bei der Subtraktion (Signal SOTT vorhanden) und

Zustand ist, wie durch die logische Schaltung 27 be- sofern im vorherigen Zustand P 5 kein Dezimal-End-

stimmt, der Zustand P 6, der einen einzigen Speicher- übertrag RF erzeugt worden ist, so daß in diesem Fall

zyklus dauert und zum Korrigieren der Summe ver- auch die bistabile Schaltung RF entregt ist, ist in dem

braucht wird. 2° Zustand P 6 der Ausgang 5 der Additionsschaltung

Auf den Zustand P5 folgt ohne Rücksicht auf die 48 über das Verknüpfungsglied 56 und das NICHT-internen Bedingungen des Rechners stets der Zu- Glied 57 an den Ausgang 3 des Binäraddierers 72 anstand P 6. geschlossen, so daß jedes Bit 5 5, 56, 57, 5 8 der

Im Zustand P 6 verbindet der Schaltkreis 36 das korrigierten Summe negiert wird (und somit die

Register M mit dem Register K zu einer geschlos- 25 durch die vier Bits dargestellte Dezimalziffer erneut

senen Schleife, so daß der Inhalt des Registers M in auf 15 komplementiert wird), bevor es erneut in das

bezug auf das Register N um eine Dezimalstelle ver- Register N eingeschrieben wird. Die Grundzahlkor-

zögert ist. Da im vorherigen Zustand P 5 der Inhalt rektur der Summe erfolgt, indem man zu jeder Ziffer

des Registers N in bezug auf das Register M um den der unkorrigierten Summe entweder die Füllziffer 6

gleichen Betrag verzögert worden war, werden die 30 über das Verknüpfungsglied des Füllzifferngenerators

beiden Zahlen in M und N also wieder in ihre vor- 31 oder, wie im vorherigen Fall, 0 addiert,

herige Ausrichtung in bezug auf das Komma gespei- Wenn dagegen bei der Subtraktion das Signal RF

chert. Außerdem verbindet der Schaltkreis 36 die vorhanden ist, um anzuzeigen, daß in dem vorheri-

Eingänge 1 und 2 des Addierers mit dem Ausgang gen Zustand P 5 ein Dezimalendübertrag erzeugt

LN des Registers N und mit dem Ausgang 32 eines 35' worden war, wird die durch den Addierer 72 in dem

Füllzifferngenerators 31 sowie den Ausgang 3 des Zustand P 6 erzeugte korrigierte Summe ohne Ergän-

Addierers mit dem Eingang SN des Registers N. Wie zung über das Verknüpfungsglied 55 in das Regi-

vorstehend erläutert, wird das Markierungsbit B1M ster/V eingeschrieben. Außerdem erzeugt der Füll-

infolge der gegenseitigen Verschiebung der bei Be- zifferngenerator 31 in diesem Falle, während die Ad-

ginn des Entnehmens der η-ten Dezimalstelle des Re- 40 ditionsschaltung 48 über das Verknüpfungsglied 52

gistersN aus der Verzögerungsleitung in diesem Zu- mit den Bits 55, B 6, 57, 58 der in der η-ten Gat-

stand in den Registern M und N gespeicherten Zah- tungs-Ziffernperiode des Registers N enthaltenen un-

len aus der Verzögerungsleitung entnommen, wobei korrigierten Summenziffer gespeist wird, zugleich

dieses Markierungsbit anzeigt, welche Art von Grund- über das Verknüpfungsglied 34 die die Dezimalzahl

zahlkorrektur an dieser n-ten Ziffer der in dem Re- 45 10 darstellenden Bits 55 = 0, 56 = 1, 57 = 0,

gisterN gespeicherten unkorrigierten Summe vorzu- 58= 1, sofern sich die bistabile Schaltung A7 wäh-

nehmen ist. Im einzelnen erregt das durch das Ent- rend dieser Ziffernperiode in ihrem entregten Zustand

nehmen dieser Markierungsbits aus dem Speicher befindet. Wenn dagegen die bistabile Schaltung A 7

LDR erzeugte Lesesignal LB1M die bistabile Schal- erregt ist, wird die durch vier Binärnullen dargestellte

XungAl in Abhängigkeit davon, ob sein Wert»l« 50 Dezimalziffer 0 zugeführt.

oder »0« ist, die bistabile Schaltung A 7 oder nicht, In allen drei vorerwähnten Fällen (Addition, Subwobei die bistabile Schaltung A 7 danach bei Beginn traktion mit M kleiner als N, Subtraktion mit N des nächstfolgenden Taktimpulses Tl entregt wird, kleiner als M) erzeugt während des Zustandes P6 die so daß während der gesamten «-ten Ziffernperiode Vorderkante des Signals A 01 über das Verknüpdie bistabile Schaltung A 7 anzeigt, welche Art von 55 fungsglied 87 des Kreises 29 einen Zustandswechsel-Korrektur an der in dieser «-ten Stelle des Registers N Taktstcuerimpuls MG, der bewirkt, daß die Rechengespeicherten unkorrigierten Summenziffer vorzunch- anlage auf den nächstfolgenden Zustand umschaltet, men ist. So ist in den beiden ersten Fällen die Addition

Im einzelnen ist bei Durchführung einer Addition bzw. die Subtraktion beendet, so daß die logische (Signal ADD vorhanden) die bistabile Schaltung RF ⁶° Schaltung 27 als nächstfolgenden Zustand entweder mit Sicherheit entregt, da, wie vorstehend erörtert, den Zustand P17 (Lesen des nächstfolgenden Bedas Vorhandensein eines während des Zuslandcs P5 fchls), sofern die Rcchcnanlagc aus automatischen durch das Addieren des höchstwertigen ZilTcrnpaarcs Betrieb eingestellt und der Befehl Fl (Addition) oder erzeugten Rndütaertrags RF beim Addieren bedeu- F2 (Subtraktion) derzeitig gespeichert ist, oder den tiingslos ist. 65 Zustand/'18 (Beginn des Ausdruckcns des ersten Hei dor Addition wird im Zustand/'6 der Aus- Summanden) anzeigt, sofern der Rechner auf Handgang .V der AddilioMsseliallung 48 an den Ausgang 3 betrieb eingestellt und der Befehl /·'! (Addition) oder des Addierers 72 über das Verknüpfungsglied 35 an- FI (Subtraktion) derzeitig gespeichert ist.

Dagegen folgt im dritten Falle, in dem die bistabile Schaltung RF erregt bleibt, auf den Zustand P 6 der Zustand P 7, in dem die Zahl +1 zu dem in dem Register N gespeicherten Ergebnis addiert wird, und ein Zustand P 8, in welchem die Ziffern des so erzielten neuen Ergebnisses von dem Binärcode auf den Binär-Dezimalcode korrigiert werden, wobei der Betrieb des Rechners in den Zuständen P 7 und P 8 ähnlich dem Betrieb in dem Zustand P 5 bzw. P 6 ist. In dem Zustand P 8 bewirkt die Vorderkante des Signals A 01, die anzeigt, daß keine weiteren Ziffern mehr zu addieren sind, das Umschalten des Rechners (s. F i g. 7) auf den nächstfolgenden Zustand, der entweder, wie vorstehend erläutert, der Zustand P17 oder der Zustand P18 oder ein anderer Zustand ist.

Was das Vorzeichen des Ergebnisses betrifft, so werden in dem Zustand P 6 die in dem Register N aufgezeichneten Vorzeichenbits ohne Änderung wiedergewonnen, sofern in dem Zustand P 5 kein Dezimal-Endübertrag RF erzeugt worden ist, während sie bei Vorhandensein des Endübertrags RF mit Hilfe nicht dargestellter bekannter Mittel negiert werden, bevor sie in die Verzögerungsleitung LDR eingeschrieben werden.

Gemäß einer zweiten, in der Zeichnung nicht dargestellten Ausführungsform der Rechenanlage werden die Addition und die Subtraktion nach folgenden Regeln durchgeführt:

In einem ersten Speicherzyklus (in dem sich der Rechner in dem Zustand P 40 befindet) wird nach dem Komplementieren jeder Ziffer der Zahl in N auf 15 die Zahl in M zu der Zahl in N addiert, und zwar zu dem einzigen Zweck, auf der Basis des Vorhandenseins eines Dezimal-Endübertrags RF zu bestimmen, ob die Zahl in N größer ist als die in M oder nicht.

Der Betrieb des Rechners ist in diesem Zustand P40 im wesentlichen gleich dem Betrieb im Zustand P 5 gemäß der ersten Ausführungsform bei Vorhandensein des Signals SOTT, jedoch mit der Ausnähme, daß das Register N jetzt nicht an das Register K, sondern über den Addierer 72 an seinen Eingang angeschlossen ist.

Während des zweiten Speicherzyklus (in dem der Rechner sich in dem Zustand P 50 befindet) wird die Zahl in M zu der Zahl in N addiert, wobei die verschiedenen Ziffern der größeren der beiden Zahlen in M und N in Abhängigkeit davon, ob eine Subtraktion oder eine Addition durchgeführt wird, auf 15 komplementiert werden oder nicht. In einem dritten Speicherzyklus (in dem der Rechner sich in dem Zustand P 60 befindet) wird die Korrektur vom Binärcode auf den Binär-Dezimalcode vorgenommen, indem zu jeder unkorrigierten Summenziffer, die einen Binär-Endübertrag R 8 erzeugt hat, die Füllziffer +6 und zu jeder sonstigen unkorrigierten Summenziffer die Füllziffer +0 addiert wird. Bei Durchführung einer Subtraktion werden die Ziffern des Ergebnisses außerdem erneut auf 15 komplementiert.

Die an dem in F i g. 4 dargestellten Addierer vorzunehmenden Änderungen, um ihn für den Betrieb gemäß den vorstehenden Regeln verwendbar zu machen, liegen für den Fachmann auf der Hand.

Sobald das Befehlsregister 36 den Befehl Y, Fl (Addition) oder Y, Fl (Subtraktion) speichert, kann die Rcchenanldge unter Steuerung durch den Folgesteuerkreis 26 automatisch durch eine Folge von Zuständen gehen,-die gemäß der zweiten Aiisfülirimgsform des Addierers der Rechenanlage in F i g. 8 sehe matisch dargestellt ist.

Im einzelnen enthält, ausgehend entweder von dem Zustand P 0, in welchem der Befehl bei Handbetrieb auf dem Tastenfeld eingestellt wird, oder von dem Zustand P17, in welchem bei automatischem Betrieb dieser Befehl aus dem Speicher LDR gelesen wird, die Additions- (oder Subtraktions-) Folge:

den Zustand P 2, in welchem der Inhalt des durch diesen Befehl adressierten Registers Y in das Register M übertragen wird;
die Zustände P 3 und P14, in welchen die in dem Register M bzw. N gespeicherten Zahlen so ausgerichtet werden, daß ihr Komma in der ersten Dezimalstelle Cl liegt;
den Zustand P 9, in welchem die beiden Zahlen in M und N dahingehend überprüft werden, ob ihre algebraischen Vorzeichen miteinander übereinstimmen;

den Zustand P 40, in welchem die beiden Zahlen in M und N dahingehend überprüft werden, ob die Zahl M größer ist als die Zahl N oder nicht; den Zustand P 50, in welchem die beiden Zahlen M und N addiert werden, und
den Zustand P 60, in welchem die Grundzahlkorrektur der so erhaltenen Summe vorgenommen wird.

Nach dieser Folge kehrt der Rechner, sofern er auf automatischen Betrieb eingestellt ist, automatisch in den Zustand P17 zurück, in welchem der nächstfolgende Befehl gelesen wird. Wenn der Rechner dagegen auf Handbetrieb eingestellt ist, geht er durch die Zuständefolge P18, P19, P22, währendder die Zahl aus Y ausgedruckt wird, worauf er in den Zustand PO zurückkehrt, in welchem der nächstfolgende Befehl auf dem Tastenfeld eingestellt werden kann.

Multiplikation und Division

Sofern der derzeitig im statischen Befehlsregister gespeicherte Befehl Y, F 3 (Multiplikation) ist, verläuft die Zuständefolge des Rechners, entweder von dem Zustand P 0 (bei Handbetrieb) oder von dem Zustand P17 (automatischer Betrieb) ausgehend, über folgende Zustände (F i g. 8 b):

den Zustand P 2 (mit einer Dauer von einem Speicherzyklus, in welchem die in dem durch diesen Befehl adressierten Register Y (Multiplikand) gespeicherte Zahl in das Register M übertragen wird;

den Zustand P3, in welchem die in dem Register M (Multiplikand) gespeicherte Zahl wiederholt verschoben wird, bis ihre das Kommabit Z?4 = »l« enthaltende erste (niedrigstwertige) Vorkommaziffer die erste Dezimalstelle Cl des Registers M erreicht;

den Zustand P14, in welchem die im Register N (Multiplikator) gespeicherte Zahl wiederholt (für jeden Speicherzyklus um eine Ziffernperiode) verschoben wird, bis ihre niedrigstwertige Ziffer die erste Dezimalstelle Cl des Registers Λ' erreicht;

den (einen Spcicher/yklus dauernden) Zustand P9, in dem die beiden miteinander zu nutlliplizieicrulen Zahlen auf ihre Vorzeidienübereiii-

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Stimmung überprüft werden, während der Inhalt Schleife als Zähler wirken kann, notwendig ist, die des Registers N (Multiplikator) in das Regi- den Binär-Übertrag speichernde bistabile Schaltung ster R übertragen wird, damit das Register N an- A 5 in der Bitperiode, in der das in dem Zähler entschließend das Produkt akkumulieren kann; haltene niedrigstwertige Bit dem Addierer zugeführt den (einen Speicherzyklus dauernden) Zustand 5 wird, mit einem Zählimpuls zu speisen (d. h. einen P 40, in dem die beiden Operanden dahingehend Binär-Übertrag zu simulieren). Im vorliegenden Falle überprüft werden, welcher der größere ist (dies ist dieses Bit das Bit B 5 der Dezimalziffer des jetzt ist zwar nicht beim Multiplizieren, jedoch beim mit Hilfe der Zählimpulse zu ändernden Multiplika-Dividieren von Bedeutung); tors. Im vorliegenden Falle wird beim Entnehmen des den (einen Speicherzyklus dauernden) Zustand io Kommabits B 4 = »1« aus dem Register M die bi-P10, in dem die Ziffer des in der von dem stabile Schaltung A 5 zum Nachbilden dieses Binär-Komma des Multiplikanden besetzten Dezimal- Übertrags erregt, der dem Addierer 72 gleichzeitig stelle gespeicherten Multiplikators um eine Ein- mit dem ersten Bit B 5 dieser Ziffer des Multiplikaheit vermindert wird, während der Multiplikator tors zugeführt wird, das, nachdem es auf 15 kompleselbst um eine Ziffernperiode verzögert (d. h. zu 15 mentiert. worden ist, jetzt verarbeitet wird. Demzuden höherwertigen Stellen hin verschoben) wird; folge wird die zuletzt erwähnte Ziffer sowohl wänden (einen Speicherzyklus dauernden) Zustand rend jeder Teilfolge aus den Zuständen P 40, PlO, P 50, in dem der Multiplikand M zu der in dem P 50, P 60 als auch während jeder verkürzten Teil-Speicher N gespeicherten Zahl addiert wird, und folge aus den Zuständen P40, PlO, P 50 um eine Einden (einen Speicherzyklus dauernden) Zustand 20 heit vermehrt.

P 60, in dem die Grundzahlkorrektur der in dem Demzufolge wird, sofern die Ziffer des jetzt in Bevorherigen Zustand erhaltenen Summe vorge- tracht gezogenen Multiplikators η ist, diese Ziffer des nommen wird. Multiplikators nach η Teilfolgen P 40, P10, P 50, P 60

gleich 15. In der Zwischenzeit beginnt der Rechner

Aus diesem Zustand P 60 kehrt der Rechner in den as diese Teilfolge nochmals zu wiederholen, so daß dem Zustand P 40 zurück, um die Teilfolge P 40, PlO, Zustand P10 diese Ziffer des Multiplikators 16 wird, P50, P60 zu wiederholen, die, sofern« die höchst- so daß ein Binär-EndübertragR8 erzeugt wird, der wertige Dezimalziffer des Multiplikators ist, η-mal aus der letzten Bitperiode Γ 8 dieser Ziffer des Mulwiederholt wird. Es sei bemerkt, daß in den Zustän- tiplikators kommt. Dieser Übertrag erregt -die bistabile den P10, P 50 bzw. P 60 die in den Registern/?, N 30 Schaltung A 6, die während des nachfolgenden Zu- und M gespeicherten Zahlen um eine Ziffernperiode Standes P 50 sowohl den Schaltkreis 36, um zu ververzögert, d. h. um eine Dezimalstelle zu den höher- hindern, daß das Register M an den Addierer angewertigen Stellen hin verschoben sind, so daß nach schlossen wird, als auch den logischen Kreis 27 jeder dieser TeilfolgenP40, PlO, P50, P60.diese steuert, um zu bewirken, daß auf den ZustandP50 drei Zahlen in ihre vorherige Ausrichtung zurück- 35 der Zustand P 40 an Stelle des ZustandesP60 folgt, geführt werden. Nach der «-ten dieser Teilfolgen so daß die Zuständeteilfolge, die der Rechner durchwird zum Verschieben des Multiplikators (Register/?) läuft, in diesem Falle die verkürzte Folge P40, PlO, und des Teilprodukts (Register N) um eine Dezimal- P 50 ist, in der das in dem Register N erzeugte Teilstelle zu höherwertigen Stellen hin eine verkürzte, die produkt selbst zusammen mit dem Multiplikator ver-Zustände P 40, PlO, P 50 umfassende, Teilfolge aus- 4° schoben wird. Unmittelbar nach dem Erzeugen dieses geführt. Im Zustand P 50 dieser verkürzten Teilfolge Binär-Übertrags R 8 wird die bistabile Schaltung Λ 5 verbindet der Schaltkreis 36 im Gegensatz zum nor- durch den Taktimpuls Γ2 zum Löschen des in ihr malen Betrieb des Rechners im Zustand P 50 das Re- gespeicherten Übertrags entregt, um zu verhindern, gister M nicht mit dem Addierer 72, so daß die Zahl daß dieser Übertrag in unerwünschter Weise auf die in N unverändert verschoben wird. 45 anderen Stellen des Multiplikators übertragen wird, Danach werden, wie vorher erläutert, sofern die da diese anderen Stellen in dieser Phase der Multinächsthöherwertige Ziffer des Multiplikators m ist, plikation nicht geändert zu werden brauchen.
m Teilfolgen P 40, P10, P 50, P 60 ausgeführt usw. Infolge des Verschiebens des Multiplikators R wäh-Im Zustand P 9 wird der Multiplikator über einen rend dieser verkürzten Teilfolge P 40, PlO, P 50 wird Binärinverter aus dem Register N auf das Register R so die auf die soeben in Betracht gezogene Ziffer nächstübertragen, so daß jede Dezimalziffer des Multiplika- folgende Ziffer des Multiplikators in die Stelle vertors auf 15 komplementiert wird. schoben, die der Stelle des Registers M entspricht, die Im Zustand P10 verbindet der Schaltkreis 36 den das Komma des Multiplikanden enthält, wobei diese Ausgang LR des Registers R mit dem Eingang 1 des relative Ausrichtung des Multiplaktors in bezug auf Addierers 72, dessen Ausgang an den Eingang 13 55 den Multiplikanden im Verlaufe der gesamten nachdes Registers K angeschlossen ist, dessen Ausgang 14 folgenden Teilfolgen P 40, PlO, P 50, P 60 unveränwiederum an den Eingang SR des Registers R ange- dert bleibt, bis auch das Teilprodukt aus der nächstschlossen ist, um eine geschlossene Schleife zu bilden. folgenden Ziffer und dem Multiplikanden errechnet Wenn der zweite Eingang 2 des Addierers 72 kein Si- und akkumuliert ist, so daß die Kommabit B 4 = »1« gnal erhält, wird der Inhalt des Registers R, ohne ge- 60 des Multiplikanden M als Marke zum Identifizieren ändert zu werden, in dieser Schleife erneut in Umlauf der jetzt in Betracht zu ziehenden (zu verarbeitenden) gesetzt, so daß er in jedem Speicherzyklus um eine Ziffer des Multiplikators in R wirkt.
Ziffernperiode verzögert wird. Außerdem kann unter Die nach Beendigung des Errechnens des sich auf diesen Bedingungen- die Schleife in der in der allge- die letzte (niedrigstwertige) Ziffer des Multiplikators meinen Beschreibung vorher erklärten Weise als 65 in R beziehenden Teilprodukts ausgeführte verkürzte Zähler wirken, um die für jede Ziffer des Multipli- Teilfolge P40, PlO, P50 bewirkt das Verschieben kators durchgeführten Addierzyklen zu zählen. Ins- dieser letzten Ziffer um eine Stelle über das Komma besondere sei daran erinnert, daß es, damit die des Multiplikanden in M hinaus. Demzufolge wird in

35 36

dem nachfolgenden Zustand P 40 während der Zif- Erzeugen eines einzelnen Zählimpulses, obwohl das

fernperiode, in der das Kommabit B 4 des Registers M Zeitintervall zwischen zwei aneinander angrenzenden

aus dem Speicher LDR entnommen wird, aus dem Signalen CK mehr als eine Ziffernperiode beträgt, so

Register R gleichzeitig kein Ziffern-Anzeigebit B 2 daß in diesem Zustand P18 der Zähler zum Zählen

= »1« entnommen. Beim Auftreten dieses Umstan- 5 der aufeinanderfolgenden Signale CK aus der Takt-

des wird die bistabile Schaltung A 9 durch das beim steuerscheibe an Stelle des Zählens der Ziffernperi-

Entnehmen dieses Kommabits erzeugte Lesesignal er- . öden, wie in dem Zustand P 21, wirksam ist. Die bi-

regt, so daß die bistabile Schaltung A 9 deh logischen stabile Schaltung A 7 hat darüber hinaus die Aufgabe

Kreis 27 so steuert, daß er daran gehindert wird, als des Ausgleichs der veränderlichen Phasendifferenz

nächsten den Zustand P10 zu bestimmen. Somit io zwischen den Signalen CK aus der Taktsteuerscheibe

endet die Mehrfachoperation. Dieser nächstfolgende und den durch den Taktimpulsgenerator 44 erzeugten

Zustand ist, sofern der Rechner auf automatischen Taktimpulsen.

Betrieb eingestellt ist, der Zustand P17 (Lesen des Der Zähler zählt die aufeinanderfolgenden Signale

nächsten Befehls) oder, sofern der Rechner auf Hand- CK. Sofern die interne 4-Bit-Darstellung der zu druk-

betrieb eingestellt ist, der Zustand P18 (erster Zu- 15 kenden Zeichen der Zahl η entspricht, erreicht der

stand einer Folge P18, P19, P 22, in der der Multi- Inhalt des Zählers bei Aufnahme von 16—/xZähl-

plikand aus Y ausgedruckt wird). Die Division wird impulsen den Wert 16, so daß in der Bitperiode Γ8

gemäß dem wiederholten Subtraktionsverfahren in am Ausgang des Addierers 72 ein Binärübertrag R 8

entsprechender Weise durchgeführt. erzeugt wird. Unter Berücksichtigung der vorstehend

20 erläuterten Anordnung der Zeichen um die Typen-Ausdrucken trommel herum wird deutlich, daß dieser Übertrag einer in einem Register gespeicherten Zahl dazu verwendet werden kann, die Betätigung des

Druckhammers über das Verknüpfungsglied 90 zu

Während der gesamten Druckphase, die für jede steuern, da das Zeichen der Typentrommel, das die-

zu druckende Zahl aus der Zuständefolge P18, P19, 35 ser Zahl η entspricht, gerade zu diesem Zeitpunkt den

P 22 besteht, verbindet der Schaltkreis 36 das Regi- Hammer erreicht.

ster 8 mit dem Addierer 72 zu einer geschlossenen Danach verschwindet an einer bestimmten Stelle Schleife zum Bilden des vorstehend beschriebenen der Typentrommelumdrehung das Signal ST, so daß Zählers. Im Zustand P18 beim ersten Vorbeigang die bistabile Schaltung y4 7 und somit auch die bieines typenfreien Bogens der Typenkränze auf der 30 stabile Schaltung A 3 erneut erregt werden.
Typentrommel unter dem Druckhammer erregt die ■ Am Ende der Ziffernperiode, in der die bistabile Hinterkante des Signals ST die bistabile Schaltung Schaltung A 3 sich in ihrem erregten Zustand befand, AT. Demzufolge ist während des ersten Zyklus der ist während des nächstvorherigen Vorbeigangs des Vielzahl von in diesem typenfreien Bogen stattfinden- typenfreien Bogens der Typentrommel die bistabile den Speicherzyklen die bistabile Schaltung A3 bei 35 Vorrichtung A 6 erregt worden. Demzufolge ist die Beginn des Signals A2 erregt, das das Zeitintervall bistabile Schaltung A6 in der derzeitigen Ziffernidentifiziert, in welchem die in dem adressierten Re- periode, während der die bistabile Schaltung A 3 ergister gespeicherte Zahl am Ausgang dieses Registers regt ist, im erregten Zustand.,
zur Verfügung steht. Demzufolge ist im vorliegenden Falle das Register

Danach wird die bistabile Schaltung A 3 durch 40 statt über das Verknüpfungsglied 19 über das Verden nächtsfolgenden Taktimpuls T1 entregt, so daß knüpfungsglied 20 an das Befehlsregister 16 angesie nur während des Lesens der ersten Ziffer der zu schlossen. Somit werden im Zustand P18 beim zweidruckenden Zahl aus dem Speicher erregt bleibt. Da ten Vorbeigang des typenfreien Bogens der Typendie bistabile Schaltung/13'erregt ist, wird die bistabile trommel unter dem Druckhammer in der durch die Schaltung A 7 danach entregt. 45 sich in erregtem Zustand befindende bistabile Schal-

In der durch das Erregen der bistabilen Schaltung tung A 3 identifizierten Ziffernperiode die vier den A 3 identifizierten Ziffernperiode werden die eine zu Funktionsteil des derzeitig gespeicherten Befehls dardruckende Adresse, d. h. die in dem Befehlsregister 16 stellenden Bits B 5, B 6, Bl, BS in die Binärstellen derzeitig gespeicherte Adresse, darstellenden Bits B1, K5, K6, Kl bzw. K8 des Registers K eingeschrieben. BI, B3, B4 zum Auswählen des derzeitig adressier- 50 Darüber hinaus bewirkt in der durch die sich ten Registers über das Verknüpfungsglied 19 den Bi- gleichzeitig in erregtem Zustand befindenden bistabinärstellenX:5, K6, Kl bzw. K8 des Registers K zu- len Schaltungen A3 und A 6 identifizierten Zifferngeführt. Diese Übertragung findet während des Feh- periode der Taktimpulse Γ 8, daß der Kreis 29 einen lens des Signals ST, d. h. während des Vorbeigangs Zustandswechsel-Taktsteuerimpuls MG erzeugt, der des typenfreien Bogens der Typentrommel unter dem 55 das Umschalten des Rechners auf den Zustand P19 Druckhammer, statt. bewirkt.

Unmittelbar bevor das erste Zeichen der verschie- Danach wird, wenn der typentragende Bogen der denen Typenkränze der Typentrommel den Druck- Typentrommel den Druckhammer erreicht, so daß hammer erreicht, erregt das entsprechende Zeichen- die aufeinanderfolgenden Zeichen-Taktsteuersignale signal CK aus der Taktsteuerscheibe die bistabile 60 CK erzeugt werden, dieses Funktionszeichen in der in Vorrichtung A1, so daß folglich der zuerst auftre- Zusammenhang mit dem vorherigen Zeichen erläutende Taktimpuls Γ5' das Geben eines Zählimpulses terten Weise gedruckt.

durch das Verknüpfungsglied 89 des Zählsteuer- Im Zustand P19 verbindet der Schaltkreis 36 den

kreises 73 bewirkt. Durch denselben Taktimpuls TS Ausgang des derzeitig adressierten Registers mit dem

wird die bistabile Schaltung A1 entregt. 65 Eingang 13 des Registers K in der Ziffernperiode, in

Die nachfolgenden Taktsignale CK aus der Takt- der das zu druckende Zeichen aus der Verzögerungssteuerscheibe wirken auf den Rechner in gleicher leitung entnommen wird. Außerdem schließt der Weise ein. Jedes Zeichen-Taktsignal CK bewirkt das Schaltkreis 36 alle Speicherregister einschließlich des

adressierten Registers zur Wiedergewinnung ihres Inhalts an eine gesonderte geschlossene Schleife an.

Im einzelnen wird bei Beginn des typenfreien Bogens der Typentrommel, während der nächstfolgenden Umdrehung der Typentrommel, die bistabile Schaltung A 7 erregt. Demzufolge erregt beim Lesen der ersten Ziffer der zu druckenden Zahl (drittes Zeichen der gedruckten Zeile) aus dem * Register, das als in der m-ten Dezimalstelle gespeichert angenommen wird, die (die Länge und die Stelle der Zahl in dem adressierten Register anzeigende) Vorderkante des Signals A2 die bistabile Schaltung A 3, die danach durch den nächstfolgenden Impuls Tl entregt wird und somit also nur während der Ziffernperiode erregt bleibt, in welcher die zu druckende Ziffer aus der Verzögerungsleitung entnommen wird. Der Schaltkreis 36 wird im Zustand P19 durch die bistabile Schaltung Λ 3 so gesteuert, daß er den Ausgang des adressierten Registers an den Eingang 13 des Registers K nur dann anschließt, wenn diese bistabile Schaltung A 3 erregt ist, so daß die Bits Bl bis 58 der ersten Ziffer jeweils in die Binärstellen Kl bis Ä'8 des Registers K eingeschrieben werden und dann in dem Register K über den Addierer 72 umlaufen.

Darüber hinaus entregt bei erregtem Zustand der bistabilen Schaltung A 3 der zuerst auftretende Taktimpuls Tl die bistabile Schaltung A 7, so daß in den nachfolgenden, innerhalb des typenfreien Bogens der Typentrommel fallenden Speicherzyklen die bistabile Schaltung A3 nicht erneut erregt werden kann, so daß verhindert wird, daß die zu druckende. Ziffer unnütz nochmals iri das Register K eingegeben wird. Außerdem erregt dasselbe die bistabile Schaltung A 3 entregende Signal die bistabile Schaltung A 9, die 35· danach durch den nächstfolgenden Taktimpuls Tl entregt wird. Demzufolge bleibt die bistabile Schaltung A 9 während der für das Entnehmen der in der (m+l)-ten Dezimalstelle gespeicherten Ziffer aus der Verzögerungsleitung erforderlichen Ziffernperiode erregt, auf die unmittelbar die zu druckende und soeben in das Register K eingegebene Ziffer folgt, wobei diese bistabile Schaltung sich in der Bitperiode Tl dieser zu druckenden Ziffier in ihrem entregten Zustand befindet. Mit anderen Worten: es bleibt jede der bistabilen Schaltungen A 3 und A 9 während jeder Umdrehung der Typentrommel für die Dauer einer einzigen Ziffernperiode erregt, wobei während des Vorbeigangs des typenfreien Bogens der Typentrommel die während dieser Umdrehung zu druckende Ziffer bzw. die während der nächstfolgenden Umdrehung zu druckende Ziffer zum erstenmal 'am Ausgang der Verzögerungsleitung auftritt.

Wenn die bistabile Schaltung A 9 erregt ist, bewirkt der Markierungsbit-Steuerkreis 37, daß ein Markierungsbit BlM = »1« über das Verknüpfungsglied 88 in die (m-M)-te Dezimalstelle des Registers M eingeschrieben wird. Danach wird dieses Markierungsbit IHM zum Identifizieren der während des nach- sten Vorbeigangs des typenfreien Bogens der Typentrommel zu druckenden nächsten Ziffer zum Zwecke ihrer Übertragung in das Register K verwendet.

Beim Drucken einer Zahl wird also das Markierungshit HiM »I« in jeder Umdrehung der Typentrommel um eine Dezimalstelle verschoben, um anzuzeigen, welche Stelle der Zahl während dieser Umdrehung zu drucken ist.

Währenddessen wird beim Vorbeigang des typenbesetzten Bogens der Typentrommel unter dem Druckhammer diese erste Ziffer der Zahl in vorstehend erklärter Weise gedruckt. Die nachfolgenden Ziffern werden in gleicher Weise ausgedruckt.

Während der durch die sich in erregtem Zustand befindende bistabile Schaltung A 9 bestimmten Ziffernperiode, in der die bei der nächstfolgenden Umdrehung der Typentrommel zu druckende Ziffer am Ausgang der Verzögerungsleitung verfügbar wird, wird die bistabile Schaltung A 80 in Abhängigkeit davon, ob die aus der Verzögerungsleitung entnommene Ziffer ein Kommabit B 4 enthält oder nicht, erregt oder nicht. Die bistabile Schaltung A 80 wird danach durch dasselbe Signal entregt, das während der nächstfolgenden Umdrehung die bistabile Schaltung A 9 in ihren Ausgangszustand bringt. Folglich bleibt die bistabile Schaltung A 80 erregt, bis bei der nächstfolgenden Umdrehung sowohl die während der nächstfolgenden Umdrehung zu druckende Ziffer als auch die nächstfolgende Ziffer aus der Verzögerungsleitung entnommen worden sind.

Die bistabile Schaltung A 9 hat außerdem die Aufgabe, bei jeder Umdrehung die bei der nächstfolgenden Umdrehung zu druckende Ziffer zu identifizieren, so daß diese Ziffer auf ein in ihr vorhandenes Kommabit BA — »1« hin überprüft werden kann und daß das Ergebnis dieser Überprüfung den Zustand der bistabilen Schaltung A 80 beeinträchtigt, um den Betrieb des Schreibwerks bei der nächstfolgenden Umdrehung der Typentrommel zu ändern. Im einzelnen muß das Komma, sofern es bei der nächstfolgenden Umdrehung festgestellt wird, gedruck und das Drucken der dem Komma zugeordneten Ziffer verzögert werden. Zu diesem Zweck steuert während der nächstfolgenden Umdrehung beim Entnehmen der zu druckenden Ziffer die sich in erregtem Zustand befindende bistabile Schaltung A 80 den Schaltkreis 36 so, daß ein Übertragen dieser Ziffer in das Register K verhindert wird, so daß an Stelle dieser Ziffer die Codedarstellung des Kommas (0000) in das Register K eingeschrieben wird, um in dieser Umdrehung gedruckt zu werden. Außerdem bewirkt, da die bistabile· Schaltung A 80 erregt ist, der Markierungsbit-Steuerkreis 37, daß das Markierungsbit BlM = »1« erneut in die Dezimalstelle dieser zu druckenden Ziffer eingeschrieben wird, statt dieses Markierungsbits auf die nächstfolgende Stelle zu verschieben, so daß während der nächstfolgenden Umdrehung der Typentrommel diese Ziffer erkennbar ist. Der Speicherzyklus, in dem die letzte Ziffer der Zahl zum Drucken in das Register K übertragen wird, wird durch das Fehlen eines Ziffern-Anzeigebits B 2 = »1« in der durch die sich in erregtem Zustand befindende bistabile Schaltung A 9 identifizierten Ziffernperiode (nächste zu druckende Ziffer) identifiziert. Bei Feststellung dieser Situation schaltet der Rechner auf den Zustand P22 um, in dem diese letzte Ziffer und das algebraische Vorzeichen in vorstehend erläuterter Weise gedruckt werden.

Eingeben eines Programms über das Tastenfeld

Nachdem der Benutzer den Schalter 23 so eingeslelll hat, daß das Signal IP »Programmcingabc«) erzeugt wird, stellt er auf dem Adrcssenlaslenfdd 68 und auf dem Funklionslaslenfeld 69 die aufeinanderfolgenden Befehle des einzugebenden Programms ein.

39 40

Da das Eingeben eines Programms über das glied 91 in die zweite Dezimalstelle Cl des Regi-

Tastenfeld in die Programmregister / und / dem Ein- sters N eingeschrieben wird, das eine Marke darstellt,

geben von Daten über das Tastenfeld in das Regi- die dazu verwendet wird, den zu lesenden nächst-

ster M entspricht, ein Vorgang also, der bereits vor- folgenden Befehl zu identifizieren, der im vorliegenstehend beschrieben wurde, ist eine weitere Beschrei- 5 den Falle der zweite Befehl ist. Außerdem erregt, da

bung für den Fachmann offensichtlich nicht erfor- die bistabile Schaltung A 9 erregt ist, der Taktimpuls

derlich. Tl der zweiten Ziffernperiode Cl die bistabile

Nach dem Eingeben des Programms in den Spei- Schaltung A 6, um anzuzeigen, daß der zu lesende

eher kann der Benutzer durch Betätigen einer Taste Befehl erkannt und tatsächlich gelesen worden ist.

A UT die automatische Ausführung dieses Programms io Demzufolge bewirkt am Ende des Speicherzyklus die

anlaufen lassen. Vorderkante des Signals A10, daß das Verknüpfungsglied 33 des Kreises 19 ein Zustandswechsel-

Lesen eines Befehls Taktsteuersignal MG erzeugt, das das Umschalten

des Rechners auf den nächstfolgenden Zustand be-

Nächdem das Programm in den Speicher LDR ein- 15 wirkt, der durch die logische Schaltung auf der Basis

gegeben worden ist, läßt die Betätigung einer Taste des soeben gelesenen und gespeicherten Befehls iden-

A UT die Programmausführung anlaufen. tifiziert wird. Dieser nächstfolgende Zustand ist der

Die Betätigung der Taste A UT versetzt den Rech- erste Zustand einer Zuständefolge, während der der

ner in den Zustand PYl in dem der Schaltkreis 36 Befehl ausgeführt wird.

zur Erhaltung der Speicherinhalte den Eingang jedes 20 Am Ende der Ausführung des ersten Befehls wird

Speicherregisters mit seinem eigenen Ausgang verbin- durch den Folgesteuerkreis 26 bewirkt, daß der

det und nur den Ausgang des Registers / oder / (oder Rechner automatisch in den Zustand Pl7 zurück-

irgendeines anderen bei dem Übertragungsvergang kehrt, in dem der zweite Befehl gelesen wird usw.

angesteuerten Programmregisters) mit dem Befehls- Im allgemeinen kehrt der Rechner am Ende der

register 16 während der Ziffernperiode, in der der 25 Zuständefolge, in welcher der /i-te Befehl ausgeführt

zu lesende und auszuführende Befehl aus der Verzö- worden ist, automatisch unter Steuerung durch die

gerungsleitung entnommen wird, verbindet, wobei Beendigung der entsprechenden Operation anzei-

diese Ziffernperiode durch die Erregung der bistabi- gende Signale in den Zustand P17 zurück. In dem

len Schaltung A 3 identifiziert wird. einen einzigen Speicherzyklus dauernden Zustand

Im einzelnen erregt in dem während der Betätigung 30 P17 wird die Verzögerungsleitung abgetastet, um in der Taste A UT auftretenden ersten Speicherzyklus dem Register / oder / den zu lesenden Befehl auszudas den Oszillator 45 bei Beginn der ersten Bitperiode suchen, der der (7ifl)-tc Befehl ist. Das Erkennen Pl der ersten Ziffcrnperiode Cl startende Synchro- dieses Befehls erfolgt auf Grund des Vorhandenseins nisierungsbit BlR = »1« die bistabile Schaltung des Markierungsbits BIN = »1« in der (/i + l)-ten A3, die danach am Ende der Bitperiode Γ1 entregt 35 Dezimalstelle des Registers N. Beim Entnehmen diewird. Außerdem erregt der Beginn des Signals A UT sesMarkierungsbitsßl N aus der Verzögerungsleitung die bistabile Schaltung Al, die in erregtem Zustand wird die bistabile Schaltung A 3 erregt, um die Zifbewirkt, daß das Programmregister / adressiert und fernperiode zu identifizieren, in der der zu lesende über den Schaltkreis 36 angesteuert wird, während Befehl am Ausgang der Verzögerungsleitung LDR das Programmregister / adressiert und angesteuert 40 verfügbar ist. Unter Steuerung durch die bistabile wird, wenn die bistabile Schaltung AI entregt ist. Die Schaltung A 3 verbindet der Schaltkreis 36 den Ausbistabile Schaltung AI wirkt wie ein Adressenzähler, gang des Registers / oder J mit dem Befehlsregister die in Reihenfolge die aufeinanderfolgenden Pro- 16 nur während dieser Ziffernperiode. Auf Grund grammregister / und / adressiert, da das Programm der Erregung der bistabilen Schaltung A 3 wird auch normalerweise ausgeführt wird, indem zunächst der 45 die bistabile Schaltung A 9 erregt, um die nächstfol-Reihe nach alle in dem Register / gespeicherten auf- gende Ziffemperiode C (n + 2) zu identifizieren, so einanderfolgenden Befehle und dann alle in dem- daß in dem Markierungsbit-Steuerkreis 37 ein Mar-Register / gespeicherten aufeinanderfolgenden Be- kierungsbit BIN — »1« über das Verknüpfungsglied fehle ausgeführt werden. 91 in diese Ziffernperiode C (n + 2) eingeschrieben

Demzufolge ist während der ersten Ziffernperiode' 50 wird, so daß dieses Markicrungsbit von dem derzeitig Cl die AusgangsleitungLI des Programmregisters/ gelesenen (/z+l)-ten Befehl auf den nächstfolgend mit dem Befehlsregister 16 verbunden, so daß die zu lesenden (n + 2)-ten Befehl verschoben wird,
acht Bits Bl bis B8 des ersten Befehls jeweils in die Sofern der vorerwähnte «-te Befehl der letzte (22.) acht Binärstellen/1 bis /8 des Registers 16 einge- Befehl des Registers/ ist, wird die bistabile Schalschrieben werden, in dem sie statisiert werden, bis 55 tung A 9, die in dem Zustand P17 in jedem Falle nach Ausführung des ersten Befehls der nächstfol- während der auf die Ziffernperiode des derzeitig gende Befehl gelesen wird. gelesenen Befehls nächstfolgenden einzigen Ziffern-

Außerdem eregt in dieser ersten Ziffernperiode periode stets erregt ist, während der ersten Ziffern-Cl, da die bistabile Schaltung A3 erregt ist, der periode Cl erregt, in der das den nächstfolgenden Taktimpuls Γ8 die bistabile Schaltung A 9, die da- 60 Speicherzyklus startende Synchronisierungsbit B1 R nach durch den nächstfolgenden Taktimpuls T8 ent- = »1« aus dem Speicher entnommen wird. Das regt wird. Demzufolge kann die erregte bistabile gleichzeitige Vorliegen dieser beiden Bedingungen Schaltung A 9 die auf die Ziffernperiode des jetzt (Erregung der bistabilen Schaltung A 9, Entnehmen gelesenen Befehls nächstfolgende Ziffernperiode rest- des Startbits B1 R) bewirkt, daß die bistabile Prolegen. 65 grammrcgistcr-Adressier-Schaltung/l/ in ihren entWenn die bistabile Schaltung A 9 erregt ist, bc- regten Zustand umschaltet, so daß in den nachfolwirkt der Markicriingsbit-Steucrkrcis 37, daß ein genden Zuständen/'17 an Stelle des Prograniinregi-Markierungsbit B1N = »I« über das Verknüpfimgs- sters/ das Prograininrcgister J adressiert" und angc-

steuert wird. Der Markierungsbit-Steuerkreis 37 bewirkt, wie üblich, daß ein Markierungsbit BIN = »1« über das Verknüpfungsglied 91 in die auf den derzeitig gelesenen Befehl nächstfolgende Dezimalstelle (im vorliegenden Falle Cl) eingeschrieben wird, so daß danach der erste Befehl des Registers / gelesen wird.

Die Verwendung eines in der Verzögerungsleitung verschiebbaren Markierungsbits ermöglicht es also, die Register / und J nacheinander abzufragen, um die in ihnen gespeicherten Befehle des Programms einzeln zu extrahieren, wobei dasselbe Markierungsbit beim Erreichen des Endes eines Programmregisters wirksam wird, einen Programmregister-Auswählzähler AI zum Adressieren des nächstfolgenden Programmregisters fortzuschalten.

Sprungbefehl

Gemäß einer Ausführungsform der Erfindung sind bei einem Sprungbefehl die vier Bits B5, B6, Bl und B 8, die wie bei jedem anderen Befehl zum Darstellen des Funktionsteils F12 des eigentlichen Befehls verwendet werden, BS = B6 = Bl = BS = »1« gesetzt.

Das Vorhandensein dieser 4-Bit-Kombination in as einem Befehl des Programms zeigt an, daß der Befehl selbst eine Sprungoperation während der Ausführung des Programms betrifft. In diesem Befehl stellen die Bits Bl und B 2 eine Adresse dar, während die Bits B 3 und B 4 dazu verwendet werden, um die Art des Befehls weiter zu spezifizieren.

Im einzelnen ist, sofern B 3 — B4 = »1«, der Befehl kein echter Befehl, da er beim Eingeben in das Befehlsregister 16 nicht die Durchführung irgendeiner Operation durch den Rechner bewirkt. Er ist lediglich ein in der Programmbefehlsfolge als Bezugsstelle verwendeter »Bezugsbefehl«, so daß es unter den 44 Befehlen des in den Registern / und / gespeicherten Programms möglich ist, einige Bezugsstellen zu setzen, die durch je einen Bezugsbefehl dargestellt sind. Es gibt in Abhängigkeit von dem Wert der Bits Bl und Bl des Bezugsbefehls, die die »Adresse« dieses Bezugsbefehls bestimmen, vier verschiedene Arten von Bezugsbefehlen. Jeder Bezugsbefehl markiert den Anfang eines Unterprogramms, so daß die Bezugsbefehle die Aufgabe von Markierungen übernehmen, die das Programm in Unterprogramme aufteilen.

Wenn B 3 = »0« ist, ist der Befehl ein echter Sprungbefehl, wobei der Sprung in Abhängigkeit davon, ob B 4 = »1« oder »0« ist, bedingt oder unbedingt ist.

Jeder dieser während des Zustandes P17 des Rechners, wie jeder andere Befehl, aus der Verzögerungsleitung gelesenen und im Befehlsregister 16 gespeicherten Sprungbefehle bewirkt, daß der Rechner auf den Zustand P23 umschaltet, in dem die Programmregister / und J zum Aufsuchen eines Bezugsbefehls mit der in dem gespeicherten Sprungbefehl spezifizierten Adresse, d.h. dessen Bits Bl und Bl gleich den entsprechenden Bits dieses Sprungbefehls sind, abgefragt werden. Im einzelnen werden in diesem Zustand P 23 während eines ersten Speicherzyklus die in dem. ersten Speicherregister/ gespeicherten aufeinanderfolgenden Befehle aus der Verzö-,gerungsleitung entnommen und neben ihrer Wiedergewinnung einem in der Zeichnung nicht dargestellten und dem Fachmann wohlbekannten Kompara tor zugeführt. Dieser Komparator kann eine Reihe von acht, einen Befehl darstellenden Bits aufnehmen und, sofern dieser Befehl als dem erforderlichen Bezugsbefehl gleich ermittelt wird, d. h., daß seine sämtlichen Bits B3, B4, BS, B6, Bl und B8 gleich »1« und die Bits Bl und Bl gleich den Bits Bl und Bl des derzeitig gespeicherten Sprungbefehls sind, ein Ausgangssignal erzeugen.

Dieser Komparator kann beispielsweise aus einem Binärkomparator bestehen, von dem ein Eingang an den Ausgang des derzeitig adressierten und angesteuerten Registers zur Aufnahme dieser Reihe von acht Bits jedes abgetasteten Befehls angeschlossen ist, wobei sein anderer Eingang durch eine logische Schaltung gespeist wird, die die Funktion TI· Il + Tl ■ Il +T3 + T4 + TS + T6 + Tl + Γ8 wirksam werden läßt, in der Tl bis T8 die durch den Taktimpulsgenerator 44 erzeugten Taktimpulse und /1 und /2 die Ausgänge der beiden entsprechenden Binärstellen des Befehlsregisters 16 sind, wobei der Komparator bei Aufnahme von zwei gleichzeitigen Bits mit unterschiedlichen Werten an seinen Eingängen ein Ausgangssignal erzeugen kann. Dieses Ausgangssignal wird zum Entregen einer bistabilen Schaltung verwendet, die bei Beginn jeder Ziffernperiode durch die Taktimpulse erregt wird. Am Ende jeder Ziffernperiode wird diese bistabile Schaltung in Abhängigkeit davon, ob der derzeitig abgefragte Befehl mit dem erforderlichen Bezugsbefehl zusammenfällt oder nicht, erregt oder nicht erregt. Sofern eine Koinzidenz vorliegt, bewirkt diese bistabile Schaltung, daß die Markierungsbit-Steuereinheit ein Markierungsbit B1N =» 1« in die nächstfolgende Dezimalstelle einschreibt, um anzuzeigen, daß der zu lesende nächste Befehl (der erste Befehl des aufgerufenen Unterprogramms) der in dieser Stelle gespeicherte Befehl ist. Zum Lesen und Speichern dieses ersten Befehls des Unterprogramms schaltet der Rechner bei Feststellung der Koinzidenz auf den Befehl-Entnahmezustand P17 um, so daß die Ausführung dieses Unterprogramms beginnt.

Um nach Beendigung des Unterprogramms zu dem unterbrochenen Hauptprogramm zurückzukehren, ist es möglich, entweder an das Ende des Unterprogramms in an sich bekannter Weise einen geeigneten Sprungbefehl zu setzen oder ein Markierungsbit BlU= »1« zu verwenden, das beim Unterbrechen des Hauptprogramms in dem Register U aufgezeichnet wird, so daß der im Hauptprogramm zuletzt ausgeführte Befehl des Registers / oder / markiert wird. Zu diesem Zweck wird in dem Zustand P17 beim Lesen eines Sprungbefehls im Gegensatz zu der vorstehend erläuterten Verfahrensweise das Markierungsbit BlN= »1« nicht auf die nächstfolgende Dezimalstelle des Registers N, sondern statt dessen in die entsprechende Stelle des Registers U mit Hilfe von bekannten und in der Zeichnung nicht dargestellten Mitteln verschoben.

Nach einem Merkmal der Erfindung können die Bezugsbefehle bei Handbetrieb außerdem zum Durchführen bestimmter Unterprogramme verwendet werden. Zu.diesem Zweck ist das Tastenpult mit vier den vier möglichen »Adressen« der jeweiligen Bezugsbefehle entsprechenden Unterprogrammtasten Vl, Vl, V3, V4 versehen, so daß jeder Unterprogrammtaste Vl bis V 4 eine durch die beiden Bits Bl und Bl dargestellte »Adresse« zugeordnet ist.

Bei Handbetrieb kann der Benutzer, während der Rechner sich in dem Zustand PO befindet, in dem er auf das Einstellen neuer Daten und eines neuen Befehls auf dem Tastenfeld 22 wartet, eine der vier Unterprogrammtasten Vl bis V4 betätigen. Das Betätigen einer dieser vier Tasten bewirkt,, daß die Bits B3 = l?4 = »0« und B5 = B6 = B7 = BS = »1« jeweils in die Binärstellen /3 bis /8 des Befehlsregisters 16 über einen ■ in der Zeichnung nicht dargestellten Kreis eingeschrieben werden und daß die dieser Taste entsprechenden Adressenbits B1 und Bl in die Binärstellen /1 bzw. /2 eingeschrieben werden. Im Zustand PO simuliert also die Betätigung einer der Unterprogrammtasten Π bis V 4 das Lesen eines unbedingten Sprungbefehls aus der Verzögerungsleitung in das Befehlsregister 16. Außerdem bewirkt die Betätigung dieser Unterprogrammtaste, daß der Rechner in den Zustand P 23 umschaltet, in dem ein aus dem Tastenfeld gegebenes Signal die bistabilen Schaltungen Pl bis Pn unmittelbar durch .Erregen der anderen bistabilen Schaltungen in diesen Zustand versetzt. Wie vorstehend erläutert, werden in diesem Zustand P 23 die Programmregister / und / nach einem Bezugsbefehl mit der gleichen Adresse Bl, Bl der jetzt betätigten Unterprogrammtaste durchsucht, wobei beim Auffinden dieses Bezugsbefehls die Rechenanlage automatisch zum Lesen des ersten Befehls des Unterprogramms, dem dieser Bezugsbefehl vorangeht, auf den Zustand P17 umschaltet.

Da die Ausführung eines Unterprogramms automatisch erfolgen muß, muß die Betätigung der Unterprogrammtasten Vl, Vl, V 3, V 4 bewirken, daß der Schalter 23 aus der Stellung PM (von Hand) auf die Stellung PA (automatisch) umschaltet. Der Schalter kann demnach zweckmäßigerweise durch eine bistabile Schaltung ersetzt werden, die beim Niederdrücken der Unterprogrammtaste erregt und bei Beendigung des Unterprogramms entregt wird.

Umschalten auf den nächstfolgenden Zustand

Rechenoperation in die Verzögerungsleitung), dem Zustand P17 (Lesen eines Befehls), der Fall.

Jedoch kann, wie vorstehend erläutert, die erste (niedrigstwertige) Ziffer einer Zahl prinzipiell in jeder beliebigen Dezimalstelle des jeweiligen Registers ausgezeichnet sein. Beispielsweise steht bei der Addition die niedrigstwertige Ziffer einer Zahl, die so ausgerichtet worden ist, daß ihr Komma in der ersten Stelle C1 des Registers steht, in der Dezimalstelle C

ίο (22 — m — i) des Registers, wenn m die Anzahl Ziffern nach dem Komma ist. Deshalb beansprucht der Additionszustand P 5 zwei Speicherzyklen, damit alle Ziffern des Summanden aus der Verzögerungsleitung entnommen werden können.

Die Betriebsgeschwindigkeit der Rechenanlage kann aber dadurch wesentlich erhöht werden, daß in solchen Fällen der Zustandwechsel zeitlich so gesteuert wird, daß er zu Beginn der jeweiligen Zahl, d. h. beim Entnehmen der niedrigstwertigen Ziffer

ao der Zahl auftritt. Wie in F i g. 7 gezeigt, erzeugt in den der Addieroperation zugeordneten Zuständen P 5, P 6, P 7, P 8 die logische Schaltung 29 unter Steuerung durch die Vorderkante des Signals A 01 einen Zustandswechsel-Taktsteuerimpuls, der die

as Länge und die Stelle der Summanden in der Verzögerungsleitung anzeigt. Durch diese Anordnung wird die Dauer dieser Zustände in der Weise verringert, daß sie gleich der Dauer eines einzigen Speicherzyklus ist. Das Zeitintervall, für das der Rechner in einem dieser Zustände verbleibt, läßt . sich so in bezug auf den Beginn des Speicherzyklus (Start des Synchronisierungsbits BlR) in Abhängigkeit von der Länge und der Stelle der betreffenden Zahl in den jeweiligen Registern veränderbar verschieben.

Die mit Hilfe dieser Anordnung erzielten Vorteile stellen sich bei Betrachtung der Multiplikations- und der Divisionsoperationen heraus, da diese Operationen aus wiederholten Additionen und Subtraktionen bestehen.

Nachstehend ist der Aufbau und die Arbeitsweise der logischen Schaltung 29 zum Erzeugen der Zustandswechsel-Taktsteuerimpulse MG beschrieben, indem diejenigen Zustände, beispielsweise der Additionszustand P 5, näher betrachtet werden, in denen eine Zahl, beginnend mit ihrer niedrigstwertigen Ziffer, einmal aus der Verzögerungsleitung gelesen werden muß.

Auf Grund der zyklischen Art des Verzögerungsleitungsspeichers wäre es möglich, zu bewirken, daß der Rechner an einer vorbestimmten feststehenden Stelle des Speicherzyklus, d. h. beim Entnehmen einer vorbestimmten feststehenden Stelle der Speicherregister aus der Verzögerungsleitung, von einem Zustand auf den nächstfolgenden Zustand umschaltet. Beispielsweise kann der Zustandswechsel am Ende des Speicherzyklus gesteuert durch das Synchronisierungsbit BlR = »1« erfolgen, das durch Erregen der bistabilen Schaltung A10 den Taktimpulsgenerator 44 anlaufen läßt. Dies ist bei einigen Zuständen, beispielsweise dem Zustand PO (Eingeben von Daten oder eines Befehls vom Tastenfeld her), dem Zustand P2 (Übertragen einer Zahl in ein und aus einem Register), dem Zustand P 21 (Aufzeichnen der Synchronisierungsbits BlR und BlE vor der Aufteilen der Speicherregister

Gemäß einer Ausführungsform der Erfindung lassen sich die Register Q, U, Z, D, E zum Speichern von je zwei kurzen Zahlen in zwei Teile aufspalten. Zu diesem Zweck wird als Dauermarke in der ersten Binärstelle (Bitperiode) einer feststehenden Dezimalstelle (Ziffernperiode) des Registers Z, beispielsweise der Stelle C12, ein Markierungsbit BlZ = »1« aufgezeichnet.

Eine in der Zeichnung nicht dargestellte bistabile Schaltung wird beim Entnehmen des den Oszillator 45 zu Beginn jedes Speicherzyklus startenden Synchronisierungsbits BlR — »1« erregt und danach beim Entnehmen des feststehenden Markierungsbits BlZ = »1« entregt, so daß die bistabile Schaltung den ersten Teil jedes Speicherzyklus identifizieren und ihn von seinem zweiten Teil unterscheiden, d. h. den ersten Teil jedes Speicherregisters identifizieren und ihn von seinem zweiten Teil unterscheiden kann.

Da jeder Befehl vier Adreßbits Bl bis B4 enthält, kann man die drei Bits B1 bis B 4 zum Identifizieren einer der acht Adressen Yl bis YS der acht adressierbaren Register Q, U, Z, D, E, M, N, R verwenden, während das verbleibende Bit Bl zum Adressieren entweder des ersten oder des zweiten Teiles des

45 46

gleichzeitig durch diese drei Bits B 2 bis B 4 adres- der Verzögerungsleitung beim normalen Betrieb des

sierten Registers verwendet wird. Rechners kein Ziffernzähler verwendet wird.

Die splitbaren Register Q, U, Z, D, E sind niemals _c · u · * «· τ t-i

unmittelbar an arithmetischen Operationen beteiligt. Spe.chern einstelliger Zahlen

Mit anderen Worten: ihr Inhalt wird (mit Ausnahme 5 Gemäß einer Ausführungsform der Erfindung

der Markierungsbits Bl) niemals unmittelbar ge- erlaubt ein Befehl FU, jede Dezimalstelle des Regi-

■ändert, wobei in jedem Speicherzyklus dieser Inhalt sters als ein unabhängiges Register zu betrachten,

entweder ohne Veränderung wiedergewonnen oder um eine bei einigen Rechenvorgängen als konstanten

in die oder aus den Registern M oder N übertragen Wert zu verwendende einstellige Zahl zu speichern,

wird. ίο Die Ausführung des Befehls FIl besteht aus dem

Demzufolge kann jeder der beiden Teile jedes Aufsuchen und dem Übertragen der durch die Registers Q, U, Z, D, E durch den Schaltkreis 36 Adreßbits dieses in dem Befehlsregister 16 gespeicherunter Steuerung des derzeitig in dem Befehlsregister ten Befehls adressierten einstelligen Zahl. Das Auf-16 gespeicherten Adreßbits Bl adressiert und ange- . suchen kann erfolgen, indem zunächst diese Adressteuert werden. Im einzelnen verbindet der Schalt- 15 senbits in das Register K übertragen werden, worauf kreis 36, sofern dieses gespeicherte Bit Bl = »1« ist, dieses Register an eine den Addierer einschließende das derzeitig durch den gespeicherten Befehl adres- geschlossene Schleife angeschlossen wird, um einen sierte splitbare Register Q, U, Z, D oder E, entweder Zähler zu bilden und dann, beginnend von der ersten mit dem Register N oder dem Register M (in Abhän- Ziffernperiode Cl, die aufeinanderfolgenden Zifferngigkeit von dem Funktionsteil dieses gespeicherten 20 perioden gezählt werden, um die dieser Adresse Befehls) nur dann, wenn diese bistabile Schaltung entsprechende Ziffernperiode zu identifizieren,
erregt ist, so daß die Übertragungsoperation nur auf

oder aus dem ersten Teil dieses aufteilbaren Registers Abrunden

durchgeführt wird, während, sofern das gespeicherte Im Zustand P9, der während der vier arithmeti-

Bit Bl = »0« ist, die Verbindung nur bei entfegter 25 sehen Grundoperationen dem Vergleichen der Vor-

bistabiler Schaltung erfolgt, so daß die Übertragungs- zeichen der Operanden zugeteilt ist, ist es möglich,

operation nur auf oder aus dem zweiten Teil des in der Verzögerungsleitung ein Markierungsbit auf-

aufteilbaren Registers erfolgt. zuzeichnen, um anzuzeigen, wieviel Stellen im Ergeb-

Es ist selbstverständlich, daß vor jeder Über- nis nicht zu beachten sind. Dazu wird die Anzahl .y tragungsoperation auf einen und aus einem gewählten 30 der zu vernachlässigenden Ziffern von Hand an Teil eines aufteilbaren Registers an der in ihm ge- einem in der Zeichnung nicht dargestellten Schalter speicherten Zahl geeignete Ausrichtoperationen vor- eingestellt. Beim Umschalten des Rechners auf den genommen werden. Bei der in der allgemeinen Be- Zustand P9 wird diese Zahl J in das Register K einschreibung erörterten Ausführungsform war jede gegeben, das zum Bilden eines Zählers an eine den Adressentaste bei ihrer Betätigung zum Eingeben 35 Addierer 72 einschließende geschlossene Schleife von vier Adreßbits Bl bis B4 -in den Rechner wirk- angeschlossen ist. Danach zählt der Zähler, wie im sam. Gemäß einer anderen Ausführungsform ist jede Zustand P21, die aufeinanderfolgenden Ziffern-Adressentaste zum Eingeben nur der drei zum perioden, bis der Zählwert nach s Ziffernperioden Adressieren eines Registers verwendeten Adreßbits einen vorbestimmten Wert erreicht.
Bl bis BA wirksam, wobei eine besondere Aufteil- 40 Der Kreis 37 spricht auf den diesen Zählwert taste zum Eingeben des verbleibenden Adreßbits B1 erreichenden Zähler in der Weise an, daß in der vorgesehen ist, so daß sich über das Tastenfeld derzeitigen Ziffernperiode des Registers N ein Marnormalerweise jeder beliebige Teil eines beliebigen kierungsbit BIN = »1« eingeschrieben wird, das . splitbaren Registers adressieren läßt. danach dazu verwendet wird, die zu vernachlässigen-

Gemäß einer anderen Ausführungsform kann das 45 den Ziffern des Ergebnisses zu unterscheiden.
Adreßbitßl in Abhängigkeit von seinem Wert wir- „ .

sam sein, um zu bewirken, daß die Übertragungs- Wechsel-Senen-Parallel-Umsetzer

operation beim Entnehmen entweder des Startbits Gemäß einer anderen Ausführungsform der

BlR (Beginn des Speicherzyklus) oder des Markie- Rechenanlage werden der Serien-Parallel-Umsetzer

rungsbits BlZ (Beginn der zweiten Hälfte des Spei- 50 42 und der Parallel-Serien-Umsetzer 43 insofern ver-

cherzyklus) beginnt, wobei in beiden Fällen die einfacht, als sie an Stelle einer Gruppe von 10 Bits

Übertragungsoperation bis zum Ende des Zyklus eine Gruppe von 5 Bits auf einmal umsetzen können,

fortgesetzt wird. In diesem Fall werden die Lesesignale der Register Q,

Gemäß einer weiteren bevorzugten Ausführungs- U, Z, D, E an den Ausgängen des Umsetzers 42 eine form der Erfindung dauert der Speicherzyklus 55 halbe Bitperiode vor den fünf Binärsignalen der 24 Ziffernperioden an Stelle von 22, wie vorher anderen fünf Register gleichzeitig verfügbar gebeschrieben, wobei jedes Register entweder eine macht. Mit Hilfe einer einzigen bistabilen Schaltung 22stelligc Zahl oder zwei llstcllige Zahlen speichern können dann die Lesesignale der zunächst adressierkann. In diesem Falle sind die Ziffernperioden C12 ten Register Q, U, Z, D, E für die Dauer einer und C24 leer, um dem Rechner genügend Zeit zum 60 halben Bitperiode gespeichert werden, um dann Feststellen eines Überlaufs während der arithmeti- gleichzeitig mit den entsprechenden Signalen der sehen Operationen zu geben! Diese Anordnung führt Register /, J, M, N, R verfügbar zu sein,
zu Änderungen, die dem Fachmann geläufig sind. So wird es möglich, den Inhalt eines gewählten Es sei bemerkt, daß das Verlängern des Speicher- Registers Q, IJ, Z, D, E auf ein beliebiges Register zyklus auf 24 Zillernpcriodcn nur eine Änderung 65 der anderen Gruppe zu übertragen,
der bei Beginn des den Rechner startenden Zustandes In diesem Falle trilt das Zeitintervall, in dem der l'Zi in das Register K eingeschriebenen Zahl bedingt, Taktoszillator 45 unwirksam bleibt, in der Mitte der da infolge der Verwendung von Markierungsbits in Zilfempcriode C1 auf.

Andererseits können sowohl der Serien-Parallel-Umsetzer42 als auch der Parallel-Serien-Umsetzer 43 aus einer elektromagnetischen Verzögerungsleitung mit mehreren Abgriffen bestehen. Beispielsweise besitzt die elektromagnetische Verzögerungsleitung zehn benachbarte Abgriffe, deren Abstand vonein-

ander dem Zeitintervall zwischen zwei einander benachbarten, in der Verzögerungsleitung umlaufenden Bits entspricht, wobei die elektromagnetischen Verzögerungsleitungen an den Endpunkten der magnetostriktiven Verzögerungsleitung angeschlossen sein können.

Hierzu 2 Blatt Zeichnungen

309 609/179

Claims (14)

Patentansprüche:

1. Rechner zur Verarbeitung von Zahlen in der Darstellung mit gemischter Basis mit einem zyklisehen Serienspeicher, der η Register enthält, von denen jedes m Zeichen zu b Bits speichert, mit einer Aufzeichnungsvorrichtung zum Schreiben der Information in den Speicher und einer Lese- , vorrichtung zum Lesen der aufgezeichneten Information aus dem Speicher, mit einem Impulszeitgeber, der das Zeitraster sowohl für die Verarbeitung der aus dem Speicher gelesenen Informationsimpulse, als auch für das Schreiben der Informationsimpulse in den Speicher liefert, mit einem Serien-Parallel-Umsetzer, der von der Lesevorrichtung gespeist und vom Impulszeitgeber gesteuert wird und der die jeweils einander entsprechenden Bits der einzelnen Register parallel abgibt, mit einer Verarbeitungseinheit, die die vom Serien-Parallel-Umsetzer gelieferten Bits parallel verarbeitet und mit einem Parallel-Serien-Umsetzer, der die jeweils einander entsprechenden Bits der einzelnen - Register empfängt und diese Eingabebits unter Steuerung des Impuls-Zeitgebers in eine serielle Kette von Bits umsetzt und der Aufzeichnungsvorrichtung zuführt, dadurch gekennzeichnet, daß der Serienspeicher aus einer einzigen Verzögerungsleitung (LDR) besteht, die n-in- b Bits enthalten kann und einen mit der Auzeichnungsvorrichtung verbundenen Eingangsanschluß (40, 41) sowie einen mit der Lesevorrichtung verbundenen Ausgangsanschluß (38, 39) enthält, und daß der Impulszeitgeber (44) für jeden Informationszyklus durch den zyklischen Serienspeicher eine Reihe von m Zeichenperioden definiert, von denen jede eine Folge von b Bitperioden enthält, wobei jede dieser Bitperioden wiederum eine Folge von η Impulsperioden einschließt, so daß die einander entsprechenden Bits der verschiedenen Register (/, /, M, N, R, Q, U, Z, D, E) in der Verzögerungsleitung auf benachbarten Plätzen gespeichert werden.

2. Rechner nach Anspruch 1, dadurch gekennzeichnet, daß jede serielle Kette aus ri benachbarten Impulsen, die in der Verzögerungsleitung (LDR) umläuft und ri der η Register zuzuordnen ist, wobei ri <(w + l) ist, in jeder Bitperiode parallel umgesetzt und gleichzeitig an ri Ausgangen des Serien-Parallel-Umsetzers (42) abgegeben und nach der Verarbeitung wieder auf ri Eingänge des Parallel-Serien-Umsetzers (43) gegeben wird, der den Satz von ri Impulsen in jeder Bitperiode seriell in die Verzögerungsleitung (LDR) schreibt, wobei in den ri Registern die arithmetischen Register des Rechners enthalten sind.

3. Rechner nach Anspruch 2, dadurch gekennzeichnet, daß für die Ausgänge des Serien-Parallel-Umsetzers (LI bis LE) und für die Eingänge des Parallel-Serien-Umsetzers (SI bis SE) ri — η ist.

4. Rechner nach Anspruch 2, dadurch gekennzeichnet, daß für die Ausgänge des Serien-Par- ⁶S allel-Umsetzers (42) und für die Eingänge des Parallel-Serien-Umsetzers(43)ri' — \n ist.

5. Rechner nach Anspruch 2, dadurch gekennzeichnet, daß jeder der beiden Umsetzer (42, 43) aus einer elektromagnetischen Verzögerungsleitung mit ri Anschlüssen besteht, wobei der Abstand zwischen jedem Paar benachbarter Anschlüsse gerade einer Impulsperiode entspricht.

6. Rechner nach Anspruch 4, dadurch gekennzeichnet, daß er mindestens einen Ein-Bit-Speicher enthält, der selektiv an einen der ri Ausgänge des Serien-Parallel-Umsetzers (42) anschließbar ist und das entsprechende Bit mindestens so lange speichert, bis an dem jeweiligen Ausgang das nächstfolgende Bit auftritt.

7. Rechner nach einem der Ansprüche 1 bis 6, wobei b' der b Bit-Plätze jedes Zeichens für bestimmte Markierungsbits zum Kennzeichen vorbestimmter Bezeichnungen der η Register reserviert sind, dadurch gekennzeichnet, daß die Verarbeitungseinheit (36, 26) von den Markierungsbits gesteuert wird, die in einem der η Register gespeichert sind und die Ausführung vorbestimmter Operationen mit einem der entsprechenden, in einem anderen der η Register gespeicherten Zeichen veranlassen.

8. Rechner nach Anspruch 7, dadurch gekennzeichnet, daß die in einem ausgewählten Register gespeicherten Markierungsbits dazu benutzt werden, entsprechende vorbestimmte Bezeichnungen zumindest einer Gruppe der η Register zu kennzeichnen, und daß die Verarbeitungseinheit so ausgelegt ist, daß sie, je nach der Art des angesteuerten Registers, unterschiedliche der vorbestimmten Operationen ausführt.

9. Rechner nach Anspruch 7, dadurch gekennzeichnet, daß die Verarbeitungseinheit (36, 26) eine binäre Information aus b Bits als Befehl zum Steuern des Rechners deutet, die auf den Zeichenplätzen bestimmter Register steht, und daß die Verarbeitungseinheit als numerische Information Segmente binärer Information deutet, die durch b — b' Bits auf den Zeichenplätzen anderer als der vorgenannten Register dargestellt sind.

10. Rechner nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Impulszeitgeber (44) unter Steuerung durch einen Startimpuls eingeschaltet wird, der in der Verzögerungsleitung (DLR) gespeichert ist und am Ausgangsanschluß zur Verfügung steht, um den Startbefehl für den Impulszeitgeber zu erzeugen.

11. Rechner nach Anspruch 10, dadurch gekennzeichnet, daß der Impulszeitgeber (44) nur während eines Bruchteils des Speicherzyklus eingeschaltet ist und daß er unter Steuerung durch einen Stopimpuls, der in der Verzögerungsleitung (LDR) gespeichert ist und am Ausgangsanschluß zur Erzeugung eines Stopbefehls für den Impulszeitgeber zur Verfügung steht, ausgeschaltet wird, wobei der zeitliche Abstand des Stopimpulses vom Startimpuls gerade so bemessen ist, daß während jedes Speicherzyklus der Impulszeitgeber für m Zeichenperioden eingeschaltet ist. und so die Länge der Register (/, /, M, N, Λ, Q, U, Z, D, E) festlegt.

12. Rechner nach Anspruch 11, dadurch gekennzeichnet, daß die Aufzeichnungsvorrichtung (40) so von einer Zählsteuerschaltung (73) gesteuert wird, daß sie zur Vorbereitung des Rechnerbetriebes die Start- und Stopimpulse aufzeichnet.

13. Rechner nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die Verarbeitungseinheit (36, 26) eine Folgesteuereinheit (26) enthält, die von mehreren möglichen Zustandsfolgen eine auswählt, um den Befehl zu verarbeiten, den der Rechner gerade ausführt, daß die Verarbeitungseinheit eine Schaltvorrichtung (36) enthält, die von dem jeweils von der Folgesteuereinheit angezeigten Rechnerzustand angesteuert wird und den Rechner so schaltet, daß er einen Satz vorbestimmter Elementaroperationen, die für jeden der Rechnerzustände verschieden ist, ausführt, daß die Folgesteuereinheit einen Zeitgeber für die Zustandsänderungen (29) enthält, der relativ zum durch den Impulszeitgeber (44) festgelegten Speicherzyklus asynchron arbeitet, und daß der Zeitgeber für die Zustandsänderungen die Folgesteuereinheit veranlaßt, zum nächstfolgenden Zustand einer Zustandsfolge umzuschalten, wenn eine vorbestimmte Kennzeichnung der im Speicher gespeicherten Zahlen verarbeitet wurde und die Ausführung des Satzes vorbestimmter Elementaroperationen abgeschlossen ist.

14. Rechner nach Anspruch 13, dadurch gekennzeichnet, daß der Zeitgeber für die Zustandsänderungen (29) durch das Lesen entweder der höchstwertigen oder der niedrigstwertigen Ziffer der Zahl gesteuert wird, mit der die vorbestimmten Elementaroperationen durchgeführt werden sollen.