DE1195973B

DE1195973B - Multiplikationsschaltung

Info

Publication number: DE1195973B
Application number: DEJ26785A
Authority: DE
Inventors: Munro King Haynes
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1963-10-29
Filing date: 1964-10-29
Publication date: 1965-07-01
Also published as: US3278732A; GB1068077A

Description

BUNDESREPUBLIK DEUTSCHLAND DEUTSCHES ^M^ PATENTAMT

AUSLEGESCHRIFT

Int. α.:

Nummer:
Aktenzeichen:
Anmeldetag:
Auslegetag:

G06f

Deutsche Kl.: 42 m -14

1195 973
J26785IXc/42m
29. Oktober 1964
1. Juli 1965

Die für die Bildung der Summe und des Über-· trags in den Addierern einer Multiplizierschaltung benötigten Zeiten sind häufig verschieden, und jede dieser Zeiten oder auch beide können sich von der ■ Erholungszeit der logischen Elemente im Addierer unterscheiden. Um die Operation der Multiplikationsschaltung zu synchronisieren, ist es im allgemeinen erforderlich, entweder das Summenausgangssignal, das Übertragsausgangssignal oder beide zu verzögern, damit sie am Eingang des nächsten Addierers ankommen, um in gegenseitiger Synchronisation und dann ausgenutzt zu werden, wenn der Addierer nach Abschluß seiner Erholungszeit bereit ist, sie zu empfangen. Wenn z. B. der Addierer einen Übertrag ■ in einer Zeiteinheit und eine Summe in zwei Zeiteinheiten erzeugt und logische Elemente mit einer Erholungszeit von vier Zeiteinheiten verwendet, müßte der Übertrag um drei Zeiteinheiten und die Summe um zwei Zeiteinheiten verzögert werden, bevor sie dem nächsten Addierer zugeführt werden. Wie man sieht, wird in dem vorstehenden Beispiel nur während zwei Einheiten eines aus vier Zeiteinheiten bestehenden Zyklus produktiv gearbeitet. Wenn die allgemein in einer Multiplikationsschaltung dieser Art verwendeten Verzögerungen ausgeschaltet und während der ganzen Erholungszeit der Addierer produktive Operationen ausgeführt werden könnten, wäre es möglich, die Leistungsfähigkeit und die Geschwindigkeit der Multiplizierschaltung wesentlich zu erhöhen.

Die Erfindung befaßt sich mit der Aufgabe, Überträge einsparende Multiplizierschaltungen zu schaffen, in denen weder das Summenausgangssignal noch das Übertragsausgangssignal eines Addierers vor dem Anlegen an den nächsten Addierer verzögert zu werden braucht. Die erfindungsgemäß vorgeschlagene Schaltung verwendet Addierer, deren Erholungszeit R und deren Summenerzeugungszeit S ganzzahlige Vielfache der Übertragserzeugungszeit C sind. Bei einigen Ausführungsbeispielen der Erfindung sind zwar Verzögerungsglieder vorgesehen, wie man sieht, wird aber durch diese Verzögerungen die Operation nicht verlangsamt.

Die erfindungsgemäße Multiplikationsschaltung verwendet eine Anordnung von R Addierern pro Multiplikandbit, und jeder dieser Addierer erzeugt einen Übertrag in einer Zeiteinheit, eine Summe in 5 Zeiteinheiten und hat eine Wiederholungsfrequenz R. In den hier berücksichtigten Multiplikationsschaltungen kann S oder R gleich 1 sein, aber mindestens S oder R ist größer als 1. Das Multiplikandbit wird unter der Steuerung der Multiplikator- ^: Multiplikationsschaltung

Anmelder:

International Business Machines Corporation,

Armonk,N.Y. (V. St. A.)

Vertreter:

Dipl.-Ing. H. E. Böhmer, Patentanwalt,

Böblingen (Württ.), Sindelfinger Str. 49

Als Erfinder benannt:

Munro King Haynes, Chappaqua, N.Y.

(V, St. A.)

Beanspruchte Priorität: .
V. St. v. Amerika vom 29. Oktober 1963
(319783)

bits dem einen Eingang der Addierer des betreffenden Bits zugeführt, wobei der Multiplikand während jeder Zeiteinheit nur einem Addierer zugeführt wird. Das Ubertragsausgangssignal jedes Addierers wird einem zweiten Eingang des nächsten Addierers für dasselbe Bit zugeleitet. Die Addierer sind als geschlossener Ring angeordnet, so daß ein Übertragsausgangssignal des letzten Addierers einem Eingang des ersten Addierers für dasselbe Bit zugeführt wird. Das Summenausgangssignal jedes Addierers wird einem dritten Eingang eines Addierers zugeführt, der S Bitstellen und S Addiererstellen gegenüber dem Addierer, in dem die Summe gebildet wird, vorgeschoben ist. Infolgedessen werden S Zwischenprodukte gebildet. Wenn S größer als 1 ist, sind zusätzliche Addierer zur Vereinigung der S Zwischenprodukte zu einem Endprodukt vorgesehen.

Ausführungsbeispiele der Erfindung sollen nachstehend in Verbindung mit den Zeichnungen beschrieben werden. In den Zeichnungen zeigen

Fig. 1 bis 10 Blockdarstellungen verschiedener Ausführungsbeispiele der Erfindung,

Fig. 11 ein Diagramm, welches zeigt, wie die Fig. 11a und 11b zu einem Blockdiagramm eines weiteren Ausführungsbeispiels zu kombinieren sind,

Fig. 11a und 11b ein schematisches Blockdiagramm eines weiteren Ausführungsbeispiels der Erfindung,

509 598/329

3 4

Fig. 12 ein Diagramm, welches zeigt, wie die Aus dem unteren Teil von Fig. 1 geht hervor, F i g. 12 a bis 12 c zu einem Blockdiagramm für ein daß die in dieser Schaltung verwendeten Addierer weiteres Ausführungsbeispiel zu kombinieren sind, eine Summe und einen Übertrag in einer Phase bil-Fig. 12a bis 12c, zusammengenommen, ein den und daß die logischen Elemente in diesen Addie-Blockdiagramm eines weiteren Ausführungsbeispiels 5 rern eine Erholungszeit 2 haben. Um das Prinzip der der Erfindung, Erfindung deutlich zu zeigen, sind in den F i g. 1 bis Fig. 13 eine Übersicht über die Wirkungsweise 10 und lla und 11b relativ kleine Schaltungen dardes in F i g. 1 gezeigten Ausführungsbeispiels, gestellt, die einen vierstelligen Multiplikanden mit F i g. 14 a eine Übersicht über di& Wirkungsweise einem vierstelligen Multiplikator multiplizieren. Die des in F i g. 5 gezeigten Ausführungsbeispiels, io vier Bits des Multiplikanden werden über Leitungen Fig. 14b ein Beispiel, das zeigt, wie die Multi- 11α bis lld zweiphasigen Verschiebeschaltungen plikation in dem in Fig. 5 gezeigten Ausführungs- 10a bis 1Od zugeführt und so gespeichert, daß das beispiel durchgeführt wird, höchste Bit des Multiplikanden in der Verschiebe-Fig. 15 eine Übersicht über die Wirkungsweise schaltung 10a und das niedrigste Bit in 1Od stehen, des in F i g. 7 gezeigten Ausführungsbeispiels, 15 Für einen iV-stelligen Multiplikanden sind N Ver-Fig. 16a eine Übersicht über die Wirkungsweise Schiebeschaltungen 10 nötig. Jede Verschiebeschaldes in F i g. 9 gezeigten Ausführungsbeispiels, tung 10 ist ein Schieberegister in Form eines ge-Fig. 16b ein Beispiel für die Ausführung der schlossenen Ringes, das das darin umlaufende MultiMultiplikation in dem in Fig. 9 gezeigten Ausfüh- plikandbit auf seiner linken Ausgangsleitung 12a bis rungsbeispiel, 20 12 d zur Phasenzeit 1 und auf seiner rechten Aus-Fig. 17 ein Blockdiagramm einer Ziffernverschie- gangsleitung 14a bis 14d zur Phasenzeit 2 abgibt, beschaltung, die entweder in der hier gezeigten oder Eine geeignete Verschiebeschaltung wird weiter in abgewandelter Form in den Ausführungsbeispielen unten in Verbindung mit F i g. 17 beschrieben. Die nach den Fig. 1 bis 10, lla, 11b und 12a bis 12c Ziffernverschiebeschaltungen 10a bis 1Od können verwendet wird, 25 auch durch eine bistabile Vorrichtung mit Gleich-

Fig. 18 ein Blockdiagramm eines Addierers, der spannungs-Ausgangssignalen ersetzt werden,

sich zur Verwendung in dem Ausführungsbeispiel Die Ausgangsleitungen 12 a bis 12 d sind an je-

nach den Fig. 8 bis 10 und lla, 11b eignet, weils einen Eingang der Und-Schaltungen 16a bis

Fig. 19 ein Blockdiagramm eines Addierers, der 16d angeschlossen. Die Ausgangsleitungen 14a bis

sich zur Verwendung in den Ausführungsbeispielen 30 14 d sind an jeweils einen Eingang der Und-Schal-

nach den F i g. 4 bis 7 eignet. tungen 18 a bis 18 d angeschlossen. Den anderen

Bei der Beschreibung der verschiedenen Ausfüh- Eingang der Und-Schaltungen 16 a bis 16 d bildet

rungsbeispiele der Erfindung, die in den F i g. 10, die Ausgangsleitung 20 aus dem Oder-Tor 22. Dieses

lla und 11b und 12a bis 12c gezeigt sind, wird erzeugt zur Phasenzeit 1 ein Ausgangssignal. Den

davon gesprochen, daß Eingangs- und Ausgangs- 35 anderen Eingang der Und-Schaltungen 18 a bis 18 d

signale mit verschiedenen Phasen auftreten. Für die bildet die Ausgangsleitung 24 der Oder-Schaltung

Zwecke dieser Besprechung wird davon ausgegangen, 26, welche zur Phasenzeit 2 ein Ausgangssignal er-

daß eine Phase ein ganzzahliger Faktor der Erho- zeugt.

lungszeit des verwendeten logischen Elements ist. Die vier Bits des Multiplikators werden parallel

Wenn z.B. die verwendeten logischen Elemente eine 4° über die Leitungen 27a bis 27d den offene Ringe

Erholungszeit von vier Zeiteinheiten haben, hat die darstellenden Ziffernverschiebeschaltungen 28 a bis

Schaltung vier Phasen. In den Figuren zeigen die in 28 d zugeführt. Das höchste Bit des Multiplikators

jedem Block oder Teilblock erscheinenden Zahlen wird in der Ziffernverschiebeschaltung 28 a, das

die Phase an, mit der der betreffende Block oder niedrigste in der Ziffernverschiebeschaltung 28 d ein-

Teilblock ein Ausgangssignal erzeugt. Ein Eingangs- 45 gegeben. Wie beim Multiplikanden ist für jedes Bit

signal für diesen Block tritt während der vorher- des Multiplikators eine Verschiebeschaltung vorge-

gehenden Phase auf. Die Blöcke sind so aneinander- sehen, und daher gibt es für einen M-stelligen

gereiht, daß alle Addierer oder ein Teil der Addierer Multiplikator M Ziffernverschiebeschaltungen 28.

hi einer gegebenen horizontalen Reihe in derselben Jede von ihnen ist ein vierstelliges Schieberegister.

Phase ein Ausgangssignal erzeugen. 50 Im Gegensatz zu den Ziffernverschiebeschaltungen

Weiter werden bei der Besprechung der Figuren 10 a bis 1Od für den Multiplikanden sind die Ziffern-

die Buchstaben S, C und R verwendet, die folgende Verschiebeschaltungen 28 a bis 28 d keine geschlosse-

Bedeutung haben: ■ nen Ringschaltungen. Die Bits des Multiplikators

werden in den Schaltungen 28 a bis 28 d von rechts

S = Zabl der Phasen, die die Addierer zur Er- ₅₅ nach links verschoben. Daher ist das erste Ausgangszeugung eines Summensignals benötigen signal der Ziffernverschiebeschaltungen 28 α bis 28 d (d.h. zeitliche Verzögerung des Summen- die niedrigststellige Ziffer auf der Ausgangsleitung signals); 30 _aus der am weitesten rechts liegenden Stelle der C = Zahl der Phasen, die die Addierer zur Er- Ziffernverschiebeschaltung 28 d. Dieses Ausgangszeugung eines Übertragssignals benötigen ^6o signal tritt zur Phasenzeit 2-auf undI wird einemEin-(d. h. zeitliche Verzögerung des Übertrags- |f § ^der Oder-Schaltung 22 zugeführt Zur nächsten signals)· Phasenzeit 1 erzeugt die Ziffernverschiebeschaltung

28 c ein Ausgangssignal auf Leitung 32 aus ihrer

R = Zahl der Phasen, die die verwendeten lo- zweiten Stelle von rechts, welches einem Eingang

gischen Elemente zur Erholung benötigen, 65 der Oder-Schaltung 26 zugeleitet wird. Zur nächsten

das ist die Zeit, die vergeht, bis frühestens Phasenzeit 2 erzeugt die Ziffernverschiebeschaltung

neue Eingangssignale zugeführt werden 28 & ein Ausgangssignal auf Leitung 34 aus der

können. dritten Stelle von rechts, das dem zweiten Eingang

der Oder-Schaltung 22 zugeführt wird, und zur folgenden Phasenzeit 1 erzeugt die Verschiebeschaltung 28 a ein Ausgangssignal auf Leitung 36 aus ihrer vierten Stelle von rechts, das dem zweiten Eingang der Oder-Schaltung 26 zugeführt wird.

Hieraus ist zu entnehmen, daß die Bits des Multiplikators benutzt werden, um die Bits des Multiplikanden durch die Und-Schaltungen 16 a bis 16 d und 18 a bis 18 d zu steuern. Die Ausgangsleitungen 38 a bis 38 a" der Und-Schaltungen 16 a bis 16 d sind an einen Eingang der Addierer 40 a bis 4Od angeschlossen. Die Ausgangsleitungen 42 a bis 42 a" der Und-Schaltungen 18 a bis 18 d sind an einen Eingang der Addierer 44 a bis 44 d angeschlossen. Den zweiten Eingang der Addierer 40 a bis 4Od bildet jeweils das Übertragssignal auf den Leitungen 46 a bis 46 d aus den Addierern 44 a bis 44 a*. Als drittes Eingangssignal empfangen die Addierer 40 b bis 4Od jeweils das Summenausgangssignal auf den Ausgangsleitungen 50 a bis SOc der Addierer 44 a bis 44 c. Die Summenausgangsleitung 5Od des Addierers 44 d ist als Eingangsleitung an ein nicht gezeigtes Ausgangsschieberegister angeschlossen. An den dritten Eingang der Addierer 44 b bis 44 d sind die Summenausgangsleitungen 52 a bis 52 c der Addierer 40 a bis 40 c angeschlossen. Die Summenausgangsleitung 52 d des Addierers 4Od bildet den anderen Eingang für das nicht gezeigte Ausgangsschieberegister.

Um zu zeigen, wie die Schaltung von Fig. 1 arbeitet, sei angenommen, daß die binäre Zahl 1011 (Multiplikand) mit der binären Zahl 1011 (Multiplikator) multipliziert werden soll. Das Ergebnis dieser Multiplikation ist dann die binäre Zahl 1111001.

Die Multiplikation beginnt zur ersten Phasenzeit 1 mit der Übertragung der Multiplikatorbits über die Leitungen 27 a bis 27 d zu den Multiplikator-Verschiebeschaltungen 28 a und 28 d. Zur ersten Phasenzeit 2 werden die Multiplikandbits über Leitungen 11a bis lld den Multiplikand-Verschiebeschaltungen 10 a bis 1Od zugeführt, und die Multiplikator-Verschiebeschaltung 28 d überträgt ihr Bit über Leitung 30 zu der Oder-Schaltung 22. Zur nächsten Phasenzeit 1 sendet die Oder-Schaltung 22 das Erregersignal über Leitung 20 zu den Und-Schaltungen 16 a bis 16 d, und die Verschiebeschaltungen 10 a bis 1Od führen die Bits des Multiplikanden dem anderen Eingang dieser Und-Schaltungen zu. Zur selben Phasenzeit 1 überträgt die Verschiebeschaltung 28 c das nächste Bit des Multiplikators über Leitung 32 zu der Oder-Schaltung 26. Zur nächsten Phasenzeit geschehen drei Dinge. Erstens senden die Und-Schaltungen 16 a bis 16 d den Multiplikanden über Leitungen 38 a bis 38 d zu den Addierern 40 a bis 4Od. Zweitens sendet die Oder-Schaltung 26 ein Erregersignal über Leitung 24, um die Bits des Multiplikanden in die Und-Schaltungen 18 a bis 18 d zu leiten. Schließlich überträgt die Verschiebeschaltung 28 b das dritte Bit des Multiplikators, das O-Bit, über Leitung 34 zur Oder-Schaltung 22. Zur zweiten Phasenzeit 1 geschehen vier Dinge. Erstens bilden die Addierer 40 a bis 4Od das Summen- und das Ubertragsausgangssignal, wie es in der ersten Reihe von Fig. 13 dargestellt ist. Dort bedeutet ein S oder ein C ein Summen- oder Übertragsausgangssignal aus dem angegebenen Addierer zur angegebenen Phasenzeit, während ein S oder ein ü das Fehlen eines Summen- oder Ubertragsausgängssignals aus dem betreffenden Addierer zu der betreffenden Phasenzeit darstellt. Zweitens senden die Und-Schaltungen 18 a bis 18 d die Bits des Multiplikanden zu den Addierern 44« bis 44 d unter der Steuerung des zweiten Bits des Multiplikators. Drittens überträgt die Oder-Schaltung 22 das dritte Bit des Multiplikators, hier ein O-Bit, zu der Erregerleitung 20. Viertens sendet die Verschiebeschaltung 28 a das

ίο höchste Bit des Multiplikators über Leitung 36 zur Oder-Schaltung 26.

Da die Schieberegister 28 a bis 28 d keine Ringregister sind, werden nach der zweiten Phasenzeit 1 keine weiteren Signale auf die Leitungen 30, 32, 34

is und 36 gegeben, und daher werden, nachdem das Signal auf Leitung 36 über die Oder-Schaltung 26 der Leitung 24 zugeführt worden ist, die in den Ziffernverschiebeschaltungen 10 a bis 1Od gespeicherten Multiplikandbits nicht mehr dem einen Eingang der Addierer 40 a bis 4Od und 44 a bis 44 d zugeführt.

Für das vorstehende Beispiel zeigt Fig. 13 die Ausgangssignale der Addierer zu den verschiedenen Phasenzeiten. Das erste Summenausgangssignal des Addierers 4Od auf Leitung 52 d ist ein 1-Bit. Dies ist das niedrigststellige Bit des Endprodukts. Zu aufeinanderfolgenden Phasenzeiten erzeugen die Addierer 44 d und 4Od zunehmend höherstellige Bits des Produkts, bis das ganze Produkt gebildet ist. Wenn man die mit einem Kreis gekennzeichneten Summensignale in den letzten beiden Spalten von F i g. 13 die S-Werte durch 1-Bits und die S-Werte durch O-Bits ersetzt, erhält man das gewünschte Produkt, nämlich 01111001.

F i g. 2 zeigt eine Multiplikationsschaltung, die der in Fig. 1 ähnelt mit dem hauptsächlichen Unterschied, daß die Erholungszeit der verwendeten Addierer drei statt zwei Zeiteinheiten beträgt. In dieser Figur und in den dann folgenden Figuren sind gleiche Elemente mit gleichen Bezugszeichen versehen. Da die Addierer in F i g. 2 die Erholungszeit 3 haben, obwohl das Summen- und das Übertragssignal in einer Phase erzeugt werden, müssen drei Phasen verstreichen, bevor ein Addierer wieder benutzt werden kann. Daher ist es in der Schaltung von F i g. 2 nicht möglich, ebenso vorzugehen wie bei der von F i g. 1, d. h., das Summenausgangssignal zur Phasenzeit 2 aus einem Addierer 44 der zweiten Reihe dem Eingang des Addierers 40 für das vorhergehende Bit in der ersten Reihe zuzuführen und das Ausgangssignal dieses Addierers dem Addierer für dasselbe Bit in der ersten Reihe zuzuführen. Der Grund dafür liegt darin, daß zur Phasenzeit 2 die Addierer der ersten Reihe sich noch nicht von ihrer vorigen Benutzung erholt haben und nicht zum Empfang eines Eingangssignals bereit sind. Daher ist eine dritte Reihe von Addierern 60 a bis 6Od nötig, um während aller drei Phasen der Erholungszeit für die logischen Elemente brauchbare Operationen auszuführen.

Außerdem bestehen folgende Unterschiede zwischen den Schaltungen von F i g. 1 und F i g. 2:

a) Die Bits des Multiplikanden werden in dreiphasigen Schieberegistern in Form geschlossener Ringe (Ziffernverschiebeschaltungen) anstatt in zweiphasigen Verschiebeschaltungen gespeichert;

b) da drei Addierer vorgesehen sind, werden drei Und-Schaltungen 61 bis 63 benutzt, um das Multiplikandbit in diese Addierer zu steuern;

c) die Ausgangsleitungen 32 und 34 der Multiplikator-Verschiebeschaltungen 28 c bzw. 28 & (F i g. 1) sind direkt an die Erregereingänge der Und-Schaltungen 62 bzw. 63 angeschlossen, während die Ausgangsleitungen 30 und 36 der Ziffernverschiebeschaltungen 28 d bzw. 28 a (Fig. 1) über eine Oder-Schaltung 64 (Fig. 2) und eine Leitung 65 an den Erregereingang der Und-Schaltungen 61 angeschlossen sind;

d) die Übertragssignale der Addierer 44 auf den Leitungen 46 werden einem Eingang der Addierer 60 zugeführt, und die Übertragssignale der Addierer 60 auf Leitung 66 werden einem Eingang der Addierer 40 für dasselbe Multiplikandbit zugeführt, während die Summensignale der Addierer 44 a bis 44 c auf den Leitungen 50 a bis SDc einem Eingang der Addierer 606 bis 6Od und die Summensignale der Addierer 60 a bis 60 c auf den Leitungen 68 a bis 68 c dem einen Eingang der Addierer 40 b bis 40 d zugeführt werden; Die Summensignale der Addierer 40 d, 44 d und 60 d auf den Leitungen 52 d, 50 d bzw. 68 d werden einem nicht gezeigten Ausgangsschieberegister zugeführt.

Da die Verschiebeschaltungen 28 a bis 28 d zum Speichern des Multiplikators für alle Ausführungsbeispiele der Erfindung gleich sind, sind sie nur in Fig. 1 dargestellt worden. In den Fig. 2 bis 10, 11a, 11b und 12 a bis 12 c erscheinen nur die Ausgangsleitungen 30, 32, 34 und 36 dieser Verschiebeschaltungen.

Abgesehen von den offensichtlichen Unterschieden, die auf dem zusätzlichen Addierer pro Bit beruhen, gleicht die Wirkungsweise der in F i g. 2 gezeigten Schaltung der der Schaltung von F i g. 1 und wird nicht im einzelnen beschrieben.

Fig. 3 zeigt noch eine weitere Schaltung mit Addierern, die ein Summen- und ein Übertragssignal in einer Phase erzeugen. Die in diesem Ausführungsbeispiel verwendeten Addierer unterscheiden sich von den oben beschriebenen nur dadurch, daß die Erholungszeit ihrer logischen Elemente gleich 4 ist. Hieraus ergibt sich ein Problem ähnlich dem in Verbindung mit F i g. 2 beschriebenen, was die Verwendung eines vierten Addierers 70 pro Multiplikandbit bedingt. Da vierphasige Addierer benutzt werden, sind vier Addierer 40, 44, 60 und 70 pro Multiplikandbit vorgesehen, vierphasige Verschiebeschaltungen 10 a bis 10 a* werden für die Multiplikandbits benutzt, und die Ausgangsleitungen 30, 32, 34 und 36 der Verschiebeschaltungen für die Multiplkatorbits sind direkt als Erregereingänge an die Und-Schaltungen angeschlossen, welche die Multiplikandbits ohne dazwischenliegende Oder-Schaltungen in die Addierer leiten. Auch die Wirkungsweise dieser Schaltung gleicht der der in Fig. 1 gezeigten Schaltung so weitgehend, daß eine Beschreibung unnötig ist.

F i g. 4 zeigt eine Schaltung mit Addierern, die einen Übertrag in einer Phasenzeit erzeugen, aber für die Erzeugung einer Summe zwei Phasen benötigen. Das zusätzliche Kästchen an der Unterseite jedes Addierers stellt die zusätzliche Verzögerung um eine Phase bei der Erzeugung eines Summenausgangssignals dar.. Die logischen Elemente in dieser Schaltung haben eine Erholungszeit von einer Phase. Daß zwei Phasen für die Bildung einer Summe nötig sind, stellt ein Problem dar, weil ein Ubertragsbit für eine gegebene Stufe erzeugt und dem einen Eingang eines Addierers zugeführt wird, der empfangsbereit ist, während das Summenbit aus der vorhergehenden Stufe noch nicht erzeugt worden ist. Synchronisation zwischen dem Summen- und

ίο dem Übertragsbit besteht erst dann, wenn der Übertrag um eine Phase verzögert wird. Um dieses Problem zu lösen, ist die Schaltung so aufgebaut, daß sie zwei Zwischenprodukte bildet, die in einem Byte-Addierer 80 zu dem Endprodukt addiert werden. In einen der Eingänge des Byte-Addierers 80 ist eine Verzögerung von einer Phase eingebaut, aber man wird noch sehen, daß dadurch nicht die Ausführung produktiver Operationen während aller Phasenzeiten verhindert wird.

ao Da nur ein einziger Addierer pro Multiplikandbit benötigt wird, ist auch nur eine einzige Und-Schaltung 86 pro Multiplikandbit nötig, um ein Multiplikandbit in den Addierer zu steuern, und nur eine einphasige Verschiebeschaltung ist erforderlich, um ein Multiplikandbit zu speichern. Da nur ein einziges Und-Tor pro Multiplikandbit vorhanden ist, werden die Ausgangssignale der Multiplikator-Verschiebeschaltungen 28a bis 28d (Fig. 1) über die Leitungen 30, 32, 34 und 36 durch eine Oder-Schaltung 83 einer einzigen Erregerleitung 85 zugeführt. Ein Signal auf einer Übertragsausgangsleitung 48 a bis 48 d jedes Addierers 40 a bis 4Od wird nach einer Phase als Eingangssignal demselben Addierer zugeführt, und die Summenausgangssignale auf den Leitungen 52 a und 52 Zj der beiden höherstelligen Addierer 40 a bzw. 40 & werden als Eingangssignal den zwei Stellen davor liegenden Addierern, d. h. den Addierern 40 c bzw. 4Od zugeleitet. Die Summenausgangsleitung 52 c des Addierers 40 c ist über eine Verzögerungseinheit 82 an einen Eingang des Addierers 80 angeschlossen, und die Summenausgangsleitung 52 d des Addierers 4Od ist als zweiter Eingang an diesen Addierer angeschlossen. Die Übertragsausgangsleitung 84 des Addierers 80 bildet den dritten Eingang für diesen Addierer. Die Summenausgangsleitung 86 des Addierers 80 ist mit einem nicht gezeigten Ausgangsschieberegister verbunden.

Die in der Schaltung nach Fig. 5 verwendeten Addierer unterscheiden sich dadurch von den in Fig. 4 gezeigten, daß ihre logischen Elemente eine Erholungszeit von zwei Zeiteinheiten haben. Da jR und S beide gleich 2 sind, entstehen bei der Schaltung von F i g. 5 Schwierigkeiten ähnlich denen in F i g. 1 und 4.

DaA gleich 2 ist, werden in der Schaltung von Fig. 5 zwei Addierer 40 und 44 pro Bit benötigt. Das Ubertragssignal jedes Addierers wird dem nächsten Addierer zugeführt, der für dasselbe Bit verwendet wird. Das Summenausgangssignal der einzelnen Addierer kann nicht dem einen Eingang des nächsten für das nächste Multiplikandbit zu verwendenden Addierers zugeführt werden, denn da S gleich 2 ist, wird die Summe erst eine Phase nach dem Zeitpunkt gebildet, wenn dieses Eingangssignal nötig wäre. Daher wird das Summenausgangssignal jedes Addierers einem Eingang eines Addierers zugeführt, der zwei Bitstellen und zwei Addiererstellen vor dem die.Summe bildenden Addierer liegt. Da

nur zwei Addierer pro Bit in F i g. 5 vorhanden sind, wird das Summenausgangssignal tatsächlich dem Addierer in derselben Reihe, aber zwei Bitstellen vor dem die Summe bildenden Addierer zugeführt. Die Schaltung zur Übertragung der Multiplikandbits zum Addierer unter der Steuerung des Multiplikatorbits gleicht der in F i g. 1 gezeigten.

Wie man noch sehen wird, entstehen bei der Multiplikation in der Schaltung von F i g. 2 zwei Teilprodukte, die addiert werden müssen. Das geschieht in den Addierern 80 a und 80 b. Die Eingänge des Addierers 80 a sind die Übertragsausgangsleitung 84 & des Addierers 80 b, die Summenausgangsleitung 52 d des Addierers 40 d und die Ausgangsleitung der einphasigen Verzögerungsleitung 82 a. Den Eingang der Verzögerungseinheit 82 α bildet die Summenausgangsleitung 50 c des Addierers 44 c. Die Eingänge des Addierers 80 & sind die Übertragsausgangsleitung 84 α des Addierers 80 a, die Summenausgangsleitung 50 d des Addierers 44 d und die Ausgangsleitung der einphasigen Verzögerungseinheit 82 b. Den Eingang dieser Verzögerungseinheit bildet die Summenausgangsleitung 52 c des Addierers 40 c. Das Endprodukt wird einem nicht gezeigten Schieberegister durch die Summenausgangsleitungen 86 a und 86 b der Addierer 80 a und 80 έ zugeführt. Das niedrigste Bit des Produkts erscheint auf Leitung 86 α, das nächstniedrigste Bit auf Leitung 86 b, und die nachfolgenden Bits erscheinen abwechselnd auf den beiden Summenausgangsleitungen.

Bevor nun im einzelnen beschrieben wird, wie die Schaltung von Fi g. 5 arbeitet, soll erst erläutert werden, wie die Schaltung die Multiplikation ausführt. Gemäß Fig. 14b wird ein erstes Teilprodukt dadurch gebildet, daß jedes zweite Bit des Multiplikanden, beginnend mit dem niedrigsten Bit, mit den Bits des Multiplikators multipliziert wird. Das zweite Teilprodukt entsteht durch Multiplizieren jedes zweiten Multiplikandbits, beginnend mit dem zweitniedrigsten Bit, mit den Bits des Multiplikators. Das Endprodukt wird gebildet, indem das zweite Teilprodukt in den Addierern 80 a und SOb zum ersten Teilprodukt addiert wird. Die Erzeugung dieser beiden Teilprodukte geschieht so, daß das zweite Teilprodukt bei Ausführung der Addition richtig zum ersten Teilprodukt orientiert ist.

Die Wirkungsweise der Schaltung von Fig. 5 wird am besten verständlich, wenn man die Ausgangssignale der Addierer zu verschiedenen Phasenzeiten betrachtet, die in F i g. 14 a für das oben beschriebene Beispiel (Multiplikand und Multiplikator beide 1011) gezeigt sind. Die Übertragung der Multiplikandbits zu den Addierern unter der Steuerung der Multiplikatorbits gleicht der in Verbindung mit Fig. 1 beschriebenen. Aus den beiden letzten Spalten von Fig. 14a ist ersichtlich, daß die Summenausgangssignale zu aufeinanderfolgenden Phasenzeiten aus den Addierern 80 a, 80 & (diese Summenausgangssignale sind durch Kreise gekennzeichnet) das gewünschte Produkt 01111001, wenn das erste Summenausgangssignal des Addierers 80 a das niedrigststellige Bit ist, und für 5-Ausgangssignale 1-Bits und für S-Ausgangssignale O-Bits eingesetzt werden.

F i g. 6 zeigt ein Ausführungsbeispiel der Erfindung, das sich von dem in F i g. 5 gezeigten nur dadurch unterscheidet, daß die logischen Elemente der verwendeten Addierer eine Erholungszeit von drei statt von zwei Zeiteinheiten haben. Wenn z.B. der Addierer 44 a ein Ubertragsausgangssignal zur Phasenzeit 2 erzeugt, ist der Addierer 40 a noch nicht wieder empfangsbereit. Daher ist ein dritter Addierer 60 pro Multiplikandbit nötig. Aus demselben Grunde wird auch ein dritter Addierer 80 c zur Addition der Teilprodukte benötigt. Die Eingabe von Multiplikandbits unter der Steuerung der Multiplikatorbits auf den Leitungen 30,32, 34 und 36 gleicht der in F i g. 2 gezeigten. Das Übertragsausgangssignal

ίο jedes Addierers wird dem einen Eingang des nächsten für dasselbe Multiplikandbit zu verwendenden Addierers zugeführt, und zwar sind die Übertragsausgangsleitungen der Addierer 60 a bis 6Od durch Leitungen 66 a bis 66 d an die Eingänge der Addierer 40 a bis 40 a* angeschlossen. Ebenso werden die Übertragsausgangssignale der Addierer 80 a bis 80 c über Leitungen 84 a bis 84 c dem einen Eingang des jeweils nächstfolgenden Addierers 80 & bis 80 a zugeführt. Die Summenausgangssignale der Addierer für das höchststellige Multiplikandbit und das zweithöchststellige Multiplikandbit werden einem Eingang der Addierer zugeführt, die um zwei Addiererstellen (Reihen) und zwei Bitstellen vor dem das Summenausgangssignal erzeugenden Addierer liegen. Die Summenausgangssignale der Addierer 40 c, 44 c und 60 c für das zweitniedrigste Multiplikandbit werden über einphasige Verzögerungseinheiten 82 a bis 82 c dem einen Eingang des Addierers 80 zugeführt, der um drei Addiererstellen (Reihen) vor dem die Summe bildenden Addierer liegt. Da nur drei Addierer vorhanden sind, ist dies der Addierer in derselben Reihe wie der die Summe bildende Addieren Schließlich werden die Summenausgangssignale der Addierer für das niedrigste Multiplikandbit direkt dem Addierer 80 zugeführt, der zwei Addiererstellen (Reihen) vor dem die Summe bildenden Addierer liegt.

Die Wirkungsweise der in F i g. 6 gezeigten Schaltung gleicht der der Schaltungen nach F i g. 5 und 7 so weit, daß sie nicht besonders beschrieben zu werden braucht. Eine Übersicht für die Schaltung von F i g. 6 ähnlich der in F i g. 14 a würde zeigen, daß Summenausgangssignale auf den Leitungen 86 a bis 86 c während aufeinanderfolgender Phasenzeiten das gewünschte Produkt bilden.

F i g. 7 zeigt ein weiteres Ausführungsbeispiel der Erfindung, das sich von den in F i g. 2 und 3 gezeigten Ausführungsbeispielen dadurch unterscheidet, daß die Erholungszeit für die logischen Elemente in den Addierern gleich 4 ist. Wie zuvor sind S gleich 2 und C gleich 1. Daher sind aus den oben angedeuteten Gründen vier Addierer pro Multiplikandbit nötig und vier Addierer 80. Wie in der Schaltung nach F i g. 3 werden die Bits des Multiplikanden in vierphasigen ringförmigen Verschiebeschaltungen 10 α bis 10 d gespeichert, und vier Und-Schaltungen, die jede durch ein anderes Multiplikatorbit zu aufeinanderfolgenden Phasenzeiten erregt werden, steuern die Multiplikandbits in die Addierer. Wie zuvor ist der Übertragsausgang jedes Addierers an den nächsten zu verwendenden Addierer derselben Spalte (desselben Multiplikandbits) angeschlossen, und der Summenausgang jedes Addierers mit Ausnahme der Addierer für das zweitniedrigste und das niedrigste Multiplikandbit ist an einen Addierer angeschlossen, der um zwei Bitstellen und zwei Addiererstellen (Reihen) vor dem Addierer liegt, in dem die Summe ge-= bildet wird. Die Summenausgangssignale der Addierer für das zweitniedrigste Bit sind über einphasige

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11 12

Verzögerungseinheiten 82 α bis 82 c mit den Addie- Endprodukt wird bitweise auf der Summenausgangsrern 80 verbunden, die um drei Addiererstellen (Rei- leitung 96 des Addierers 90 gebildet, beginnend mit

hen) vor dem Addierer liegen, in dem die Summe dem niedrigsten Bit. Die den Addierern aus den

gebildet wird, und die Summenausgangssignale der Multiplikand-Ziflernverschiebeschaltungen 10a bis

Addierer für das niedrigste Bit sind an einen Ein- 5 10c zugeführten Eingangssignale stimmen mit den in

gang der Addierer 80 angeschlossen, die um zwei F i g. 4 gezeigten überein.

Addiererstellen vor dem die Summe bildenden Addie- Die Wirkungsweise der Schaltung von F i g. 8 rer liegen. Das erste Ausgangssignal der Schaltung gleicht im wesentlichen der der Schaltung von F i g. 9, entsteht auf der Summenausgangsleitung 86 c des ist aber viel einfacher. Da nachstehend die Wir-Addierers 80 c, und die darauffolgenden Ausgangs- io kungsweise der Schaltung von F i g. 9 beschrieben signale treten auf den Ausgangsleitungen 86 d, 86 a wird, wird es für unnötig gehalten, die Wirkungsbzw. 86 b auf. weise der Schaltung von F i g. 8 zu erläutern.

Die Schaltung von F i g. 7 arbeitet in sehr ahn- Die in F i g. 9 verwendeten Addierer unterscheilicher Weise wie die von F i g. 5, um das gewünschte den sich insofern von den in F i g. 8 benutzten, als Produkt zu bilden. Fig. 15 ist eine Übersicht, die 15 die Erholungszeit der logischen Elemente dort gleich die Ausgangssignale der verschiedenen Addierer und 2 ist. Daher sind aus den oben in Verbindung mit die Phasenzeiten, zu denen sie auftreten, darstellt. F i g. 1 und 5 genannten Gründen zwei Addierer pro Aus der letzten Spalte dieser Übersicht geht hervor, Multiplikandbit und zwei Addierer für jede Konsolidaß das erste Ausgangssignal der Addierer 80 zur dierungsoperation erforderlich. Aus den in Verbinersten Phasenzeit 4 auftritt. Dieses Ausgangssignal 20 dung mit F i g. 8 genannten Gründen muß das Ausliegt auf der Summenausgangsleitung 86c des Addie- gangssignal jedes Addierers einem Addierer zugerers 80 c und ist das niedrigste Bit des gewünschten führt werden, der um drei Multiplikandbitstellen vor Produkts. Während der folgenden Phasenzeiten wer- dem die Summe erzeugenden Addierer liegt. Wie bei den zunehmend höherstellige Bits des Produkts auf den vorausgegangenen Schaltungen wird das Überden Summenausgangsleitungen 86 d, 86 a, 86 b und 25 tragsausgangssignal jedes Addierers dem nächsten 86 c erzeugt, bis zur dritten Phasenzeit 2 das ganze für dasselbe Multiplikandbit zu verwendenden Addie-Produkt vorliegt. rer oder dem nächsten die Teilprodukte addierenden

Fig. 8 ist ein Ausführungsbeispiel der Erfindung Addierer zugeführt. Die Summenausgangsleitung52a mit Addierern mit einer Übertragsverzögerungszeit 1 des Addierers 40 a ist an den zweiten Eingang des und einer Rückführungszeit 1 der logischen Elemente, 30 Addierers 44 d und die Summenausgangsleitung 52 a aber mit einer Summenverzögerungszeit 3. Daher des Addierers 44 α an den zweiten Eingang des Addiehaben zu dem Zeitpunkt, wenn die Summe durch rers 40 d angeschlossen. Die Summenausgangsleitung einen Addierer erzeugt wird, die Addierer für das 52 & des Addierers 40 & ist über eine einphasige Vernächste Multiplikandbit und das diesem folgende zögerungseinheit 82 a an den zweiten Eingang des Multiplikandbit beide die Addieroperation abge- 35 Konsolidierungsaddierers 80 a und die Summenausschlossen, in der diese Summe verwendet worden gangsleitung 506 des Addierers 44 b über eine einwäre. Damit nun diese Summe dem richtigen Addie- phasige Verzögerungseinheit 826 an den zweiten rer ohne die Verwendung von Verzögerungseinheiten Eingang des Konsolidierungsaddierers 806 angezugeleitet wird, muß sie einem Addierer zugeführt schlossen. Die Summenausgangsleitung 52 c des werden, der drei Bitstellen vor dem Addierer liegt, 40 Addierers 40 c ist an den dritten Eingang des Addiein dem sie gebildet wird. Wie man noch sehen wird, rers 80 b und die Summenausgangsleitung 50 c des führt dies zur Erzeugung von drei Teilprodukten, Addierers 44 c an den dritten Eingang des Addierers die dann addiert werden müssen, um das gewünschte 80 a angeschlossen. Die Summenausgangsleitung 52 d Produkt zu erhalten. des Addierers 40 d ist über eine zweiphasige Ver-

Da R gleich 1 ist, sind in der Schaltung von F i g. 8 45 zögerungseinheit 92 & an den zweiten Eingang des die logischen Elemente jedes Addierers am Ende Addierers 90 b und die Summenausgangsleitung 50 d jeder Phasenzeit vollständig erholt, und daher ist der des Addierers 44 d über eine zweiphasige Verzöge-Addierer bereit zum Empfang von Eingangssignalen rungseinheit92a an den zweiten Eingang des Addiezu Beginn jeder Phasenzeit. Es ist daher nur ein rers 90 a angeschlossen. Den dritten Eingang des einziger Addierer 40 pro Multiplikandbit erforder- 50 Addierers 90 b bildet die Summenausgangsleitung 86 a lieh. Da es drei Teilprodukte gibt, die addiert wer- des Addierers 80 a und den dritten Eingang des den müssen, sind drei Addierer 80 und 90 nötig. Die Addierers 90 a die Summenausgangsleitung 86 b des Übertragsausgangsleitung jedes Addierers einschließ- Addierers 80 b. Das erste Ausgangssignal der Schallich der Addierer 80 und 90 ist als ein Eingang an tung erscheint auf der Summenausgangsleitung 966 denselben Addierer angeschlossen. Die Summenaus- 55 des Addierers 90 b, und das zweite Ausgangssignal gangsleitung 52 α des Addierers 40 α ist an einen Ein- der Schaltung erscheint auf der Summenausgangsgang des Addierers 40d angeschlossen, d.h. des leitung 96α des Addierers 90a. Aufeinanderfolgende Addierers, der drei Bitstellen vor ihm liegt. Die Ausgangssignale der Schaltung erscheinen abwech-Summenausgangsleitung 52b des Addierers 406 ist selnd auf diesen beiden Summenausgangsleitungen, über eine einphasige Verzögerungseinheit 82 als zwei- 60 Das Anlegen der Multiplikandbits an die Addierer ter Eingang an den Addierer 80 angeschlossen. Die unter der Steuerung der Multiplikatorbits geschieht Summenausgangsleitung 52c des Addierers 40c ist in derselben Weise wie in Fig. 1.
als dritter Eingang an den Addierer 80 angeschlos- Bevor nun die Wirkungsweise der Schaltung von sen. Die Summenausgangsleitung52α* des Addierers Fig. 9 beschrieben wird, sei auf Fig. 16b verwie-40 d ist über eine zweiphasige Verzögerungseinheit 92 65 sen, die zeigt, wie in den Schaltungen von F i g. 8 .als zweiter Eingang an den Addierer 90 angeschlos- bis 10 und lla und 11b die Multiplikation durchsen. Den letzten Eingang zum Addierer 90 bildet die geführt wird. Wie oben wird der Multiplikand 1011 Summenausgangsleitung 86 des Addierers 80. Das mit dem Multiplikator 1011 multipliziert. Ein erstes

Teilprodukt entsteht durch Multiplizieren des niedrigsten Bits und des höchsten Bits des Multiplikanden mit dem Multiplikator. Ein zweites Teilprodukt entsteht durch Multiplizieren des zweitniedrigsten Bits und jedes dritten darauffolgenden Bits mit dem Multiplikator (in diesem Falle nur des zweitniedrigsten Bits). Dieses zweite Teilprodukt wird eine Stelle nach links verschoben und zum ersten Teilprodukt addiert. Ein drittes Teilprodukt entsteht durch Multiplizieren des drittniedrigsten Bits und jedes dritten darauffolgenden Bits mit den Bits des Multiplikators (bei dem hier gewählten Beispiel handelt es sich wiederum um die Multiplikation nur eines Bits des Multiplikanden). Das dritte Teilprodukt wird zwei Stellen nach links verschoben und zum Ergebnis der ersten Konsolidierung addiert, um das Endprodukt zu erhalten.

In Fig. 16a sind die Ausgangssignale für die verschiedenen Addierer bei Ausführung der Multiplikation von 1011-1011 und die Phasenzeiten, zu denen diese Ausgangssignale auftreten, dargestellt. Aus der zweitletzten Spalte dieser Übersicht geht hervor, daß zur vierten Phasenzeit 2 der Addierer 90 b ein Summenausgangssignal auf Leitung 96 b erzeugt. Während nachfolgender Phasenzeiten werden abwechselnd Ausgangssignale von den Addierern 90 a und 90 b erzeugt, bis das gewünschte Produkt gebildet ist. Wie zuvor erhält man das richtige Produkt 01111001, wenn diese Ausgangssignale so aneinandergereiht werden, daß das niedrigste Bit das erste Ausgangssignal auf Leitung 96 & ist, und wenn an die Stelle der Summenausgangssignale (5) Einsen und der Nicht-Summenausgangssignale (S) Nullen eingesetzt werden.

Die Fig. 10 und 11a und 11b zeigen Schaltungen, die der in F i g. 9 ähneln. Der einzige Unterschied besteht darin, daß in Fig. 10 die Erholungszeit R für die logischen Elemente in den Addierern drei und in Fig. 11a und lib R vier Zeiteinheiten ist. Die Verlängerung der Erholungszeit für die logischen Elemente hat eine jetzt vorhersagbare Erhöhung in der Zahl der Addierer pro Multiplikandbit und in der Zahl der Addierer zur Addition der Teilprodukte zur Folge. Die Wirkungsweise der in den F i g. 10 und 11a und 11b gezeigten Schaltungen läßt sich leicht von der Wirkungsweise der in F i g. 9 gezeigten Schaltung ableiten und wird daher nicht näher erläutert.

Als letztes Beispiel für die Art und Weise, in der die Addierer für zunehmende Werte von R und S untereinander verbunden sind, zeigt F i g. 12 eine Multiplikationsschaltung mit Addierern, die ein Summensignal in vier Phasen, ein Übertragssignal in einer Phase erzeugen und logische Elemente mit einer Erholungszeit R gleich 4 enthalten. Wie zu erwarten ist, erfordert diese Schaltung vier Addierer pro Multiplikandbit und dreimal vier Addierer zur Addition der Teilprodukte. Ebenso wird das Summensignal jedes Addierers dem einen Eingang eines Addierers zugeführt, der vier Multiplikandbitstellen und vier Addiererstellen vor dem die Summe erzeugenden Addierer liegt. Wie bei den Schaltungen von Fig. 10 und 11a und 11b läßt sich die Wirkungsweise dieser Schaltung von der der vorher beschriebenen Schaltungen ableiten und wird aus diesem Grunde nicht beschrieben.

In allen Schaltungen, die in den Fig. 1 bis 10, 11a und 11b und 12 a bis 12 c gezeigt sind, ist C, die Zeit, die die Addierer zum Erzeugen eines Übertragsausgangssignals benötigen, stets gleich einer Phase gewesen. Es können zwar optimale Schaltungen für verschiedene Werte von C konstruiert werden, aber es ist nicht möglich, Verzögerungen bei Anwendung der genauen Lehren der Erfindung auszuschließen, wenn R und S nicht ganzzahlige Vielfache von C sind. Wenn daher in den vorstehenden Beispielen C gleich einer Phase gesetzt worden ist,

ίο bedeutet das lediglich, daß die zum Erzeugen eines Übertragssignals nötige Zeit als Bezugszeit dient und natürlich beliebig viele Millisekunden, Nanosekunden, Mikrosekunden usw. betragen kann.

Aus den in Fig. 1 bis 10, 11a und 11b und 12a bis 12 c gezeigten Beispielen lassen sich mehrere Schlüsse ziehen. Erstens sieht man, daß, wenn C gleich eine Phase und S gleich einem Vielfachen von C sind, die Zahl der Addierer, die pro Multiplikandbit für eine optimale Multipliziereinrichtung benötigt wird, gleich R der Erholungszeit der logischen Elemente im Addierer ist. Zweitens wird, wenn C gleich eine Phase und R gleich einem ganzzahligen Vielfachen von C ist, das Summenausgangssignal eines gegebenen Addierers einem Addierer zugeführt, der S Multiplikandbitstellen und S Addiererstellen vor dem die Summe erzeugenden Addierer liegt, wo durch S Teilprodukte erzeugt werden. Es sind dann (S — 1) Addierer nötig, um die S Teilprodukte zu addieren. Aus den beiden vorstehenden Beobachtungen ergibt sich ein Algorithmus, der angewendet werden kann, um die schnellstmögliche Multiplizierschaltung unter Verwendung von Addierern mit beliebigem R und S zu konstruieren.

Zwar können beliebige Addierer, Ziffernverschiebeschaltungen, Und-Schaltungen und Oder-Schaltungen mit den angegebenen Eigenschaften in den Schaltungen von Fig. 1 bis 10, 11a und 11b und 12a bis 12 c verwendet werden, aber Beispiele für solche Schaltungen mit den gewünschten Eigenschaften sind in Fig. 17 bis 19 gezeigt und werden nachstehend beschrieben. Diese Schaltungen verwenden logische Majoritätselemente.

F i g. 17 zeigt eine vierphasige Verschiebeschaltung mit Majoritätslogik. Das erste Element in dieser Schaltung ist eine logische Majoritätsschaltung 100 mit drei Eingängen. Das Ausgangssignal dieser Schaltung 10 erscheint eine Phasenzeit nach ihrem Eingangssignal und entspricht den Eingangssignalen, die einer Majorität, d. h. mindestens zwei der Eingangsleitungen der Schaltung zugeführt werden.

Ein Bit wird in die Schaltung von F i g. 17 über die Eingangsleitung 102 zu der logischen Majoritätsschaltung 100 eingelesen. Beim Einlesen von Information in die Schaltung erscheint ein 1-Bit auf der Steuerleitung 104. Ein dritter Eingang für die Schaltung 100 ist die Rückkopplungsleitung 106. Wenn Information, die in der Ziffernverschiebeschaltung gespeichert ist, gelöscht werden soll, wird ein O-Bit gleichzeitig mit dem Anlegen eines Rückkopplungssignals an die Leitung 106 auf die Steuerleitung 104 gegeben. Wenn das Bit in der Ziffernverschiebeschaltung im Umlauf gehalten werden soll, wird ein 1-Bit der Steuerleitung 104 und gleichzeitig ein Rückkopplungssignal der Leitung 106 zugeführt.

Die Ausgangsleitung 108 der logischen Majoritätsschaltung 100 ist an den Eingang der einphasigen Verzögerungseinheit 110 angeschlossen. Ein Eingangssignal wird der Verzögerungseinheit 110 zur

Phasenzeit X (s. Fi g. 17 oben) zugeführt, und ein Ausgangssignal erzeugt diese Verzögerungseinheit auf Leitung 112 zur Phasenzeit X+ 1. Die Leitung 112 ist an den Eingang der einphasigen Verzögerungseinheitll4 angeschlossen. Ein Eingangssignal wird der Verzögerungseinheit 114 zur Zeit X + 1 zugeführt, und sie erzeugt ein Ausgangssignal auf Leitung 116 zur Phasenzeit X + 2. Die Leitung 116 ist an den Eingang der einphasigen Verzögerungseinheit 118 angeschlossen. Ein Eingangssignal wird der Verzögerungseinheit 118 zur Phasenzeit X + 2 zugeführt, und sie erzeugt ein Ausgangssignal auf der Rückkopplungsleitung 106 zur Phasenzeit X + 3. Signale auf den Leitungen 108, 112, 116 bzw. 106 können über Anschlüsse 120 bis 123 abgeführt werden.

Wenn man den Rückkopplungsteil der Leitung 106 wegläßt, erhält man ein Schieberegister, wie z. B. die Schieberegister28a bis 28d in Fig. 1. Eine dreiphasige Ziffernverschiebeschaltung, wie z.B. die in F i g. 2 gezeigte, erhält man dadurch, daß man die ao Verzögerungseinheit 118 wegläßt und das Signal auf Leitung 116 statt des Signals auf Leitung 106 rückkoppelt. Ebenso erhält man eine zweiphasige Ziffernverschiebeschaltung, wie z.B. die ZiffernverschiebeschaltungenlOa bis 10*2 in Fig. 1, indem man die Verzögerungseinheiten 114 und 118 wegläßt und das Signal auf Leitung 112 statt des Signals auf Leitung 106 rückkoppelt. Eine einphasige Ziffernverschiebeschaltung, wie z.B. die in Fig. 4 gezeigte, erhält man schließlich, indem man die Verzögerungseinheften 116, 114 und 118 wegläßt und das Signal auf Leitung 108 statt des Signals auf Leitung 106 rückkoppelt.

Fig. 18 zeigt einen Addierer, der einen Übertrag in einer Phase und eine Summe in drei Phasen bildet. Dieser Addierer eignet sich zur Verwendung in den Schaltungen der Fig. 8 bis 10 und 11a und 11b. Außerdem stellt Fig. 18 die Ausdrücke für die Summe und den Übertrag nach dem Majoritätsprinzip dar. Aus F i g. 18 ist zu entnehmen, daß das j4-Eingangssignal auf Leitung 130 zur Phasenzeit X—l (s. Fig. 18 links) einem Eingang der einphasigen Verzögerungseinheit 132, einem Eingang der logischen Majoritätsschaltung 134 und der Umkehrschaltung 136 zugeführt wird. Durch die Umkehrschaltung 136 wird ebenfalls eine Verzögerung um eine Phase bewirkt. Die B-Eingangsleitung 138 ist als zweiter Eingang an die logische Majoritätsschaltung 134 und als Eingang an die einphasige Verzögerungseinheit 140 angeschlossen. Die C-Eingangsleitung 142 führt zum dritten Eingang der logischen Majoritätsschaltung 134 und zum Eingang der einphasigen Verzögerungseinheit 144. Zur Phasenzeit X erzeugt die Verzögerungseinheit 132 ein Ausgangssignal auf Leitung 146, das dem Eingang der Verzögerungseinheit 148 zugeführt wird. Zur selben Phasenzeit erzeugen die Umkehrschaltung 136, die Verzögerungseinheit 140 und die Verzögerungseinheit 144 Ausgangssignale auf den Leitungen 150, 151 bzw. 152, und diese Ausgangssignale werden den drei Eingängen der logischen Majoritätsschaltung 154 zugeführt. Schließlich erzeugt zur Phasenzeit X die logische Majoritätsschaltung 134 ein Ausgangssignal auf Leitung 156, das das Übertragsausgangssignal der Schaltung ist und ebenfalls dem Eingang der Umkehrschaltung 158 zugeführt wird. Zur Phasenzeit X +1 erzeugen die Verzögerungseinheit 148, die Umkehrschaltung 158 und die logische Majoritätsschaltung Ausgangssignale auf den Leitungen 160, 161 bzw. 162, und diese Ausgangssignale werden den drei Eingängen der logischen Majoritätsschaltung 164 zugeführt. Zur Phasenzeit X + 2 erzeugt die logische Majoritätsschaltung 164 ein Ausgangssignal auf Leitung 166, das das Summenausgangssignal der Schaltung ist.

Fig. 19 zeigt einen Addierer mit Majoritätslogik, der einen Übertrag in einer Phasenzeit und eine Summe in zwei Phasenzeiten bildet. Diese Schaltung ist zur Verwendung in den in F i g. 4 bis 7 gezeigten Ausführangsbeispielen der Erfindung geeignet.

In der Schaltung von Fig. 19 wird zur Phasenzeit X~l (s. Fig. 19 links) ein Signal über die A-Emgangsleitung 130 dem einen Eingang der logischen Majoritätsschaltung 170, dem einen Eingang der Majoritätsschaltung 172 und dem Eingang der einphasigen Verzögerangseinheit 174 zugeführt. Die logische Majoritätsschaltung 170 erzeugt ein Ausgangssignal, das dieselbe Polarität wie die Mehrheit der Eingangssignale hat. Die logische Majoritätsschaltung 172 erzeugt ein Ausgangssignal, dessen Polarität der Polarität der Mehrheit der Eingangssignale entgegengesetzt ist. Zur Phasenzeit X erzeugt die logische Majoritätsschaltung 170 ein Ausgangssignal auf Leitung 176, das das Übertragsausgangssignal der Schaltung ist und außerdem dem einen Eingang der logischen Majoritätsschaltung 178 zugeführt wird. Zur selben Phasenzeit erzeugen die logische Majoritätsschaltung 172 und die Verzögerangseinheit 174 Ausgangssignale auf den Leitungen 180 bzw. 182, die den anderen beiden Eingängen der logischen Majoritätsschaltung 178 zugeführt werden. Die logische Majoritätsschaltung 178 erzeugt ein Ausgangssignal, dessen Polarität der Polarität der Mehrheit der Eingangssignale entgegengesetzt ist. Zur Phasenzeit X -t-1 erzeugt die logische Majoritätsschaltung 178 ein Ausgangssignal auf Leitung 184, das das Summenausgangssignal der Schaltung ist.

Da die logischen Majoritätsschaltungen M₁ und M₂ in den F i g. 17 bis 19 bereits bekannt sind und nicht in den Rahmen der Erfindung fallen, werden sie hier nicht beschrieben. Es sei über diese Schaltungen lediglich gesagt, daß sie im Gegensatz zu gewöhnlichen Transistorschaltungen bilaterale Vorrichtungen sind, deren Eingangs- und Ausgangssignale austauschbar verwendet werden können. Daher müssen zwischen den Eingängen und den Ausgängen besondere Isolierverfahren angewendet werden. Zweckmäßigerweise werden zur Signaltrennung und zur Erzeugung eines einseitig gerichteten Informationsflusses in diesen Schaltungen die aufeinanderfolgenden Phasen einer Periode der Stromquelle verwendet, um die Schaltungen nacheinander zu erregen. Daher kann je nach der Zahl der Phasen, in die die Wechselstromperiode unterteilt ist, das R dieser Schaltungen gleich 1, 2, 3, 4 usw. sein. Diese logische Majoritätsschaltungen eignen sich daher zur Verwendung in jedem der in Fig. 1 bis 10, 11a und 11b und 12a bis 12c gezeigten Addierer.

Claims

Patentansprüche:

1. Multiplikationsschaltung, in der nacheinander Teilprodukte von der Größe des Multiplikanden addiert werden, wenn das jeweilige Multiplikatorbit 1 ist, dadurch gekennzeichnet, daß Addierer verwendet werden, deren Summen-

bildungszeit S und deren Erholungszeit R ganzzahlige Vielfache der Übertragsbildungszeit sind, daß wenigstens R oder S größer als C ist, daß jedem Multiplikandbit RlC Addierer zugeordnet sind, denen zyklisch aufeinanderfolgend der Multiplikand zugeführt wird, so daß die Erholungszeit der Addierer nicht abgewartet werden muß, daß die Übertragssignale jedes Addierers jeweils dem nachfolgend anzuschaltenden Addierer für das gleiche Multiplikandbit zügeführt wird, und daß der Summenausgang jedes Addierers mit dem Eingang des Addierers verbunden ist, dem die Eingangssignale nach SIC Zeiteinheiten zugeführt werden und der der SIC Bitstellen niedriger liegenden Multiplikandbitstelle zugeordnet ist, und daß das Produkt aus den Summensignalen der Addierschaltungen gebildet wird, die einer so niedrigen Multiplikandbitstelle zugeordnet sind, daß nach den obengenannten Regeln die Weiterleitung ihres Summenausgangssignals zu einem einer niedrigeren Multi-

plikandbitstelle zugeordneten Addierer nicht mehr möglich ist.

2. Multiplikationsschaltung nach Anspruch 1, in welcher Addierer verwendet werden, bei denen das Verhältnis SIC1 ist, dadurch gekennzeichnet, daß die Bits für das Endergebnis direkt von den Summenausgängen an der niedrigsten Multiplikandbitstelle zugeordneten Addierer abgenommen wird.

3. Multiplikationsschaltung nach Anspruch 1, in der Addierer verwendet werden, deren Summenerzeugungszeit S größer ist als die Übertragserzeugungszeit C, dadurch gekennzeichnet, daß die Summenausgangssignale der Addierer, die Multiplikandbitstellen zugeordnet sind, die derart niedrig liegen, daß die Summenausgänge keinem weiteren Addierer zugeführt werden können, nach Zeitverzögerung in Addierern derart zusammengefaßt werden, daß die Summenausgangssignale dieser Addierer die Produktbits ergeben.

Hierzu 7 Blatt Zeichnungen