DE112021005295T5 - Verfahren, vorrichtungen und systeme für hochgeschwindigkeitstransaktionen mit nichtflüchtigem speicher auf einem double-data-rate-speicherbus - Google Patents

Verfahren, vorrichtungen und systeme für hochgeschwindigkeitstransaktionen mit nichtflüchtigem speicher auf einem double-data-rate-speicherbus Download PDF

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Morgan Whately
Stephan Rosner
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5474313B2 (ja) 2008-04-25 2014-04-16 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びその制御方法
WO2011130007A1 (en) * 2010-04-14 2011-10-20 Rambus Inc. Levelization of memory interface for communicating with multiple memory devices
US20140325105A1 (en) * 2013-04-26 2014-10-30 Advanced Micro Devices, Inc. Memory system components for split channel architecture
US20160378366A1 (en) 2015-06-24 2016-12-29 Intel Corporation Internal consecutive row access for long burst length
US10061645B2 (en) 2015-06-30 2018-08-28 Qualcomm Incorporated Memory array and link error correction in a low power memory sub-system
US10534540B2 (en) * 2016-06-06 2020-01-14 Micron Technology, Inc. Memory protocol
US10810144B2 (en) 2016-06-08 2020-10-20 Samsung Electronics Co., Ltd. System and method for operating a DRR-compatible asynchronous memory module
US10621096B2 (en) * 2016-09-08 2020-04-14 Seagate Technology Llc Read ahead management in a multi-stream workload
WO2018081746A1 (en) 2016-10-31 2018-05-03 Intel Corporation Applying chip select for memory device identification and power management control
WO2018232736A1 (zh) 2017-06-23 2018-12-27 华为技术有限公司 内存访问技术及计算机系统
US10541042B2 (en) 2018-04-23 2020-01-21 Microsoft Technology Licensing, Llc Level-crossing memory trace inspection queries
US10692560B2 (en) * 2018-06-06 2020-06-23 Intel Corporation Periodic calibrations during memory device self refresh
TWI727449B (zh) 2018-10-17 2021-05-11 旺宏電子股份有限公司 非循序頁面連續讀取
US11249678B2 (en) * 2019-07-26 2022-02-15 Qualcomm Incorporated Serial memory device single-bit or plurality-bit serial I/O mode selection
US11030128B2 (en) * 2019-08-05 2021-06-08 Cypress Semiconductor Corporation Multi-ported nonvolatile memory device with bank allocation and related systems and methods
US11385829B2 (en) * 2019-08-05 2022-07-12 Cypress Semiconductor Corporation Memory controller for non-interfering accesses to nonvolatile memory by different masters, and related systems and methods

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