DE112019002348T5 - Programmierbare empfänger mit einem delta-sigma-modulator - Google Patents

Programmierbare empfänger mit einem delta-sigma-modulator Download PDF

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Rahim Bagheri
Saeed Pourbagheri
Mohammad Mehrjoo
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Abstract

Verschiedene Ausführungsformen betreffen einen Analog-Digital-Wandler (ADC). Der ADC kann einen ersten Kanal einschließlich eines ersten Delta-Sigma-Schleifenfilters und einen zweiten Kanal einschließlich eines zweiten Delta-Sigma-Schleifenfilters einschließen. Sowohl der erste Delta-Sigma-Schleifenfilter als auch der zweite Delta-Sigma-Schleifenfilter können einen ersten Integrator und einen Quantisierer mit einem Eingang, der mit einem Ausgang des ersten Integrators gekoppelt ist, einschließen. Jeder von dem ersten Delta-Sigma-Schleifenfilter und dem zweiten Delta-Sigma-Schleifenfilter kann auch einen ersten Summierknoten mit einem Ausgang, der mit einem Eingang des ersten Integrators gekoppelt ist, und einen Vorwärtskopplungspfad von einem Eingang des Delta-Sigma-Schleifenfilters zu einem ersten Eingang des ersten Summierknotens, einschließen. Ferner kann sowohl der erste Delta-Sigma-Schleifenfilter als auch der zweite Delta-Sigma-Schleifenfilter einen ersten Rückkopplungspfad von einem Ausgang des Quantisierers zu einem zweiten Eingang des ersten Summierknotens einschließen.

Description

  • PRIORITÄTSANSPRUCH
  • Diese Anmeldung beansprucht die Priorität gemäß der vorläufigen US-Patentanmeldung Nr. 62/669,131 , eingereicht am 9. Mai 2018, unter 35 U.S.C. §119(e) für „DELTA-SIGMA LOOP FILTER WITH INPUT FEEDFORWARD AND RELATED SYSTEMS, METHODS AND DEVICES“ und beansprucht die Priorität des Anmeldedatums der anhängigen US-Patentanmeldung Serien-Nr. 16/176,714, eingereicht am 31. Oktober 2018, für „PROGRAMMABLE RECEIVERS INCLUDING A DELTA-SIGMA MODULATOR“ anhängig, die auch die Priorität der vorläufigen U.S.-Patentanmeldung Serien-Nr. 62/669,131 beansprucht, deren Inhalte und Offenbarung jeweils hiermit in ihrer Gesamtheit durch Bezugnahme aufgenommen sind.
  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung bezieht sich allgemein auf programmierbare Empfänger und genauer auf programmierbare Empfänger, die einen Delta-Sigma-Modulator einschließen.
  • STAND DER TECHNIK
  • Analog-Digital-Wandler (ADCs) können in drahtloser Kommunikation verwendet werden, um ein analoges Hochfrequenzsignal (HF-Signal) in ein digitales Signal umzuwandeln. Ein ADC kann ein HF-Front-End einschließen, das HF-Filter einschließt, die unerwünschte Frequenzen zurückweisen und durch gewünschte Frequenzen (d. h. das „Pass-Band“) hindurchgehen und im Allgemeinen Kompatibilität mit einem oder mehreren Kommunikationsprotokollen (z.B., Bluetooth, Bluetooth Low Energy (BLE), Wireless, Near Field Communication (NFC) usw.) ermöglichen.
  • Delta-Sigma-Modulation ist eine Technik zum Codieren eines analogen Signals (wie beispielsweise analoger HF-Signale) in ein digitales Signal. Im Gegensatz zu Quantisierern, die in herkömmlichen ADCs verwendet werden, die den Absolutwert eines Signals codieren (was Quantisierungsfehlerrauschen in ein codiertes digitales Signal einführt), codiert Delta-Sigma-Modulation die Änderung des Signals (d. h. sein Delta). Beispielsweise kann ein herkömmlicher Delta-Sigma-ADC ein analoges Signal unter Verwendung von hochfrequenter Delta-Sigma-Modulation codieren und dann einen Filter anwenden, um eine höher auflösende, aber niedriger abtastfrequente digitale Ausgabe zu bilden. Delta-Sigma-Modulation ist besonders nützlich für Kommunikationssysteme, da sie eine höhere Übertragungseffizienz erreichen kann, indem nur die Werteänderungen zwischen aufeinander folgenden Abtastwerten übertragen werden und nicht die tatsächlichen Abtastwerte.
  • Figurenliste
  • Während diese Offenbarung mit Ansprüchen endet, die bestimmte Ausführungsformen besonders hervorheben und deutlich beanspruchen, können verschiedene Merkmale und Vorteile von Ausführungsformen innerhalb des Umfangs dieser Offenbarung leichter aus der folgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen ermittelt werden, in denen:
    • 1A einen beispielhaften Rückkopplungs-Delta-Sigma-Schleifenfilter 2. Ordnung zeigt;
    • 1B einen beispielhaften Vorwärtskopplungs-Delta-Sigma-Schleifenfilter 2. Ordnung zeigt;
    • 1C einen beispielhaften verbesserten Vorwärtskopplungs-Delta-Sigma-Schleifenfilter 2. Ordnung zeigt;
    • 2 ein Blockdiagramm ist, das einen beispielhaften Delta-Sigma-Analog-Digital-Wandler (ADC) gemäß verschiedenen Ausführungsformen der Offenbarung veranschaulicht;
    • 3 einen beispielhaften Delta-Sigma-Schleifenfilter 2. Ordnung gemäß einer oder mehreren Ausführungsformen der Offenbarung zeigt;
    • 4 einen beispielhaften Delta-Sigma-Schleifenfilter 3. Ordnung zeigt, gemäß verschiedenen Ausführungsformen der Offenbarung;
    • 5 einen beispielhaften Delta-Sigma-Schleifenfilter zeigt, der phasengleiche und Quadratur-Kanäle und Kreuzkopplungspfade einschließt, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 6A einen beispielhaften Delta-Sigma-Schleifenfilter 2. Ordnung zeigt, der phasengleiche und Quadratur-Kanäle einschließt, gemäß verschiedenen Ausführungsformen der Offenbarung;
    • 6B ein weiteres Beispiel eines Delta-Sigma-Schleifenfilters 2. Ordnung veranschaulicht, der phasengleiche und Quadraturkanäle einschließt, gemäß verschiedenen Ausführungsformen der Offenbarung;
    • 7 eine Vielzahl von Diagrammen zeigt, die Orte von Nullen für Feedback-Null-Optimierung und Quadratur-Null-Optimierung zeigen;
    • 8 einen beispielhaften programmierbaren Delta-Sigma-Schleifenfilter 2. Ordnung veranschaulicht, der phasengleiche und Quadraturkanäle einschließt, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung;
    • 9 noch einen weiteren beispielhaften programmierbaren Delta-Sigma-Schleifenfilter 2. Ordnung zeigt, der phasengleiche und Quadraturkanäle einschließt, gemäß verschiedenen Ausführungsformen der Offenbarung;
    • 10 ein beispielhaftes Schaltkondensatornetzwerk zeigt, gemäß einer oder mehreren Ausführungsformen der Offenbarung.
    • 11A eine beispielhafte Vorrichtung mit einem programmierbaren Empfänger veranschaulicht, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung;
    • 11B eine andere beispielhafte Vorrichtung zeigt, die einen programmierbaren Empfänger einschließt, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung;
    • 12 ein System-on-Chip der obersten Ebene zeigt; und
    • 13 ein beispielhaftes System-on-Chip der obersten Ebene zeigt, das einen Delta-Sigma-Analog-Digital-Wandler gemäß verschiedenen Ausführungsformen der Offenbarung einschließt.
  • ART(EN) DER AUSFÜHRUNG DER ERFINDUNG
  • Verschiedene hierin offenbarte Ausführungsformen beziehen sich auf programmierbare Empfänger. Insbesondere können sich einige Ausführungsformen auf Empfänger beziehen, die einen programmierbaren Modulator einschließen, der mindestens einen Delta-Sigma-Schleifenfilter einschließt. In diesen Ausführungsformen kann der Empfänger konfigurierbar sein, um zwischen einem Null-Zwischenfrequenz-Betrieb (Null-ZF-Betrieb) und einem Niedrig-Zwischenfrequenz-Betrieb (Niedrig-ZF-Betrieb) umzuschalten. Ferner kann, in mindestens einer Ausführungsform, eine Bandbreitenmittenfrequenz eines Modulators über einen oder mehrere Koeffizienten eines oder mehrerer Kopplungspfade eines Delta-Sigma-Schleifenfilters programmiert werden, was ermöglichen kann, eine Mittenfrequenz des Modulators anzupassen (z.B., von Null auf eine Zwischenfrequenz). Ferner können einige Ausführungsformen eine Auswahleinheit (z.B., eine konfigurierbare Zustandsmaschine, ein Switched-Capacitor-Netzwerk und/oder Logik) einschließen, die konfiguriert sein kann, um einen oder mehrere Programmierpegel für einen Empfänger einschließlich eines Delta-Sigma-Modulators einzustellen. Darüber hinaus beziehen sich einige Ausführungsformen auf einen programmierbaren Empfänger, wobei phasengleiche und Quadraturkanäle des Empfängers ausgetauscht werden können (z.B., vor dem Empfang von phasengleichen und Quadratursignalen an einem ADC). Ferner kann in einigen Ausführungsformen eine Frequenz eines lokalen Oszillator-Signals (LO-Signals), das an einem Empfänger empfangen wird, angepasst werden.
  • In der folgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Offenbarung ausgeführt werden kann. Diese Ausführungsformen werden ausreichend detailliert beschrieben, um es einem Durchschnittsfachmann zu ermöglichen, die Offenbarung auszuführen. Es versteht sich jedoch, dass die detaillierte Beschreibung und die spezifischen Beispiele, während sie Beispiele von Ausführungsformen der Offenbarung angeben, nur zur Veranschaulichung und nicht zur Einschränkung gegeben sind. Aus dieser Offenbarung können im Rahmen der Offenbarung verschiedene Ersetzungen, Modifikationen, Hinzufügungen, Umstellungen oder Kombinationen davon vorgenommen werden, die für einen Durchschnittsfachmann offensichtlich sind.
  • Gemäß der üblichen Praxis sind die verschiedenen in den Zeichnungen dargestellten Merkmale gegebenenfalls nicht maßstabsgetreu gezeichnet. Die hierin dargestellten Veranschaulichungen sollen keine tatsächlichen Ansichten einer bestimmten Vorrichtung (z. B. Vorrichtung, System usw.) oder eines bestimmten Verfahrens sein, sondern sind lediglich Darstellungen, die zur Beschreibung verschiedener Ausführungsformen der Offenbarung verwendet werden. Dementsprechend können die Abmessungen der verschiedenen Merkmale der Übersichtlichkeit halber beliebig erweitert oder reduziert werden. Außerdem können einige der Zeichnungen der Übersichtlichkeit halber vereinfacht sein. Somit zeigen die Zeichnungen möglicherweise nicht alle Komponenten einer gegebenen Vorrichtung oder alle Vorgänge eines bestimmten Verfahrens.
  • Hierin beschriebene Informationen und Signale können unter Verwendung verschiedener unterschiedlicher Technologien und Techniken dargestellt werden. Zum Beispiel können Daten, Anweisungen, Befehle, Informationen, Signale, Bits, Symbole und Chips, auf die in der Beschreibung Bezug genommen werden kann, durch Spannungen, Ströme, elektromagnetische Wellen, Magnetfelder oder -partikel, optische Felder oder Partikel oder eine beliebige Kombination davon dargestellt werden. Einige Zeichnungen können Signale zur Übersichtlichkeit der Darstellung und Beschreibung als ein einzelnes Signal veranschaulichen. Es sollte für einen Durchschnittsfachmann ersichtlich sein, dass das Signal einen Bus von Signalen darstellen kann, wobei der Bus eine Vielfalt von Bitbreiten aufweisen kann und die Offenbarung auf einer beliebigen Anzahl von Datensignalen, einschließlich eines einzelnen Datensignals, implementiert werden kann.
  • Es versteht sich, dass jede Bezugnahme auf ein Element in diesem Dokument unter Verwendung einer Bezeichnung wie „erste/r/s“, „zweite/r/s“ usw. die Menge oder Reihenfolge dieser Elemente nicht einschränkt, es sei denn, eine solche Einschränkung wird ausdrücklich angegeben. Vielmehr werden diese Bezeichnungen hierin als ein zweckmäßiges Verfahren zum Unterscheiden zwischen zwei oder mehr Elementen oder Instanzen eines Elements verwendet. Ein Verweis auf ein erstes und zweites Element bedeutet also nicht, dass nur zwei Elemente eingesetzt werden dürfen oder dass das erste Element dem zweiten Element in irgendeiner Weise vorhergehen muss. Ebenso kann ein Satz von Elementen, sofern nicht anders angegeben, ein oder mehrere Elemente umfassen. Ebenso können manchmal Elemente, auf die in der Singularform Bezug genommen wird, auch eine oder mehrere Instanzen des Elements einschließen.
  • Wie hierin verwendet, bezieht sich „Schleifenfilter N-ter Ordnung“ auf die Anzahl von Integratorstufen in einem Schleifenfilter, zum Beispiel bezieht sich Delta-Sigma-Schleifenfilter „1. Ordnung“, „2. Ordnung“ und „3. Ordnung“ auf einen Delta-Sigma-Schleifenfilter, der eine einzelne Integratorstufe, zwei Integratorstufen bzw. drei Integratorstufen aufweist.
  • Beispiele für Delta-Sigma-Schleifenfilter, die in herkömmlichen ADCs verwendet werden, schließen einen Rückkopplungs-Delta-Sigma-Schleifenfilter, einen Vorwärtskopplungs-Delta-Sigma-Schleifenfilter und einen sogenannten verbesserten Vorwärtskopplungs-Delta- Sigma- S chleifenfilter ein.
  • 1A zeigt einen herkömmlichen Rückkopplungs-Delta-Sigma-Schleifenfilter 2. Ordnung 100. Der Schleifenfilter 100 ist konfiguriert, um ein Eingangssignal 101 an einem ersten Summierknoten 102 zu empfangen, wobei ein Rückkopplungssignal 103 eines ersten Rückkopplungspfads 104 von dem Eingangssignal 101 subtrahiert wird. Das Rückkopplungssignal 103 ist ein Ausgangssignal eines primär rückgekoppelten Digital-Analog-Wandlers (DAC) 106, der eine Referenzspannung basierend auf einer „low“-oder „high“ -Ausgabe eines Quantisierers 108 ausgibt. Ein vom ersten Summierknoten 102 zugeführtes Ausgangssignal wird einem Eingang eines ersten Schleifenintegrators 110 zugeführt. Ein Ausgangssignal des ersten Schleifenintegrators 110 wird einem Summierknoten 112 zugeführt, wo ein Rückkopplungssignal 113 eines zweiten Rückkopplungspfads 116 von dem Ausgangssignal des ersten Schleifenintegrators 110 subtrahiert wird. Das Rückkopplungssignal 113 ist ein Ausgangssignal eines sekundären Rückkopplungs-DAC 118, das eine Referenzspannung basierend auf der Ausgabe des Quantisierers 108 ausgibt. Ein Ausgangssignal des zweiten Summierknotens 112 wird einem zweiten Schleifenintegrator 114 und ein Ausgangssignal des zweiten Schleifenintegrators 114 dem Quantisierer 108 zugeführt. Sowohl das Rückkopplungssignal 103 als auch das Rückkopplungssignal 113 werden an einem Eingang des ersten Summierknotens 102 bzw. einem Eingang des zweiten Summierknotens 112 (z.B., durch Verstärkungsstufen 120 und 122) verstärkt. Ein Nachteil der in 1A gezeigten Delta-Sigma-Rückkopplungsschleife, der den Erfindern dieser Offenbarung bekannt ist, besteht darin, dass die Schleifenintegratoren höhere Konstruktionsanforderungen aufweisen, da Verstärkungsstufen (z.B., Verstärkungsstufen 120 und 122) an den Summierknoten 102 und 112 hohe Schwingungs- und Linearitäts-Anforderungen (Verstärkungsanforderungen) aufweisen.
  • 1B zeigt einen herkömmlichen Vorwärtskopplungs-Delta-Sigma-Schleifenfilter 2. Ordnung 130. Der Schleifenfilter 130 ist konfiguriert, um ein Eingangssignal 131 an einem ersten Summierknoten 132 zu empfangen, wobei ein Rückkopplungssignal 133 eines Rückkopplungspfads 134 von dem Eingangssignal 131 subtrahiert wird. Das Rückkopplungssignal 133 ist ein Ausgangssignal eines primären DAC 136, der eine Referenzspannung basierend auf einer Ausgabe eines Quantisierers 138 ausgibt. Ein Ausgangssignal des ersten Summierknotens 132 wird einem ersten Schleifenintegrator 140 und ein Ausgangssignal des ersten Schleifenintegrators 140 einem zweiten Schleifenintegrator 142 zugeführt. Das Ausgangssignal des ersten Schleifenintegrators 140 wird außerdem über einen Vorwärtskopplungspfad 146 einem zweiten Summierknoten 144 zugeführt. Das Eingangssignal 131 wird ebenfalls über einen zweiten Vorwärtskopplungspfad 149 dem zweiten Summierknoten 144 zugeführt. Am Summierknoten 144 werden das Eingangssignal 131 und ein Ausgangssignal des ersten Schleifenintegrators 140 vom Ausgangssignal des zweiten Schleifenintegrators 142 subtrahiert. Das Ausgangssignal des zweiten Summierknotens 144 wird dem Quantisierer 138 zugeführt.
  • Mehrere Nachteile des in 1B gezeigten Delta-Sigma-Schleifenfilters 130 sind den Erfindern dieser Offenbarung bekannt. Erstens schließt der Delta-Sigma-Schleifenfilter 130 eine oder mehrere Verstärkungsstufen (z.B., Verstärkungsstufen 148, 150 und/oder 152, die optische Transkonduktanzverstärker (OTAs) einschließen können) an den Summierknoten im Vergleich zum rückgekoppelten Delta-Sigma-Schleifenfilter 100 ein, der in 1 A gezeigt ist. Die Verstärkungsstufen an den Summierknoten 132 und 144 stellen einige Verstärkungs- und Schwingungsanforderungen an die Schleifenintegratoren 140 und 142. Außerdem kann das Design hohe Zeitanforderungen an die Summierschaltung stellen. Schließlich liegt am Ausgang des Schleifenintegrators 140 und des Summierknotens 132 eine zusätzliche Belastung (manchmal signifikante zusätzliche Belastung) vor.
  • 1C zeigt einen herkömmlichen verbesserten Vorwärtskopplungs-Delta-Sigma-Schleifenfilter 2. Ordnung 160. Bei Betrieb des Schleifenfilters 160 werden von einem Ausgangssignal eines ersten Schleifenintegrators 166 (d.h. an einem Summierknoten 168) die zwei Vorwärtskopplungspfade 162 und 164 subtrahiert und ein Ausgangssignal des Summierknotens 168 einem zweiten Schleifenintegrator 170 zugeführt. Ein Nachteil, der den Erfindern dieser Offenbarung bei dem Vorwärtskopplungs-Delta-Sigma-Schleifenfilter 160 bekannt ist, besteht darin, dass die Einschwingzeit am Vorwärtskopplungspfad 164 das Einrichten der Schleifenintegratoren komplizieren kann und somit Zeitbeschränkungen beeinflusst werden können.
  • Verschiedene Ausführungsformen, wie hierin offenbart, beziehen sich im Allgemeinen auf ADCs mit Delta-Sigma-Schleifenfiltern, die zusätzlich zu anderen Vorzügen und Vorteilen möglicherweise nicht an einigen oder allen der Mängel und Nachteile herkömmlicher ADCs mit Delta-Sigma-Schleifenfiltern leiden, wie den in 1A, 1B und 1C gezeigten. In einigen Ausführungsformen können ein Eingangs-Vorwärtskopplungspfad und ein sekundärer Rückkopplungspfad so ausgewählt werden, dass ein Summierknoten mit einem Eingang eines letzten Integrators gekoppelt ist, anstatt mit einem Eingang eines Quantisierers (z.B., siehe 1B) gekoppelt zu sein, und somit kann eine Rauschübertragungsfunktion (NTF) und/oder eine Signalübertragungsfunktion (STF) nicht geändert werden. Insbesondere kann eine NTF einer Delta-Sigma 2. Ordnung mit beiden Nullen bei DC (Gleichstrom, also keine Frequenzänderung) als eine diskrete Zeitform (z-Domäne) von (1-z-1)2 abgeleitet werden. Bei DC kann z-1 eine 1 sein. Eine STF für eine Rückkopplungs-Delta-Sigma-Schleife, ähnlich dem herkömmlichen Schleifenfilter 130, der in 1A gezeigt ist, kann z-2 sein. In den herkömmlichen Vorwärtskopplungs-Systemen, die in 1B und 1C gezeigt sind, kann die STF 1 sein.
  • Obwohl verschiedene Ausführungsformen der Offenbarung als Eingangs-Vorwärts-Delta-Sigma-Schleifenfilter 2. Ordnung oder Eingangs-Vorwärts-Delta-Sigma-Schleifenfilter 3. Ordnung beschrieben werden, können die Prinzipien durch jede beliebige Ordnung skalierbar sein (z.B., 4, 5, 6 usw.). Für verschiedene Ausführungsformen 2. Ordnung kann die Belastung eines ersten Integrators ungefähr 1/3 der oben beschriebenen herkömmlichen Vorwärtskopplungs-Schleifenfilter betragen. Ferner gibt es wenig oder kein (unbedeutendes) Einschwingen auf einem kritischen Vorwärtskopplungspfad, im Gegensatz zu dem herkömmlichen Vorwärtskopplungs-Delta-Sigma-Schleifenfilter 160, der in 1C gezeigt ist. Ferner kann eine Ausführungsform 2. Ordnung weniger Verstärkungsstufen (z.B., Verstärker) aufweisen, was Designanforderungen im Vergleich zu den oben beschriebenen herkömmlichen Schleifenfiltern entspannen kann. Für verschiedene Ausführungsformen 3. Ordnung können weniger Verstärkungsstufen erforderlich sein und eine Gesamtlast, die an einem Eingang eines letzten Integrators und einem Ausgang des ersten und des zweiten Integrators hinzugefügt wird, kann im Vergleich zu herkömmlichen Vorwärtskopplungs-Schleifenfiltern 3. Ordnung geringer sein.
  • Einige Ausführungsformen der Offenbarung beziehen sich auf ADCs und auf verschiedene Eingangs-Vorwärtskopplungs-Delta-Sigma-Schleifenfilter mit einem oder mehreren Quadratur-Integratoren. Ein Quadratur-Integrator kann eine effizientere Rauschformung (z.B., ein 10+ dB-Vorteil bei der Q-Rauschformung) bereitstellen im Vergleich zu einer Feedback-Null-Optimierung (bei Tiefpass-Delta-Sigma-Modulatoren), bei der die Ausgabe eines zweiten Integrators zu einer Eingabe eines ersten Integrators zurückgeführt werden kann. In beiden Fällen werden NTF-Nullstellen in-band von DC verschoben. Bei Quadratur-Delta-Sigma-ADCs liegen jedoch beide Nullen im Signalband und bei einem Tiefpass Delta-Sigma mit Nulloptimierung kann wahlweise eine Null im Signalband und eine Null im Bildband gesetzt werden.
  • 2 ist ein Blockdiagramm, das eine Vorrichtung 200 einschließlich eines Delta-Sigma-ADC 202 gemäß verschiedenen Ausführungsformen der Offenbarung darstellt. Delta-Sigma-ADC 202 schließt ein HF-Front-End 204 und einen digitale Filter 206 ein. Delta-Sigma-ADC und spezieller, HF-Front-End 204 können einen oder mehrere Schleifenfilter und/oder Modulatoren einschließen, die hierin offenbart sind. In einigen Ausführungsformen kann Delta-Sigma-ADC 202 operativ mit einer Funkvorrichtung 208 gekoppelt sein oder Teil davon sein. Zum Beispiel kann Delta-Sigma-ADC 202 in einem Empfänger verwendbar sein, der zum Beispiel in der drahtlosen Kommunikation verwendet werden kann, und in mindestens einer Ausführungsform kann ADC 202 Teil eines System-on-Chip (SoC) sein, das andere Komponenten einschließt.
  • Diskrete Transformationen, die beschreiben, wie während des Betriebs diskrete Zeitsignale in einem komplexen Frequenzbereich dargestellt werden können, sind in vielen der beigefügten Figuren gezeigt, die beim Beschreiben von Ausführungsformen der Offenbarung verwendet werden. Ein Fachmann wird verstehen, dass, während Ausführungsformen dieser Offenbarung die diskreten Transformationen einschließen, die diskreten Transformationen die Allgemeinheit der in dieser Offenbarung beschriebenen Architekturen nicht einschränken. Darüber hinaus soll die Einbeziehung einer diskreten Transformation nicht anzeigen, dass eine Operation zur Verletzung eines hierin offenbarten Anspruchs erforderlich ist.
  • 3 veranschaulicht einen Delta-Sigma-Schleifenfilter 2. Ordnung 300 gemäß einer oder mehreren Ausführungsformen der Offenbarung. In einigen Ausführungsformen kann der Schleifenfilter 300 in einem Delta-Sigma-Modulator und/oder Delta-Sigma-ADC eingeschlossen sein und/oder als ein Delta-Sigma-ADC implementiert sein.
  • Der Schleifenfilter 300, der konfiguriert ist, um ein Eingangssignal 301 zu empfangen, schließt einen Summierknoten 305, einen ersten Integrator 306, einen Summierknoten 310, einen zweiten Integrator 312 und einen Quantisierer 314 ein. Wie veranschaulicht, ist ein Ausgang des Summierknotens 305 operativ mit einem Eingang des ersten Integrators 306 gekoppelt, und ein Ausgang des ersten Integrators 306 ist operativ mit einem Eingang des Summierknotens 310 über ein Verzögerungselement 308 gekoppelt. Das Verzögerungselement 308 kann konfiguriert sein, um eine Verzögerung, zum Beispiel über eine geschaltete Kondensatorschaltung, zu implementieren. Ein Ausgang des Summierknotens 310 kann operativ mit einem Eingang des zweiten Integrators 312 gekoppelt sein, und ein Ausgang des zweiten Integrators 312 kann operativ mit einem Eingang des Quantisierers 314 gekoppelt sein.
  • Der Schleifenfilter 300 schließt auch einen Vorwärtskopplungspfad 302 ein, der einen Eingang des Schleifenfilters 300 und einen Eingang des Summierknotens 310 operativ koppelt. Der Vorwärtskopplungspfad 302 schließt ein Element 304 und eine Verstärkungsstufe (z.B., an OTA) 324 ein.
  • Ferner schließt der Schleifenfilter 300 einen Rückkopplungspfad 316 ein, der einen Ausgang des Quantisierers 314 und einen Eingang des Summierknotens 310 operativ koppelt. Der Rückkopplungspfad 316 schließt einen DAC 309 und eine Verstärkungsstufe (z.B., an OTA) 328 ein. Der Schleifenfilter 300 schließt auch einen Rückkopplungspfad 320 ein, der einen Ausgang des Quantisierers 314 und einen Eingang des Summierknotens 305 operativ koppelt. Der Rückkopplungspfad 320 schließt einen DAC 322 und eine Verstärkungsstufe (z.B., an OTA) 326 ein.
  • Der Rückkopplungspfad 316 und der Rückkopplungspfad 320 können durch denselben diskreten Transformationskoeffizienten charakterisiert werden, oder der Rückkopplungspfad 316 und der Rückkopplungspfad 320 können durch unterschiedliche diskrete Transformationskoeffizienten charakterisiert werden.
  • Während eines in Betracht gezogenen Betriebs des Schleifenfilters 300 kann der Summierknoten 305 das Eingangssignal 301 und ein erstes Rückkopplungssignal 321 vom Rückkopplungspfad 320 empfangen. Der Summierknoten 305 kann das Rückkopplungssignal 321 von dem Eingangssignal 301 subtrahieren, und ein Ausgangssignal des Summierknotens 305 kann dem ersten Integrator 306 zugeführt werden. Ferner kann das Eingangssignal 301 über den Vorwärtskopplungspfad 302 dem zweiten Summierknoten 310 zugeführt werden, der das Eingangssignal 301 und ein Rückkopplungssignal 315 des Rückkopplungspfads 316 von einem Ausgangssignal des ersten Integrators 306 subtrahieren kann. Ein Ausgangssignal des zweiten Summierknotens 310 kann dem zweiten Integrator 312 zugeführt werden, und ein Ausgangssignal des zweiten Integrators 312 kann dem Quantisierer 314 (z.B., einem Komparator und einem Latch) zugeführt werden.
  • Gemäß einigen Ausführungsformen kann die Belastung des ersten Integrators 306 ungefähr 1/3 der oben beschriebenen herkömmlichen Vorwärtskopplungs-Schleifenfilter betragen. Ferner gibt es im Gegensatz zu der herkömmlichen Vorwärtskopplungs-Delta-Sigma-Schleife 160, die in 1C gezeigt ist, wenig oder keine (inkonsequenten) Einschwingvorgänge auf dem Pfad 302.
  • 4 zeigt einen beispielhaften Delta-Sigma-Schleifenfilter 3. Ordnung 400 gemäß verschiedenen Ausführungsformen der Offenbarung. In einigen Ausführungsformen kann der Schleifenfilter 400 in einem Delta-Sigma-Modulator und/oder einem Delta-Sigma-ADC eingeschlossen und/oder als ein Delta-Sigma-ADC implementiert sein.
  • Der Schleifenfilter 400 schließt die Summierknoten 420, 424 und 428, die Integratoren 422, 426 und 430 und einen Quantisierer 432 ein. Wie veranschaulicht, kann ein Ausgang des Summierknotens 420 operativ mit einem Eingang des ersten Integrators 422 gekoppelt sein, und ein Ausgang des ersten Integrators 422 kann operativ mit einem Eingang des Summierknotens 424 gekoppelt sein. Ein Ausgang des Summierknotens 424 kann operativ mit einem Eingang des zweiten Integrators 426 gekoppelt sein, und ein Ausgang des zweiten Integrators 426 kann operativ mit dem Summierknoten 428 über ein Verzögerungselement 452 gekoppelt sein. Das Verzögerungselement 452 kann konfiguriert sein, um eine Verzögerung, zum Beispiel über eine geschaltete Kondensatorschaltung, zu implementieren. Außerdem kann ein Ausgang des Summierknotens 428 operativ mit einem Eingang des dritten Integrators 430 gekoppelt sein, und ein Ausgang des dritten Integrators 430 kann operativ mit einem Eingang des Quantisierers 432 gekoppelt sein.
  • Der Schleifenfilter 400 schließt ferner einen Vorwärtskopplungspfad 402, einen Vorwärtskopplungspfad 404, einen Vorwärtskopplungspfad 406 ein. Der Vorwärtskopplungspfad 402 koppelt operativ einen Eingang des Schleifenfilters 400 und einen Eingang des Summierknotens 428, und der Vorwärtskopplungspfad 402 schließt ein Element 414 und eine Verstärkungsstufe (z.B., OTA) 448 ein. Der Vorwärtskopplungspfad 404 koppelt operativ einen Eingang des Schleifenfilters 400 und einen Eingang des Summierknotens 428, und der Vorwärtskopplungspfad 404 schließt ein Element 416 und eine Verstärkungsstufe (z.B., OTA) 446 ein. Der Vorwärtskopplungspfad 406 koppelt operativ einen Eingang des Schleifenfilters 400 und einen Eingang des Summierknotens 424, und der Vorwärtskopplungspfad 406 schließt ein Element 418 und eine Verstärkungsstufe (z.B., OTA) 444 ein.
  • Der Schleifenfilter 400 schließt auch einen Rückkopplungspfad 408, einen Rückkopplungspfad 410 und einen Rückkopplungspfad 412 ein. Der Rückkopplungspfad 408 ist zwischen einem Ausgang des Quantisierers 432 und dem Summierknoten 420 gekoppelt, und der Rückkopplungspfad 408 schließt einen DAC 409 und eine Verstärkungsstufe (z.B., OTA) 440 ein. Der Rückkopplungspfad 410 koppelt operativ einen Ausgang des Quantisierers 432 und einen Eingang des Summierknotens 424, und der Rückkopplungspfad 410 beinhaltet einen DAC 411 und eine Verstärkungsstufe (z.B., OTA) 442. Der Rückkopplungspfad 412 koppelt operativ einen Ausgang des Quantisierers 432 und einen Eingang des Summierknotens 428, und der Rückkopplungspfad 412 schließt einen DAC 413 und eine Verstärkungsstufe (z.B., OTA) 450 ein. Einer oder mehrere der Rückkopplungspfade 408, 410 und 412 können durch denselben Koeffizienten gekennzeichnet sein, oder der Rückkopplungspfad 408, der Rückkopplungspfad 410 und der Rückkopplungspfad 412 können jeweils durch unterschiedliche Koeffizienten gekennzeichnet sein. In einigen Ausführungsformen können DAC 409, DAC 411 und/oder DAC 413 die Rückkopplungsverstärkung und/oder die Schleife Null und Pole für den zugehörigen Pfad bestimmen.
  • Während eines in Betracht gezogenen Betriebs des Schleifenfilters 400 kann der Summierknoten 420 ein Eingangssignal 401 und ein Rückkopplungssignal 458 vom Rückkopplungspfad 408 empfangen. Der Summierknoten 420 kann das Rückkopplungssignal 458 von dem Eingangssignal 401 subtrahieren, und ein Ausgangssignal des Summierknotens 420 kann dem Integrator 422 zugeführt werden. Ein Ausgangssignal des Integrators 422 kann dem Summierknoten 424 zugeführt werden. Ferner kann das Eingangssignal 401 über den Vorwärtskopplungspfad 402, den Vorwärtskopplungspfad 404 und den Vorwärtskopplungspfad 406 zugeführt werden. Der Vorwärtskopplungspfad 402 kann ein Vorwärtskopplungssignal 423 dem Summierknoten 428 zuführen, der Vorwärtskopplungspfad 404 kann ein Vorwärtskopplungssignal 425 dem Summierknoten 428 zuführen, und der Vorwärtskopplungspfad 406 kann ein Vorwärtskopplungssignal 427 dem Summierknoten 424 zuführen.
  • Der Summierknoten 424 kann das Vorwärtskopplungssignal 427 und ein Rückkopplungssignal 460 von einem Ausgang des ersten Integrators 422 subtrahieren, und ein Ausgang des Summierknotens 424 kann dem Integrator 426 zugeführt werden. Ein Ausgang des Integrators 426 kann über das Verzögerungselement 452 dem Summierknoten 428 zugeführt werden. Der Summierknoten 428 kann das Vorwärtskopplungssignal 423, das Vorwärtskopplungssignal 425 und ein Rückkopplungssignal 462 von einem Ausgang des Integrators 426 subtrahieren, und ein Ausgang des Summierknotens 428 kann dem Integrator 430 zugeführt werden. Ein Ausgang des Integrators 430 kann dem Quantisierer 432 zugeführt werden, und ein Ausgang des Quantisierers 432 kann über die Rückkopplungspfade 408, 410 und 412 zugeführt werden.
  • Wie veranschaulicht, empfangen der erste Integrator 422 und der zweite Integrator 426 möglicherweise nicht die Eingabe des Schleifenfilters 400, und in mindestens einigen Ausführungsformen kann die primäre Rolle des ersten Integrators 422 und des zweiten Integrators 426 darin bestehen, Quantisierungsrauschen zu verarbeiten.
  • Gemäß einigen Ausführungsformen kann ein Schleifenfilter in einem Quadratur-Delta-Sigma-Modulator und insbesondere einem Quadratur-Delta-Sigma-Schleifenfilter eingeschlossen und/oder als ein Quadratur-Delta-Sigma-Modulator implementiert sein. Genauer kann in einigen Ausführungsformen ein Quadratur-Delta-Sigma-Schleifenfilter über einen oder mehrere Kreuzkopplungspfade implementiert werden, die zwei Kanäle eines Schleifenfilters operativ koppeln. Ferner können, wie nachstehend ausführlicher beschrieben, in einigen Ausführungsformen der eine oder die mehreren Kopplungspfade eines Schleifenfilters konfigurierbar und/oder programmierbar sein.
  • 5 zeigt einen Quadratur-Delta-Sigma-Schleifenfilter 500 gemäß verschiedenen Ausführungsformen der Offenbarung. Delta-Sigma-Schleifenfilter 500 schließt einen phasengleichen Kanal („I-Kanal“) 502 und einen Quadratur-Kanal („Q-Kanal“) 504 ein. Jeder der I-Kanäle 502 und Q-Kanäle 504 schließt eine Anzahl von Integratorstufen ein (z.B., 1. und 2. Stufe, die in 5 gezeigt sind). Ferner schließt der Schleifenfilter 500 die Kopplungspfade 506, 508, 510 und 512 ein. Der I-Kanal 502 und der Q-Kanal 504 können jeweils einen Schleifenfilter, wie einen beliebigen hierin offenbarten Schleifenfilter, oder einen anderen Schleifenfilter einschließen. Ferner können, wie nachstehend ausführlicher offenbart, einer oder mehrere der Kreuzkopplungspfade 506, 508, 510 und 512 durch einen Koeffizienten gekennzeichnet sein. Darüber hinaus können, wie nachstehend ausführlicher beschrieben, ein oder mehrere Kreuzkopplungspfade 506, 508, 510 und 512 aktiviert und deaktiviert werden und/oder Koeffizienten eines oder mehrerer Kreuzkopplungspfade 506, 508, 510 und 512 können programmierbar sein.
  • Gemäß einigen Ausführungsformen kann ein Ausgang einer Stufe des I-Kanals 502 (z.B., an einem Eingang eines Quantisierers) mit einem Eingang einer entsprechenden Stufe des Q-Kanals 504 (z.B., an einem Eingang eines Summierknotens) gekoppelt sein. Ferner kann ein Ausgang einer Stufe des Q-Kanals 504 (z.B., an einem Eingang eines Quantisierers) mit einem Eingang einer entsprechenden Stufe des I-Kanals 502 (z.B., an einem Eingang eines Summierknotens) gekoppelt sein. Darüber hinaus kann in einigen Ausführungsformen ein Ausgang einer Stufe (z.B., einer zweiten Stufe) des I-Kanals 502 (z.B., an einem Eingang eines Quantisierers) mit einem Eingang einer anderen Stufe (z.B., einer ersten Stufe) des I-Kanals 502 (z.B., an einem Eingang eines Summierknotens) gekoppelt sein. Ferner kann ein Ausgang einer Stufe (z.B., einer zweiten Stufe) des Q-Kanals 504 (z.B., an einem Eingang eines Quantisierers) mit einem Eingang einer anderen Stufe (z.B., einer ersten Stufe) des Q-Kanals 504 (z.B., an einem Eingang eines Summierknotens) gekoppelt sein.
  • Insbesondere kann, wie veranschaulicht, der Kopplungspfad 506 operativ zwischen einem Ausgang einer ersten Stufe des I-Kanals 502 (z.B., an einem Eingang eines Quantisierers) und einem Eingang einer ersten Stufe des Q-Kanals 504 (z.B., an einem Eingang eines Summierknotens) gekoppelt sein, und der Kopplungspfad 508 kann operativ zwischen einem Ausgang einer ersten Stufe des Q-Kanals 504 (z.B., an einem Eingang eines Quantisierers) und einem Eingang einer ersten Stufe des I-Kanals 502 (z.B., an einem Eingang eines Summierknotens) gekoppelt sein. Darüber hinaus kann der Kopplungspfad 510 operativ zwischen einem Ausgang einer zweiten Stufe des I-Kanals 502 (z.B., an einem Eingang eines Quantisierers) und einem Eingang einer zweiten Stufe des Q-Kanals 504 (z.B., an einem Eingang eines Summierknotens) gekoppelt sein, und der Kopplungspfad 512 kann operativ zwischen einem Ausgang einer zweiten Stufe des Q-Kanals 504 (z.B., an einem Eingang eines Quantisierers) und einem Eingang einer zweiten Stufe des I-Kanals 502 (z.B., an einem Eingang eines Summierknotens) gekoppelt sein.
  • Ferner kann, wie veranschaulicht, der Kopplungspfad 514 operativ zwischen einem Ausgang der zweiten Stufe des I-Kanals 502 (z.B., an einem Eingang eines Quantisierers) und einem Eingang der ersten Stufe (z.B., einer ersten Stufe) des I-Kanals 502 (z.B., an einem Eingang eines Summierknotens) gekoppelt sein. Darüber hinaus kann der Kopplungspfad 516 operativ zwischen einem Ausgang der zweiten Stufe des Q-Kanals 504 (z.B., an einem Eingang eines Quantisierers) und einem Eingang der ersten Stufe (z.B., einer ersten Stufe) des Q-Kanals 504 (z.B., an einem Eingang eines Summierknotens) gekoppelt sein.
  • Obwohl der Delta-Sigma-Schleifenfilter 500 als zweistufiger Schleifenfilter dargestellt ist, sind Ausführungsformen der Offenbarung nicht darauf beschränkt, und der Delta-Sigma-Schleifenfilter kann eine beliebige Anzahl von Stufen einschließen. Zum Beispiel kann in einer Ausführungsform, in der ein Schleifenfilter drei Stufen einschließt, ein Ausgang einer dritten Stufe eines I-Kanals (z.B., an einem Eingang eines Quantisierers) mit einem Eingang einer dritten Stufe eines Q-Kanals (z.B., an einem Eingang eines Summierknotens) gekoppelt sein, und ein Ausgang der dritten Stufe eines Q-Kanals (z.B., an einem Eingang eines Quantisierers) mit einem Eingang der dritten Stufe eines 1-Kanals (z.B., an einem Eingang eines Summierknotens) gekoppelt sein.
  • 6A zeigt einen Quadratur-Delta-Sigma-Schleifenfilter 2. Ordnung 600 gemäß verschiedenen Ausführungsformen der Offenbarung. Der Schleifenfilter 600 kann einen phasengleichen Kanal („I-Kanal“) 602 und einen Quadratur-Kanal („Q-Kanal“) 642 einschließen. Der I-Kanal 602 schließt die Summierknoten 604 und 608, die Integratoren 606 und 610, ein Verzögerungselement 611 und einen Quantisierer 612 ein. Der I-Kanal 602 schließt ferner einen Vorwärtskopplungspfad 616, einen Rückkopplungspfad 618 und einen Rückkopplungspfad 620 ein. Der Q-Kanal 642 schließt die Summierknoten 644 und 648, Integratoren 646 und 650, ein Verzögerungselement 651 und einen Quantisierer 652 ein. Q-Kanal 642 schließt ferner einen Vorwärtskopplungspfad 656, einen Rückkopplungspfad 658 und einen Rückkopplungspfad 660 ein. Ferner schließt I-Kanal 602 die Verstärkungsstufen (z.B., OTAs) 624, 625, 626, 627, 628 und 629 ein, und Q-Kanal 642 schließt die Verstärkungsstufen (z.B., OTAs) 664, 665, 666, 667, 668 und 669 ein.
  • In einigen Ausführungsformen kann jeder der Integratoren 606, 610, 646 und 650 einen Quadratur-Integrator einschließen. In diesen Ausführungsformen kann eine Quadratur über die Kreuzkopplungspfade 680, 682, 684 und 686 implementiert werden. Genauer gesagt kann ein Ausgang des Integrators 606 über den Kopplungspfad 680 mit dem Summierknoten 644 gekoppelt sein, ein Ausgang des Integrators 610 kann über den Kopplungspfad 684 mit dem Summierknoten 648 gekoppelt sein, ein Ausgang des Integrators 646 kann über den Kopplungspfad 682 mit dem Summierknoten 604 gekoppelt sein und ein Ausgang des Integrators 650 kann über den Kopplungspfad 686 mit dem Summierknoten 608 gekoppelt sein.
  • Während eines in Betracht gezogenen Betriebs des Schleifenfilters 600 kann der Summierknoten 604 ein Eingangssignal 601_I, ein Rückkopplungssignal 630 vom Rückkopplungspfad 620 und ein Signal 690 (d. h. über den Kreuzkopplungspfad 682) empfangen. Der Summierknoten 604 kann das Rückkopplungssignal 630 und das Signal 690 von dem Eingangssignal 601_I subtrahieren, und ein Ausgangssignal des Summierknotens 604 kann dem Integrator 606 zugeführt werden. Ein Ausgangssignal des Integrators 606 kann über das Verzögerungselement 611 dem Summierknoten 608 zugeführt werden. Ferner kann das Eingangssignal 601_I über den Vorwärtskopplungspfad 616 zugeführt werden, der ein Vorwärtskopplungssignal 632 dem Summierknoten 608 zuführen kann. Ein Rückkopplungssignal 634, das über den Rückkopplungspfad 618 zugeführt wird, kann auch dem Summierknoten 608 zugeführt werden.
  • Der Summierknoten 608 kann das Vorwärtskopplungssignal 632, das Rückkopplungssignal 634 und ein Signal 692 (d. h. über den Kreuzkopplungspfad 686) von einem Ausgang des ersten Integrators 606 subtrahieren, und ein Ausgangssignal des Summierknotens 608 kann dem Integrator 610 zugeführt werden. Ein Ausgang des Integrators 610 kann dem Quantisierer 612 zugeführt werden, und ein Ausgangssignal des Quantisierers 612 kann über die Rückkopplungspfade 618 und 620 zugeführt werden.
  • Ferner kann der Summierknoten 644 ein Eingangssignal 601 Q, ein Rückkopplungssignal 670 vom Rückkopplungspfad 660 und ein Signal 691 empfangen (d. h. über den Kreuzkopplungspfad 680). Der Summierknoten 644 kann das Rückkopplungssignal 670 und das Signal 691 vom Eingangssignal 601 Q subtrahieren, und ein Ausgangssignal des Summierknotens 644 kann dem Integrator 646 zugeführt werden. Ein Ausgangssignal des Integrators 646 kann über das Verzögerungselement 651 dem Summierknoten 648 zugeführt werden. Ferner kann das Eingangssignal 601_Q über den Vorwärtskopplungspfad 656 zugeführt werden, der ein Vorwärtskopplungssignal 672 dem Summierknoten 648 zuführen kann. Ein Rückkopplungssignal 674, das über den Rückkopplungspfad 658 zugeführt wird, kann auch dem Summierknoten 648 zugeführt werden.
  • Der Summierknoten 648 kann das Vorwärtskopplungssignal 672, das Rückkopplungssignal 674 und ein Signal 693 (d. h. über den Kreuzkopplungspfad 684) von einem Ausgang des ersten Integrators 646 subtrahieren, und ein Ausgangssignal des Summierknotens 648 kann dem Integrator 650 zugeführt werden. Ein Ausgang des Integrators 650 kann dem Quantisierer 652 zugeführt werden, und ein Ausgangssignal des Quantisierers 652 kann über die Rückkopplungspfade 658 und 660 zugeführt werden.
  • 6B zeigt ein weiteres Beispiel eines Delta-Sigma-Schleifenfilters 2. Ordnung 600' gemäß verschiedenen Ausführungsformen der Offenbarung. Der Filter 600', der beispielsweise als Delta-Sigma-Modulator und/oder Delta-Sigma-ADC implementiert sein kann, ähnelt dem Schleifenfilter 600 der 6A. Der Schleifenfilter 600' schließt jedoch die Vorwärtskopplungspfade 702 und 704 mit jeweils einem Koeffizienten e ein. Der Schleifenfilter 600' schließt jedoch auch die Rückkopplungspfade 706, 708, 710 und 712 mit jeweils einem Koeffizienten d ein. Während diese Pfade in Fällen mit niedriger ZF/Null-ZF eine relativ kleine Auswirkung haben können, können die Vorwärtskopplungspfade 702 und 704 das Eingangssignal am Ausgang des ersten Integrators (z.B., Integratoren 606 und 646; siehe 6A) eliminieren. In mindestens einigen Ausführungsformen können die Quadratur-Integratoren eine Übertragungsfunktion von z-1/(1-z-1(1+d+cj)) aufweisen, und somit können die Integrator-Nullstellen bei z=1+d+cj liegen.
  • 7 zeigt ein Diagramm 750 und ein Diagramm 752, die ein Beispiel dafür veranschaulichen, wie eine Quadratur-Null-Optimierung (z.B., wie in 6A und 6B gezeigt) effizienter sein können als eine Tiefpass-Null-Optimierung (z.B., wie in 3 und 4 gezeigt). Wie oben erwähnt, gibt es unter Bezugnahme auf Diagramm 752 bei der Quadratur-Null-Optimierung zwei Nullen 754 im Signalband. Im Vergleich dazu gibt es, wie in Diagramm 750 gezeigt, bei der Tiefpass-Null-Optimierung zwei Nullen 756, eine Null im Signalband und eine Null im Bildband. In einigen Ausführungsformen kann eine Tiefpass-Null-Optimierung beispielsweise einen 3-dB-Vorteil von I+Q bereitstellen, und eine Quadratur-Null-Optimierung kann eine Rauschformung höherer Ordnung von I+Q bereitstellen (z.B., ein 10+ dB-Vorteil bei der Q-Rauschformung).
  • Andere Ausführungsformen der vorliegenden Offenlegung beziehen sich auf programmierbare Empfänger. Genauer kann gemäß einigen Ausführungsformen ein programmierbarer Empfänger einen Schleifenfilter einschließen, der zwischen Tiefpass-oder Quadratur-Delta-Sigma durch Aktivieren und/oder Deaktivieren eines oder mehrerer Koeffizienten eines oder mehrerer Kopplungspfade des Schleifenfilters konfiguriert und/oder rekonfiguriert werden kann. Ferner kann in einigen Ausführungsformen durch Programmieren eines oder mehrerer Koeffizienten eines oder mehrerer Kopplungspfade eine Bandbreitenmittenfrequenz (z.B., eines Empfängers einschließlich Schleifenfilter 600) programmiert werden. Somit kann in diesen und anderen Ausführungsformen ein Empfänger, der einen konfigurierbaren ADC (z.B., Schleifenfilter 600) einschließt, zwischen einem Null-Zwischenfrequenz-Betrieb (Null-ZF-Betrieb) und einem Niedrig-Zwischenfrequenz-Betrieb (Niedrig-ZF-Betrieb) mit minimalem Hardware-Bedarf umschalten.
  • 8 zeigt eine Ausführungsform eines Delta-Sigma-Schleifenfilters 2. Ordnung 800 gemäß verschiedenen Ausführungsformen der Offenbarung. In einigen Ausführungsformen kann der Schleifenfilter 800 in einem Delta-Sigma-Modulator und/oder einem Delta-Sigma-ADC eingeschlossen und/oder als ein Delta-Sigma-ADC implementiert sein. Schleifenfilter 800 ähnelt Schleifenfilter 600 von 6A. Der Schleifenfilter 800 schließt jedoch ferner einen Rückkopplungspfad 810 von einem Ausgang des Integrators 610 zu einem Eingang des Summierknotens 604 ein. Das Schleifenfilter 800 schließt auch einen Rückkopplungspfad 820 von einem Ausgang des Integrators 650 zu einem Eingang des Summierknotens 644 ein. Der Rückkopplungspfad 810 und der Rückkopplungspfad 820 können hierin jeweils als variabler Verstärkungspfad bezeichnet werden.
  • In einigen Ausführungsformen kann der Schleifenfilter 800, der einen konfigurierbaren ADC und/oder einen konfigurierbaren Empfänger einschließen oder Teil davon sein kann, durch Aktivieren/Deaktivieren eines oder mehrerer Kreuzkopplungspfade 680, 682, 684 und 686 und/oder variabler Verstärkungspfade 810 und 820 konfiguriert werden. In mindestens einer Ausführungsform kann ein Kreuzkopplungspfad durch Konfigurieren einer Verstärkung auf dem Pfad aktiviert/deaktiviert werden. Zum Beispiel kann in einem Tiefpassmodus eine Null-Optimierung (zum Optimieren der Rauschformung) durch Aktivieren und/oder Programmieren (z.B., über ein oder mehrere Steuersignale) eines Koeffizienten D der Pfade mit variabler Verstärkung 810 und 820 erreicht werden. Ferner können zum Beispiel in einem Quadraturmodus die Pfade 810 und 820 deaktiviert werden, und die Pfade 680, 682, 684 und 686 können aktiviert werden, und eine Bandbreitenmittenfrequenz kann durch Programmieren eines Koeffizienten C eingestellt werden. Somit kann in mindestens einer Ausführungsform ein konfigurierbarer Empfänger unter Verwendung des Schleifenfilters 800 implementiert werden. Ferner kann der Empfänger programmiert sein, um entweder als Null-ZF-Empfänger oder als Niedrig-ZF-Empfänger verwendet zu werden, indem der Schleifenfilter 800 konfiguriert wird, um in einem Tiefpassmodus oder Quadraturmodus zu arbeiten. Darüber hinaus kann der konfigurierbare Empfänger für eine Null-Optimierung konfiguriert werden, indem die Pfade mit variabler Verstärkung 810 und 820 aktiviert werden, während die Kreuzkopplungspfade 680, 682, 684 und 686 deaktiviert sind.
  • 9 zeigt einen anderen Delta-Sigma-Schleifenfilter 2. Ordnung 900 gemäß verschiedenen Ausführungsformen der Offenbarung. Gemäß einigen Ausführungsformen kann der Schleifenfilter 900 in einem konfigurierbaren Empfänger implementiert sein, wobei eine Polarität eines oder mehrerer Kreuzkopplungs-IQ-Pfade geändert werden kann. Der Schleifenfilter 900 ähnelt dem Schleifenfilter 800 von 8, jedoch schließt der Filter 900 auch die Multiplexer 902, 904, 906 und 908 ein, die das Umschalten (z.B., als Reaktion auf ein oder mehrere Steuersignale, die an einem oder mehreren der Multiplexer 902, 904, 906 und 908 empfangen werden) der Polarität der Kreuzkopplungskoeffizienten C der Kreuzkopplungspfade 922, 924, 926 und 928 ermöglichen. Das Umschalten der Polarität eines oder mehrerer der Kreuzkopplungspfade 922, 924, 926 und 928 kann das Umschalten vom Signalband zum Bildband und umgekehrt ermöglichen.
  • Insbesondere gibt es mindestens vier Ebenen der Programmierung/Konfiguration, die durch den Delta-Sigma-Schleifenfilter 900, der in 9 gezeigt ist, aktiviert werden. Die Programmierungsebenen schließen ein, sind aber nicht beschränkt auf: (1) Aktivieren/Deaktivieren eines Quadratur-/Tiefpassmodus; (2) Umschalten zwischen Signalband und Bildband durch Auswählen einer Polarität der Bandbreitenmittenfrequenz; (3) Null-Optimierung in einem Tiefpassmodus durch Aktivieren/Deaktivieren eines oder mehrerer Pfade mit variabler Verstärkung; und (4) Programmieren der ADC-Bandbreitenmittenfrequenz in einem Quadraturmodus durch Konfigurieren eines oder mehrerer Kreuzkopplungskoeffizienten. In mindestens einer Ausführungsform können eine oder mehrere Programmierebenen eines Schleifenfilters (z.B., Schleifenfilter 500 von 5, Schleifenfilter 600 von 6A, Schleifenfilter 600' von Filter 6B, Schleifenfilter 800 von 8 und Schleifenfilter 900 von 9) über eine Auswahleinheit eingestellt werden, die im Vergleich zu den in 11A und 11B gezeigten Ausführungsformen relativ weniger Hardware einschließen kann. Eine Auswahleinheit kann beispielsweise nur eine konfigurierbare Zustandsmaschine, ein Switched-Capacitor-Netzwerk, eine Logik oder jede andere geeignete Auswahleinheit einschließen.
  • 10 zeigt ein beispielhaftes Schaltkondensatornetzwerk 1000 gemäß einer oder mehreren Ausführungsformen der Offenbarung. Das Switched-Capacitor-Netzwerk 1000 kann konfiguriert werden (z.B., über einen oder mehrere Schalter S), um eine oder mehrere Dimensionen (z.B., vier Dimensionen) der Programmierung eines Quadratur-Delta-Sigma-ADC (z.B., Schleifenfilter 900, in 9 gezeigt) zu ermöglichen.
  • Zum Beispiel kann ein Quad-Steuersignal Quad die Programmierung in einem Quadraturmodus ermöglichen (z.B., Aktivieren eines oder mehrerer Pfade einschließlich des Koeffizienten C). Ferner kann ein LP_Null-Signal eine Rückkopplung von einem zweiten Integrator (z.B., Integrator 610 und/oder Integrator 650) in einem Tiefpassmodus zur Null-Optimierung aktivieren (z.B., aktivieren eines oder mehrerer Pfade einschließlich Koeffizient D). Zum Beispiel kann das Einstellen von LP _Null und Quad auf Null einen Schleifenfilter (z.B., Schleifenfilter 900 von 9) im Tiefpassmodus ohne Null-Optimierung konfigurieren. Ein Signal Gain ctrl <N:0> kann eine Verstärkungsprogrammierung eines oder mehrerer Pfade einschließlich der Koeffizienten C und/oder D sowohl im Quadratur- als auch im Tiefpassmodus ermöglichen. Die Signale Band+ und Band- können es ermöglichen, die Polarität im Quadraturmodus zu ändern (z.B., um zwischen positiven und negativen Signalbändern zu wählen).
  • Wie hierin offenbart, besteht ein Vorteil verschiedener Ausführungsformen von Delta-Sigma-ADC-Schleifenfiltern darin, dass eine positive oder negative Signalbandbreitenmittenfrequenz ausgewählt werden kann. Ferner kann gemäß verschiedenen Ausführungsformen ein konfigurierbarer Empfänger lokale Oszillatorstörungen kompensieren, indem er auf das Bildband umschaltet, indem er zwischen einem Modus, der eine positive Signalbandbreitenmittenfrequenz verwendet, und einem Modus, der eine negative Signalbandbreitenmittenfrequenz verwendet, auswählt.
  • 11A zeigt eine Ausführungsform des Systems 1100 gemäß verschiedenen Ausführungsformen der Offenbarung. Das System 1100 schließt einen konfigurierbaren Empfänger 1102 ein, wobei I&Q-Kanäle 1104 ausgetauscht werden können (z.B., bevor I&Q-Signale an einem ADC 1105 empfangen werden). In mindestens einigen Ausführungsformen kann ein Multiplexer 1106 ein oder mehrere Steuersignale 1107 empfangen und als Reaktion darauf I& Q-Kanäle 1104 tauschen. 11B zeigt eine Ausführungsform eines konfigurierbaren Empfängers 1112 eines Systems 1110, wobei eine Frequenz eines lokalen Oszillatorsignals (LO) 1114, das am Empfänger 1112 empfangen wird, einstellbar sein kann.
  • Eine Quadratur-Null-Optimierung kann effizienter sein als eine Tiefpass-Null-Optimierung in RF-Anwendungen mit niedriger Leistung, beispielsweise Bluetooth Low Energy („BLE“), bei denen ein Empfänger eine niedrige Zwischenfrequenz (Mitte der Signalbandbreiten-Offsets von der Nullfrequenz) aufweist und Nullen im Bildband ineffizient sind. Vorteile und Nutzen eines konfigurierbaren Empfängers, der eine oder mehrere Ausführungsformen von Quadratur-Delta-Sigma-ADC-Schleifenfiltern implementiert, werden nachstehend in Verbindung mit 11A und 11B erläutert. Beispielsweise kann in Anwendungen mit geringem Stromverbrauch die Leistung beispielsweise nur um den Faktor 2 oder 3 reduziert werden, was möglicherweise zu einer gewissen Leistungsverschlechterung führt.
  • 12 zeigt ein Top-Level-System-on-Chip (SoC) 1200, das einen drahtlosen Empfänger 1202 mit komplexer analoger Filterung 1204 (z.B., einen Berkley-Paketfilter) und einen ADC mittlerer Auflösung 1206 (z.B., ein ADC mit sukzessivem Approximationsregister) gemäß dem Stand der Technik einschließt, wie er von den Erfindern dieser Offenbarung verstanden wird.
  • 13 zeigt einen SoC 1250 der obersten Ebene gemäß verschiedenen Ausführungsformen der Offenbarung. Wie veranschaulicht, schließt SOC 1250 ein Analogmodul 1252, ein Digitalmodul 1254, ein Modem 1256 und einen Mikrocontroller 1258 ein. Zum Beispiel können in einigen Ausführungsformen das Analogmodul 1252, das Digitalmodul 1254 und das Modem 1256 eine Funkvorrichtung 1260 einschließen oder einen Teil davon bilden.
  • Das Analogmodul 1252, das ein analoges HF-Modul einschließen kann, schließt einen Delta-Sigma-ADC 1270 ein. Zum Beispiel kann ADC 1270 einen oder mehrere Schleifenfilter einschließen, die gemäß einer oder mehreren Ausführungsformen der Offenbarung angeordnet sind. Zum Beispiel kann der ADC 1270 den Schleifenfilter 300 von 3, den Schleifenfilter 400 von 4, den Schleifenfilter 500 von 5, den Schleifenfilter 600 von 6A, den Schleifenfilter 600' von Filter 6B, den Schleifenfilter 800 von 8 und den Schleifenfilter 900 von 9 einschließen. Ein Ausgang des Delta-Sigma-ADC 1270 kann mit einem digitalen Filter 1272 des digitalen Moduls 1254 gekoppelt sein.
  • Insbesondere wird die komplexe analoge Filterung 1204 von 12 durch einen digitalen Filter 1272 und den Delta-Sigma ADC 1270 von 13 ersetzt. Somit kann in mindestens diesen Ausführungsformen die Filterung von einer stromfressenden analogen Domäne (12) zu einer weniger stromfressenden digitalen Domäne (13) verschoben werden. Darüber hinaus kann der höher auflösende Delta-Sigma-ADC 1270 eine Dynamikbereichsverbesserung mit einer proportionalen Verringerung der Filterung (und Eliminierung unnötiger Filterblöcke vor ADC 1206, wie in 12 gezeigt) ermöglichen. Der verringerte Leistungsverbrauch kann verschiedene hierin beschriebene Ausführungsformen besonders nützlich für RF-Anwendungen mit niedriger Leistung machen und kann das Signal-zu-Quantisierung-Rausch-Verhältnis (SNQR) im Vergleich zu Empfänger 1202 verbessern, der in 12 veranschaulicht ist.
  • Verschiedene Ausführungsformen der Offenbarung können eine Notwendigkeit für eine summierende Verstärkungsstufe (z.B., Verstärker) in einem Eingangsvorwärtspfad von Delta-Sigma-Schleifenfiltern eliminieren. Ferner können verschiedene Ausführungsformen die Vorteile einer Eingangsvorwärtskopplung in Delta-Sigma-Schleifenfiltern bewahren, ohne zusätzliche summierende Verstärkungsstufen (z.B. OTAs) hinzuzufügen. Manche Ausführungsformen erfordern möglicherweise keine zeitkritischen Pfade in Vorwärtskopplungsarchitekturen. Darüber hinaus können verschiedene Ausführungsformen die Belastung eines ersten Integrators nicht erhöhen, im Gegensatz zu anderen Vorwärtskopplungs-Delta-Sigma-Schleifenfiltern.
  • Verschiedene Ausführungsformen können auf Delta-Sigma-Schleifenfilter mehrfacher Ordnung (z.B., 2. Ordnung, 3. Ordnung usw.) angewendet werden, und einige Ausführungsformen können auf Quadratur-Delta-Sigma-Schleifenfilter sowie Tiefpass-Delta-Sigma-Schleifenfilter erweitert werden. Ferner können einige Ausführungsformen die Delta-Sigma-Schleifenleistung (z.B., um etwa 1/3) reduzieren, indem eine summierende Verstärkungsstufe (z.B., Verstärker) eliminiert wird, die Last eines ersten Integrators (z.B., Integrator 306 von 3, Integrator 422 von 4, Integrator 606 und/oder Integrator 646 von 6 A) reduziert wird und/oder zeitkritische Pfade vermieden werden.
  • Zum Beispiel kann in einer spezifischen Ausführungsform ein Delta-Sigma-ADC ein 67 dB Signal-Rausch- und Verzerrungsverhältnis (SNDR) aufweisen, etwa 2 MHz Bandbreite verwenden und etwa 0,5 mW (I+Q) Leistung verbrauchen. Ferner kann in dieser Ausführungsform eine Gütezahl (FOM) etwa 35f J/conv betragen. Darüber hinaus kann ein Überabtastverhältnis etwa 15+ sein, ein Empfängerbereich kann < 1mm2 sein, eine Filterung vor dem ADC kann relativ klein sein, und eine Anzahl von Operationsverstärkern und DACs kann zum Beispiel 2 oder 3 pro Kanal sein. Ferner kann in einigen Ausführungsformen für Quadraturimplementierung ein Handshake zwischen ADC-I- und Q-Kanälen auftreten.
  • Ausführungsformen der Offenbarung sind nicht auf eine spezifische HF-Topologie beschränkt, und es wird von dieser Offenbarung insbesondere in Betracht gezogen, dass die Ausführungsformen mit einer Reihe von HF-Topologien verwendet werden können. Nicht einschränkende Beispiele sind: Topologien, die auf dem technischen Standard IEEE 802.15.4 basieren, wie z. B. ZigBee-, ISA100.11a-, WirelessHART-, SNAP- und Thread-Spezifikationen; Topologien geringerer Leistung, basierend auf Bluetooth Low Energy, ANT+, niederratigen drahtlosen persönlichen Netzwerken; WiFi-Topologien; und Topologien, die das Vorhergehende einschließen oder damit rückwärts kompatibel sind, wie beispielsweise basierend auf Bluetooth 5.0.
  • Ein Fachmann wird erkennen, dass drahtlose Empfänger, die eine oder mehrere Ausführungsformen der Offenbarung implementieren, zur Kommunikation unter Verwendung von unlizenzierten Frequenzen, einschließlich 2,4 GHz, 3,5 GHz und 5 GHz, sowie über eine Vielzahl von Frequenzspektren hinweg verwendet werden können, zum Beispiel Spektren, die kommerziellen Kommunikationsdiensten zugewiesen sind, wie beispielsweise sehr niedriger Frequenz (etwa 3 kHz-30 kHz), Niederfrequenz (etwa 30-300 kHz), Mittelfrequenz (etwa 300 kHz-3000 kHz) und Hochfrequenz (etwa 3 MHz-30 MHz), sehr hoher Frequenz (etwa 30 MHz-300 MHz), ultrahoher Frequenz (etwa 300 MHz-3000 MHz), superhoher Frequenz (etwa 3 GHz-30 GHz) und extrem hoher Frequenz (etwa 30 GHz-300 GHz).
  • Wie in der vorliegenden Offenbarung verwendet, können sich die Begriffe „Modul“ oder „Komponente“ auf spezifische Hardware-Implementierungen beziehen, die konfiguriert sind, um die Aktionen des Moduls oder der Komponente und/oder Softwareobjekte oder Softwareroutinen durchzuführen, die auf Universalhardware (z. B. computerlesbare Medien, Verarbeitungsvorrichtungen, etc.) des Rechensystems gespeichert und/oder von dieser ausgeführt werden können. In einigen Ausführungsformen können die verschiedenen Komponenten, Module, Engines und Dienste, die in der vorliegenden Offenbarung beschrieben sind, als Objekte oder Prozesse implementiert werden, die auf dem Rechensystem ausgeführt werden (z. B. als separate Threads). Obwohl einige der in der vorliegenden Offenbarung beschriebenen Systeme und Verfahren allgemein als in Software implementiert (gespeichert auf und/oder ausgeführt durch Universalhardware) beschrieben werden, sind spezifische Hardware-Implementierungen oder eine Kombination von Software und spezifischen Hardware-Implementierungen ebenfalls möglich und werden in Betracht gezogen.
  • Begriffe, die in der vorliegenden Offenbarung und insbesondere in den beiliegenden Ansprüchen verwendet werden (z. B. Inhalte der beiliegenden Ansprüche), sind im Allgemeinen als „offene“ Begriffe gedacht (z. B. sollte der Begriff „einschließlich“ als „einschließlich, jedoch nicht beschränkt auf interpretiert werden, der Begriff „aufweisend“ sollte als „mindestens aufweisend“ interpretiert werden, der Begriff „schließt ein“ sollte als „schließt ein, ist jedoch nicht beschränkt auf interpretiert werden, usw.).
  • Darüber hinaus wird, wenn eine bestimmte Anzahl von eingeführten Anspruchsaufzählungen beabsichtigt ist, eine solche Absicht ausdrücklich im Anspruch genannt, und in Ermangelung einer solchen Aufzählung liegt keine solche Absicht vor. Als Verständnishilfe können zum Beispiel die folgenden beiliegenden Ansprüche die Verwendung der einleitenden Phrasen „mindestens einer“ und „einer oder mehrere“ zur Einführung von Anspruchsaufzählungen enthalten. Die Verwendung solcher Phrasen sollte jedoch nicht so ausgelegt werden, dass sie impliziert, dass die Einführung einer Anspruchsaufzählung durch die unbestimmten Artikel „ein“ oder „eine“ einen bestimmten Anspruch, der eine solche eingeführte Anspruchsaufzählung enthält, auf Ausführungsformen beschränkt, die nur eine solche Aufzählung enthalten, selbst wenn derselbe Anspruch die einleitenden Phrasen „ein oder mehrere“ oder „mindestens ein“ und unbestimmte Artikel wie „ein“ und/oder „eine“ einschließt (z. B. soll „ein“ und/oder „eine“ so interpretiert werden, dass es „mindestens ein“ oder „ein oder mehrere“ bedeutet); gleiches gilt für die Verwendung bestimmter Artikel, die zur Einführung von Anspruchsaufzählungen verwendet werden.
  • Auch wenn eine bestimmte Anzahl einer eingeführten Anspruchsaufzählung explizit angegeben ist, wird der Fachmann erkennen, dass eine solche Aufzählung so interpretiert werden sollte, dass sie mindestens die angegebene Anzahl bedeutet (z. B. die bloße Aufzählung von „zwei Aufzählungen“ ohne andere Modifikatoren bedeutet mindestens zwei Aufzählungen oder zwei oder mehr Aufzählungen). Des Weiteren ist in den Fällen, in denen eine Konvention analog zu „mindestens eines von A, B und C usw.“ oder „eines oder mehrere von A, B und C usw.“ verwendet wird, eine solche Konstruktion im Allgemeinen dazu bestimmt, A allein, B allein, C allein, A und B zusammen, A und C zusammen, B und C zusammen, oder A, B und C zusammen zu bedeuten usw.
  • Ferner sollte jedes disjunkte Wort oder jede disjunkte Phrase, das bzw. die zwei oder mehr alternative Begriffe darstellt, sei es in der Beschreibung, den Ansprüchen oder Zeichnungen, so verstanden werden, dass die Möglichkeit des Einschließens eines der Begriffe, des einen oder des anderen Begriffs oder beider Begriffe in Betracht gezogen wird. Beispielsweise sollte unter der Phrase „A oder B“ die Möglichkeiten „A“ oder „B“ oder „A und B“ verstanden werden.
  • Zusätzliche, nicht einschränkende Ausführungsformen der Offenbarung schließen ein:
    • Ausführungsform 1: eine Vorrichtung, die Folgendes umfasst: ein Analogmodul, das einen Delta-Sigma-Analog-Digital-Wandler (ADC) umfasst, wobei der Delta-Sigma-ADC Folgendes umfasst: einen ersten Integrator; einen Quantisierer mit einem Eingang, der mit einem Ausgang des ersten Integrators gekoppelt ist; einen ersten Summierknoten mit einem Ausgang, der mit einem Eingang des ersten Integrators gekoppelt ist; einen Vorwärtskopplungspfad von einem Eingang des Delta-Sigma-ADC zu einem ersten Eingang des ersten Summierknotens; und einen ersten Rückkopplungspfad von einem Ausgang des Quantisierers zu einem zweiten Eingang des ersten Summierknotens; ein digitales Modul, das einen digitalen Filter einschließt, der mit einem Ausgang des Delta-Sigma-ADC gekoppelt ist; und ein Modem, das mit einem Ausgang des digitalen Moduls gekoppelt ist.
    • Ausführungsform 2: die Vorrichtung nach Ausführungsform 1, wobei der Delta-Sigma-ADC ferner Folgendes umfasst: einen zweiten Summierknoten mit einem ersten Eingang, der mit dem Eingang des Delta-Sigma-ADC gekoppelt ist; und einen zweiten Quantisierer mit einem Eingang, der mit einem Ausgang des zweiten Summierknotens gekoppelt ist, und einem Ausgang, der mit einem dritten Eingang des ersten Summierknotens gekoppelt ist.
    • Ausführungsform 3: die Vorrichtung nach einer der Ausführungsformen 1 und 2, wobei der Delta-Sigma-ADC ferner einen zweiten Rückkopplungspfad vom Ausgang des Quantisierers zu einem zweiten Eingang des zweiten Summierknotens umfasst.
    • Ausführungsform 4: die Vorrichtung nach einer der Ausführungsformen 1 bis 3, wobei der erste Rückkopplungspfad und der zweite Rückkopplungspfad jeweils durch einen unterschiedlichen Koeffizienten gekennzeichnet sind.
    • Ausführungsform 5: die Vorrichtung nach einer der Ausführungsformen 1 bis 4, wobei der zweite Summierknoten zum: Empfangen eines Eingangssignals des Delta-Sigma-ADC konfiguriert ist; Subtrahieren eines Signals des zweiten Rückkopplungspfads von dem Eingangssignal, um ein Ausgangssignal zu erzeugen; und zum Zuführen des Ausgangssignals an den zweiten Integrator.
    • Ausführungsform 6: die Vorrichtung nach einer der Ausführungsformen 1 bis 5, wobei der erste Summierknoten konfiguriert ist zum: Empfangen eines Eingangssignals von dem zweiten Integrator; Subtrahieren eines Signals des ersten Rückkopplungspfads und eines Signals des Vorwärtskopplungspfads von dem Eingangssignal, um ein Ausgangssignal zu erzeugen; und zum Zuführen des Ausgangssignals an den ersten Integrator.
    • Ausführungsform 7: die Vorrichtung nach einer der Ausführungsformen 1 bis 6, ferner umfassend ein Verzögerungselement, das mit einem dritten Eingang des ersten Summierknotens gekoppelt ist.
    • Ausführungsform 8: die Vorrichtung nach einer der Ausführungsformen 1 bis 7, ferner umfassend einen Mikrocontroller, der mit dem Modem gekoppelt ist.
    • Ausführungsform 9: ein Analog-Digital-Wandler (ADC), der einen Delta-Sigma-Schleifenfilter umfasst, wobei der Delta-Sigma-Schleifenfilter Folgendes umfasst: einen ersten Integrator; einen ersten Summierknoten mit einem ersten Eingang, der mit einem Ausgang des ersten Integrators gekoppelt ist; einen zweiten Integrator mit einem Eingang, der mit einem Ausgang des ersten Summierknotens gekoppelt ist; einen Quantisierer mit einem Eingang, der mit einem Ausgang des zweiten Integrators gekoppelt ist; einen Eingangs-Vorwärtskopplungspfad von einem Eingang des Delta-Sigma-Schleifenfilters zu einem zweiten Eingang des ersten Summierknotens; einen ersten Rückkopplungspfad von einem Ausgang des Quantisierers zu einem dritten Eingang des ersten Summierknotens; einen zweiten Summierknoten mit einem ersten Eingang, der mit dem Eingang des Delta-Sigma-Schleifenfilters gekoppelt ist, und einem Ausgang, der mit einem Eingang des ersten Integrators gekoppelt ist; und einen zweiten Rückkopplungspfad vom Ausgang des Quantisierers zu dem zweiten Eingang des zweiten Summierknotens.
    • Ausführungsform 10: der ADC von Ausführungsform 9, wobei der zweite Summierknoten konfiguriert ist, um ein Ausgangssignal basierend auf einem Signal des zweiten Rückkopplungspfads und einem Signal am Eingang des Delta-Sigma-Schleifenfilters zu erzeugen.
    • Ausführungsform 11: der ADC nach einer der Ausführungsformen 9 und 10, wobei der erste Summierknoten konfiguriert ist, um ein Ausgangssignal basierend auf einem Signal des ersten Rückkopplungspfads, einem Signal des ersten Integrators und einem Signal des Eingangs-Vorwärtskopplungspfads zu erzeugen.
    • Ausführungsform 12: der ADC nach einer der Ausführungsformen 9 bis 11, ferner umfassend ein Verzögerungselement, das zwischen dem ersten Integrator und dem ersten Summierknoten gekoppelt ist.
    • Ausführungsform 13: der ADC nach einer der Ausführungsformen 9 bis 12, wobei der erste Rückkopplungspfad einen Digital-Analog-Wandler (DAC) einschließt und der erste Rückkopplungspfad durch einen ersten Koeffizienten gekennzeichnet ist und der zweite Rückkopplungspfad einen DAC einschließt und der zweite Rückkopplungspfad durch einen zweiten, unterschiedlichen Koeffizienten gekennzeichnet ist.
    • Ausführungsform 14: der ADC nach einer der Ausführungsformen 9 bis 13, wobei jeder des ersten Rückkopplungspfads, des zweiten Rückkopplungspfads und des Eingangs-Vorwärtskopplungspfads eine Verstärkungsstufe einschließt, die mit einem zugeordneten Summierknoten gekoppelt ist.
    • Ausführungsform 15: ein Analog-Digital-Wandler (ADC), der einen Delta-Sigma-Schleifenfilter umfasst, wobei der Delta-Sigma-Schleifenfilter Folgendes umfasst: einen ersten Summierknoten mit einem ersten Eingang, der mit einem Eingang des Delta-Sigma-Schleifenfilters gekoppelt ist; einen ersten Integrator mit einem Eingang, der mit einem Ausgang des ersten Summierknotens gekoppelt ist; einen zweiten Summierknoten mit einem ersten Eingang, der mit einem Ausgang des ersten Integrators gekoppelt ist; einen zweiten Integrator mit einem Eingang, der mit einem Ausgang des zweiten Summierknotens gekoppelt ist; einen dritten Summierknoten mit einem ersten Eingang, der mit einem Ausgang des zweiten Integrators gekoppelt ist; einen dritten Integrator mit einem Eingang, der mit einem Ausgang des dritten Summierknotens gekoppelt ist; einen Quantisierer mit einem Eingang, der mit einem Ausgang des dritten Integrators gekoppelt ist; einen ersten Eingangs-Vorwärtskopplungspfad von dem Eingang des Delta-Sigma-Schleifenfilters zu einem zweiten Eingang des zweiten Summierknotens; einen ersten Rückkopplungspfad von einem Ausgang des Quantisierers zu einem zweiten Eingang des ersten Summierknotens; und einen zweiten Rückkopplungspfad vom Ausgang des Quantisierers zu einem dritten Eingang des zweiten Summierknotens.
    • Ausführungsform 16: der ADC von Ausführungsform 15, wobei der Delta-Sigma-Schleifenfilter ferner einen zweiten Eingangs-Vorwärtskopplungspfad von dem Eingang des Delta-Sigma-Schleifenfilters zu einem zweiten Eingang des dritten Summierknotens umfasst.
    • Ausführungsform 17: der ADC nach einer der Ausführungsformen 15 und 16, wobei der Delta-Sigma-Schleifenfilter ferner einen dritten Eingangs-Vorwärtskopplungspfad vom Eingang des Delta-Sigma-Schleifenfilters zu einem dritten Eingang des dritten Summierknotens umfasst.
    • Ausführungsform 18: der ADC nach einer der Ausführungsformen 15 bis 17, wobei der Delta-Sigma-Schleifenfilter ferner einen dritten Rückkopplungspfad vom Ausgang des Quantisierers zu einem vierten Eingang des dritten Summierknotens umfasst. Ausführungsform 19: der ADC nach einer der Ausführungsformen 15 bis 18, wobei der erste Rückkopplungspfad, der zweite Rückkopplungspfad und der dritte Rückkopplungspfad jeweils durch einen unterschiedlichen Koeffizienten gekennzeichnet sind.
    • Ausführungsform 20: der ADC nach einer der Ausführungsformen 15 bis 19, ferner umfassend ein Verzögerungselement, das zwischen dem Ausgang des zweiten Integrators und dem ersten Eingang des dritten Summierknotens gekoppelt ist.
    • Ausführungsform 21: ein Analog-Digital-Wandler (ADC), umfassend: einen ersten Kanal, der konfiguriert ist, um ein phasengleiches Signal zu empfangen, und einen ersten Delta-Sigma-Schleifenfilter einschließt; und einen zweiten Kanal, der zum Empfangen eines Quadratursignals konfiguriert ist und ein zweites Delta-Sigma-Schleifenfilter einschließt; wobei der erste Delta-Sigma-Schleifenfilter und der zweite Delta-Sigma-Schleifenfilter jeweils Folgendes umfassen: einen ersten Integrator; einen Quantisierer mit einem Eingang, der mit einem Ausgang des ersten Integrators gekoppelt ist; einen ersten Summierknoten mit einem Ausgang, der mit einem Eingang des ersten Integrators gekoppelt ist; einen Vorwärtskopplungspfad von einem Eingang des Delta-Sigma-Schleifenfilters zu einem ersten Eingang des ersten Summierknotens; und einen ersten Rückkopplungspfad von einem Ausgang des Quantisierers zu einem zweiten Eingang des ersten Summierknotens.
    • Ausführungsform 22: der ADC nach Ausführungsform 21, wobei jeder des ersten Delta-Sigma-Schleifenfilters und des zweiten Delta-Sigma-Schleifenfilters ferner Folgendes umfasst: einen zweiten Summierknoten mit einem ersten Eingang, der mit dem Eingang des Delta-Sigma-Schleifenfilters gekoppelt ist; einen zweiten Integrator mit einem Eingang, der mit einem Ausgang des zweiten Summierknotens gekoppelt ist, und einem Ausgang, der mit einem dritten Eingang des ersten Summierknotens gekoppelt ist; und einen zweiten Rückkopplungspfad vom Ausgang des Quantisierers zu einem zweiten Eingang des zweiten Summierknotens.
    • Ausführungsform 23: der ADC nach einer der Ausführungsformen 21 und 22, ferner umfassend: einen ersten Pfad, der einen Ausgang des ersten Integrators des ersten Delta-Sigma-Schleifenfilters mit einem dritten Eingang des zweiten Summierknotens des zweiten Delta-Sigma-Schleifenfilters koppelt; einen zweiten Pfad, der einen Ausgang des ersten Integrators des zweiten Delta-Sigma-Schleifenfilters mit einem dritten Eingang des zweiten Summierknotens des ersten Delta-Sigma-Schleifenfilters koppelt; einen dritten Pfad, der einen Ausgang des zweiten Integrators des ersten Delta-Sigma-Schleifenfilters mit einem vierten Eingang des ersten Summierknotens des zweiten Delta-Sigma-Schleifenfilters koppelt; und einen vierten Pfad, der einen Ausgang des zweiten Integrators des zweiten Delta-Sigma-Schleifenfilters mit einem vierten Eingang des ersten Summierknotens des ersten Delta-Sigma-Schleifenfilters koppelt.
    • Ausführungsform 24: der ADC nach einer der Ausführungsformen 21 bis 23, wobei mindestens einer des ersten Pfads, des zweiten Pfads, des dritten Pfads und des vierten Pfads einen Multiplexer zum Umschalten einer Polarität eines Koeffizienten eines zugeordneten Pfads einschließt.
    • Ausführungsform 25: der ADC nach einer der Ausführungsformen 21 bis 24, wobei: jeder von dem ersten Pfad, von dem zweiten Pfad, von dem dritten Pfad und von dem vierten Pfad einen programmierbaren Koeffizienten einschließt; und jeder von dem ersten Pfad, dem zweiten Pfad, dem dritten Pfad und dem vierten Pfad konfiguriert ist, um in einem von einem aktivierten Zustand und einem deaktivierten Zustand zu sein.
    • Ausführungsform 26: der ADC nach einer der Ausführungsformen 21 bis 25, ferner umfassend: einen fünften Pfad, der einen Ausgang des ersten Integrators des ersten Delta-Sigma-Schleifenfilters mit einem vierten Eingang des zweiten Summierknotens des ersten Delta-Sigma-Schleifenfilters koppelt; und einen sechsten Pfad, der einen Ausgang des ersten Integrators des zweiten Delta-Sigma-Schleifenfilters mit einem dritten Eingang des zweiten Summierknotens des zweiten Delta-Sigma-Schleifenfilters koppelt.
    • Ausführungsform 27: der ADC einer der Ausführungsformen 21 bis 26, wobei: sowohl der fünfte Pfad als auch der sechste Pfad einen programmierbaren Koeffizienten einschließen; und jeder von dem fünften Pfad und dem sechsten Pfad konfiguriert ist, um in einem von einem aktivierten Zustand und einem deaktivierten Zustand zu sein.
    • Ausführungsform 28: der ADC einer der Ausführungsformen 21 bis 27, ferner umfassend: einen fünften Pfad, der einen Eingang des ersten Delta-Sigma-Schleifenfilters mit einem fünften Eingang des ersten Summierknotens des zweiten Delta-Sigma-Schleifenfilters koppelt; und einen sechsten Pfad, der einen Eingang des zweiten Delta-Sigma-Schleifenfilters mit einem fünften Eingang des ersten Summierknotens des ersten Delta-Sigma-Schleifenfilters koppelt.
    • Ausführungsform 29: der ADC nach einer der Ausführungsformen 21 bis 28, ferner umfassend: einen siebten Pfad, der einen Ausgang des zweiten Integrators des ersten Delta-Sigma-Schleifenfilters mit einem dritten Eingang des zweiten Summierknotens des ersten Delta-Sigma-Schleifenfilters koppelt; und einen achten Pfad, der einen Ausgang des ersten Integrators des ersten Delta-Sigma-Schleifenfilters mit einem sechsten Eingang des ersten Summierknotens des ersten Delta-Sigma-Schleifenfilters koppelt; einen neunten Pfad, der einen Ausgang des zweiten Integrators des zweiten Delta-Sigma-Schleifenfilters mit einem dritten Eingang des zweiten Summierknotens des zweiten Delta-Sigma-Schleifenfilters koppelt; und einen zehnten Pfad, der einen Ausgang des ersten Integrators des zweiten Delta-Sigma-Schleifenfilters mit einem sechsten Eingang des ersten Summierknotens des zweiten Delta-Sigma-Schleifenfilters koppelt.
    • Ausführungsform 30: eine Vorrichtung, die Folgendes umfasst: ein Analogmodul, das einen Delta-Sigma-Analog-Digital-Wandler (ADC) umfasst, wobei der Delta-Sigma-ADC eine Vielzahl von Kanälen umfasst, wobei jeder Kanal Folgendes umfasst: einen ersten Integrator; einen ersten Summierknoten mit einem ersten Eingang, der mit dem Eingang des Delta-Sigma-Schleifenfilters gekoppelt ist, und einen Ausgang, der mit einem Eingang des ersten Integrators gekoppelt ist; einen zweiten Summierknoten mit einem ersten Eingang, der mit einem Ausgang des ersten Integrators gekoppelt ist; einen zweiten Integrator mit einem Eingang, der mit einem Ausgang des zweiten Summierknotens gekoppelt ist; einen Quantisierer mit einem Eingang, der mit einem Ausgang des zweiten Integrators gekoppelt ist; einen Eingangs-Vorwärtskopplungspfad von einem Eingang des Delta-Sigma-Schleifenfilters zu einem zweiten Eingang des zweiten Summierknotens; einen ersten Rückkopplungspfad von einem Ausgang des Quantisierers zu einem dritten Eingang des zweiten Summierknotens; und einen zweiten Rückkopplungspfad vom Ausgang des Quantisierers zu einem zweiten Eingang des ersten Summierknotens; ein digitales Modul, das einen digitalen Filter einschließt, der mit einem Ausgang des Delta-Sigma-ADC gekoppelt ist; und ein Modem, das mit einem Ausgang des digitalen Moduls gekoppelt ist.
    • Ausführungsform 31: Vorrichtung nach Ausführungsform 30, wobei der erste Summierknoten konfiguriert ist, um ein Ausgangssignal basierend auf einem Signal des zweiten Rückkopplungspfads und einem Signal am Eingang des Delta-Sigma-Schleifenfilters zu erzeugen.
    • Ausführungsform 32: Vorrichtung nach einer der Ausführungsformen 30 und 31, wobei der zweite Summierknoten konfiguriert ist, um ein Ausgangssignal basierend auf einem Signal des ersten Rückkopplungspfads, einem Signal des ersten Integrators und einem Signal des Eingangs-Vorwärtskopplungspfads zu erzeugen.
    • Ausführungsform 33: Vorrichtung nach einer der Ausführungsformen 30 bis 32, ferner umfassend ein Switched-Capacitor-Netzwerk, das mit dem Delta-Sigma-ADC gekoppelt und konfiguriert ist, um diesen zu programmieren.
    • Ausführungsform 34: ein Quadratur-Delta-Sigma-Analog-Digital-Wandler (ADC), umfassend: einen ersten Kanal, der konfiguriert ist, um ein phasengleiches Signal zu empfangen, und einen zweiten Kanal, der konfiguriert ist, um ein Quadratur-Signal zu empfangen, wobei jeder des ersten Kanals und des zweiten Kanals Folgendes beinhaltet: einen ersten Integrator; einen ersten Summierknoten mit einem ersten Eingang, der mit dem Eingang des Kanals gekoppelt ist, und einem Ausgang, der mit einem Eingang des ersten Integrators gekoppelt ist; einen zweiten Summierknoten mit einem ersten Eingang, der mit einem Ausgang des ersten Integrators gekoppelt ist; einen zweiten Integrator mit einem Eingang, der mit einem Ausgang des zweiten Summierknotens gekoppelt ist; einen Quantisierer mit einem Eingang, der mit einem Ausgang des zweiten Integrators gekoppelt ist; einen Eingangs-Vorwärtskopplungspfad von einem Eingang des Delta-Sigma-Schleifenfilters zu einem zweiten Eingang des zweiten Summierknotens; und mindestens einen Rückkopplungspfad, der von einem Ausgang des Quantisierers an den ersten Summierknoten und/oder den zweiten Summierknoten gekoppelt ist.
    • Ausführungsform 35: der Quadratur-Delta-Sigma-ADC von Ausführungsform 34, wobei der mindestens eine Rückkopplungspfad Folgendes umfasst: einen ersten Rückkopplungspfad von einem Ausgang des Quantisierers zu einem dritten Eingang des zweiten Summierknotens; und einen zweiten Rückkopplungspfad vom Ausgang des Quantisierers zu einem zweiten Eingang des ersten Summierknotens.
    • Ausführungsform 36: der Quadratur-Delta-Sigma-ADC nach einer der Ausführungsformen 34 und 35, wobei jeder von dem ersten Kanal und dem zweiten Kanal einen dritten Rückkopplungspfad von einem Ausgang des zweiten Integrators zu dem ersten Summierknoten umfasst.
    • Ausführungsform 37: der Quadratur-Delta-Sigma-ADC nach einer der Ausführungsformen 34 bis 36, wobei der dritte Rückkopplungspfad einen programmierbaren Koeffizienten umfasst.
    • Ausführungsform 38: der Quadratur-Delta-Sigma-ADC nach einer der Ausführungsformen 34 bis 37, ferner umfassend einen ersten Kreuzkopplungspfad, der einen Ausgang des ersten Integrators des ersten Kanals mit dem zweiten Summierknoten des zweiten Kanals koppelt; einen zweiten Kreuzkopplungspfad, der einen Ausgang des ersten Integrators des zweiten Kanals mit dem zweiten Summierknoten des ersten Kanals koppelt; einen dritten Kreuzkopplungspfad, der einen Ausgang des zweiten Integrators des ersten Kanals mit dem ersten Summierknoten des zweiten Kanals koppelt; und einen vierten Kreuzkopplungspfad, der einen Ausgang des zweiten Integrators des zweiten Kanals mit dem ersten Summierknoten des ersten Kanals koppelt.
    • Ausführungsform 39: der Quadratur-Delta-Sigma-ADC nach einer der Ausführungsformen 34 bis 38, wobei mindestens einer von dem ersten Kreuzkopplungspfad, dem zweiten Kreuzkopplungspfad, dem dritten Kreuzkopplungspfad und dem vierten Kreuzkopplungspfad eine programmierbare Verstärkung einschließt.
    • Ausführungsform 40: der Quadratur-Delta-Sigma-ADC nach einer der Ausführungsformen 34 bis 39, wobei mindestens einer von dem ersten Kreuzkopplungspfad, von dem zweiten Kreuzkopplungspfad, von dem dritten Kreuzkopplungspfad und von dem vierten Kreuzkopplungspfad einen Multiplexer zum Umschalten einer Polarität eines Koeffizienten eines zugeordneten Pfads einschließt.
    • Ausführungsform 41: ein Analog-Digital-Wandler, umfassend: einen Eingang, der konfiguriert ist, um ein analoges Signal zu empfangen; und erste und zweite auswählbare Kanäle, die jeweils Delta-Sigma-Schleifenfilter umfassen, wobei der erste auswählbare Kanal konfiguriert ist, um ein analoges Signal von dem Eingang zu empfangen, und der zweite auswählbare Kanal konfiguriert ist, um ein anderes analoges Signal 90 Grad phasenverschoben zu dem analogen Signal von dem Eingang zu empfangen.
    • Ausführungsform 42: eine Schaltung, umfassend: eine erste Filterschaltung, die für ein Eingangssignal einer ersten Polarität konfiguriert ist; eine zweite Filterschaltung, die für ein Eingangssignal einer zweiten Polarität konfiguriert ist; und eine Kreuzkopplungsschaltung, die konfiguriert ist, um die erste Filterschaltung und die zweite Filterschaltung operativ zu koppeln.
    • Ausführungsform 43: die Schaltung von Ausführungsform 42, wobei die Kreuzkopplungsschaltung konfiguriert ist zum: operativen Koppeln des Eingangs eines Quantisierers der ersten Filterschaltung mit einem Eingangs-Vorwärtskopplungspfad der zweiten Filterschaltung, und operativen Koppeln des Eingangs eines Quantisierers der zweiten Filterschaltung mit einem Eingangs-Vorwärtskopplungspfad der ersten Filterschaltung.
    • Ausführungsform 44: die Schaltung nach einer der Ausführungsformen 42 und 43, wobei die Kreuzkopplungsschaltung konfiguriert ist zum: operativen Koppeln des Ausgangs eines Zwischenintegrators der ersten Filterschaltung mit einem Summierknoten am Eingang eines Zwischenintegrators der zweiten Filterschaltung; und wirksamen Koppeln des Ausgangs eines Zwischenintegrators der zweiten Filterschaltung mit einem Summierknoten am Eingang eines Zwischenintegrators der ersten Filterschaltung.
    • Ausführungsform 45: die Schaltung nach einer der Ausführungsformen 43 bis 44, ferner umfassend: einen ersten Pfad variabler Verstärkung von einem Eingang eines Quantisierers der ersten Filterschaltung zu einem Summierknoten an einem Eingang eines Zwischenintegrators der ersten Filterschaltung; und einen zweiten Pfad mit variabler Verstärkung eines Eingangs eines Quantisierers der zweiten Filterschaltung zu einem Summierknoten an einem Eingang eines Zwischenintegrators der zweiten Filterschaltung.
    • Ausführungsform 46: die Schaltung nach einer der Ausführungsformen 42 bis 45, wobei eine Verstärkung des ersten Pfads mit variabler Verstärkung und eine Verstärkung des zweiten Pfads mit variabler Verstärkung konfigurierbar sind.
    • Ausführungsform 47: ein Funkfrequenzempfänger, umfassend: einen Analog-Digital-Wandler; und eine Steuerschaltung, die operativ mit dem Analog-Digital-Wandler gekoppelt ist und konfiguriert ist, um eine oder mehrere Betriebseigenschaften des Analog-DigitalWandlers als Reaktion auf eine Anzahl von Auswahlschaltungen zu ändern.
    • Ausführungsform 48: der Empfänger nach Ausführungsform 47, wobei die Steuerschaltlogik ein Switched-Capacitor-Netzwerk ist und eine oder mehrere der Anzahl von Auswahlschaltungen ein Kondensator ist.
    • Ausführungsform 49: der Empfänger nach einer der Ausführungsformen 47 und 48, wobei die eine oder die mehreren Betriebseigenschaften einen oder mehrere Betriebsmodi und einen oder mehrere Betriebsparameter umfassen.
    • Ausführungsform 50: der Empfänger nach einer der Ausführungsformen 47 bis 49, wobei der eine oder die mehreren Betriebsmodi einen Quadraturmodus, einen Tiefpassmodus, einen Tiefpass-Null-Optimierungsmodus und Kombinationen davon umfassen.
    • Ausführungsform 51: der Empfänger nach einer der Ausführungsformen 47 bis 50, wobei der eine oder die mehreren Betriebsparameter eine Mittenfrequenzbandbreite des Analog-Digital-Wandlers einschließen.
    • Ausführungsform 52: Empfänger nach einer der Ausführungsformen 47 bis 51, wobei der eine oder die mehreren Betriebsmodi einen Null-Zwischenfrequenzmodus und einen Niedrig-Zwischenfrequenzmodus umfassen.
    • Ausführungsform 53: Empfänger nach einer der Ausführungsformen 47 bis 52, ferner umfassend einen Digitalfilter, der operativ mit einem Ausgang des Analog-DigitalWandlers gekoppelt ist.
  • Jede Charakterisierung, die in dieser Offenbarung als „typisch“, „herkömmlich“ oder „bekannt“ bezeichnet wird, bedeutet nicht notwendigerweise, dass sie nach dem Stand der Technik offenbart ist oder dass die erörterten Aspekte nach dem Stand der Technik anerkannt werden. Es bedeutet auch nicht notwendigerweise, dass es auf dem betreffenden Gebiet weithin bekannt und wohlverstanden ist oder routinemäßig verwendet wird.
  • Während die vorliegende Offenbarung hierin in Bezug auf bestimmte veranschaulichte Ausführungsformen beschrieben wurde, werden Fachleute erkennen und anerkennen, dass die vorliegende Erfindung nicht darauf beschränkt ist. Vielmehr können viele Ergänzungen, Löschungen und Modifikationen an den veranschaulichten und beschriebenen Ausführungsformen vorgenommen werden, ohne vom Umfang der Erfindung abzuweichen, wie nachfolgend zusammen mit ihren rechtlichen Äquivalenten beansprucht wird. Zusätzlich können Merkmale von einer Ausführungsform mit Merkmalen einer anderen Ausführungsform kombiniert werden, während sie immer noch innerhalb des Schutzumfangs der Erfindung enthalten sind, wie er vom Erfinder in Betracht gezogen wird.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/669131 [0001]

Claims (22)

  1. Programmierbarer Delta-Sigma-Modulator, umfassend: einen ersten Kanal, der zum Empfangen eines phasengleichen Signals konfiguriert ist und einen ersten Delta-Sigma-Schleifenfilter einschließt; und einen zweiten Kanal, der zum Empfangen eines Quadratursignals konfiguriert ist und einen zweiten Delta-Sigma-Schleifenfilter einschließt; der erste Delta-Sigma-Schleifenfilter und der zweite Delta-Sigma-Schleifenfilter jeweils Folgendes umfassen: einen ersten Integrator; einen Quantisierer mit einem Eingang, der mit einem Ausgang des ersten Integrators gekoppelt ist; einen ersten Summierknoten mit einem Ausgang, der mit einem Eingang des ersten Integrators gekoppelt ist; einen Vorwärtskopplungspfad von einem Eingang des Delta-Sigma-Schleifenfilters zu einem ersten Eingang des ersten Summierknotens; und einen ersten Rückkopplungspfad von einem Ausgang des Quantisierers zu einem zweiten Eingang des ersten Summierknotens; und eine Auswahleinheit zum: Auswählen des ersten Kanals oder des zweiten Kanals als Reaktion auf einen Tiefpassmodus-Betrieb; und Auswählen des anderen des ersten Kanals und des zweiten Kanals als Reaktion auf einen Quadraturmodus-Betrieb.
  2. Programmierbarer Delta-Sigma-Modulator, umfassend: einen ersten Kanal, der zum Empfangen eines phasengleichen Signals konfiguriert ist und einen ersten Delta-Sigma-Schleifenfilter einschließt; und einen zweiten Kanal, der zum Empfangen eines Quadratursignals konfiguriert ist und einen zweiten Delta-Sigma-Schleifenfilter einschließt; wobei der erste Delta-Sigma-Schleifenfilter und der zweite Delta-Sigma-Schleifenfilter jeweils Folgendes umfassen: einen Integrator; einen Quantisierer mit einem Eingang, der mit einem Ausgang des Integrators gekoppelt ist; einen Summierknoten mit einem Ausgang, der mit einem Eingang des Integrators gekoppelt ist; einen Vorwärtskopplungspfad von einem Eingang des Delta-Sigma-Schleifenfilters zu einem ersten Eingang des Summierknotens; und einen ersten Rückkopplungspfad von einem Ausgang des Quantisierers zu einem zweiten Eingang des Summierknotens; und mindestens einen Kreuzkopplungspfad zwischen dem ersten Delta-Sigma-Schleifenfilter und dem zweiten Delta-Sigma-Schleifenfilter, wobei der mindestens eine Kreuzkopplungspfad einen oder mehrere programmierbare Koeffizienten zum Konfigurieren des programmierbaren Delta-Sigma-Modulators in einem Tiefpassmodus oder einem Quadraturmodus einschließt.
  3. Programmierbarer Delta-Sigma-Modulator nach Anspruch 2, wobei der erste Delta-Sigma-Schleifenfilter und der zweite Delta-Sigma-Schleifenfilter jeweils ferner Folgendes umfassen: einen zusätzlichen Summierknoten mit einem ersten Eingang, der mit dem Eingang des Delta-Sigma-Schleifenfilters gekoppelt ist; einen zusätzlichen Integrator mit einem Eingang, der mit einem Ausgang des zusätzlichen Summierknotens gekoppelt ist, und einem Ausgang, der mit einem dritten Eingang des Summierknotens gekoppelt ist; und einen zweiten Rückkopplungspfad vom Ausgang des Quantisierers zu einem zweiten Eingang des zusätzlichen Summierknotens.
  4. Programmierbarer Delta-Sigma-Modulator nach Anspruch 3, ferner umfassend: einen ersten Pfad, der einen Ausgang des ersten Integrators des ersten Delta-Sigma-Schleifenfilters mit einem dritten Eingang des zweiten Summierknotens des zweiten Delta-Sigma-Schleifenfilters koppelt; einen zweiten Pfad, der einen Ausgang des ersten Integrators des zweiten Delta-Sigma-Schleifenfilters mit einem dritten Eingang des zweiten Summierknotens des ersten Delta-Sigma-Schleifenfilters koppelt; einen dritten Pfad, der einen Ausgang des zusätzlichen Integrators des ersten Delta-Sigma-Schleifenfilters mit einem vierten Eingang des zusätzlichen Summierknotens des zweiten Delta-Sigma-Schleifenfilters koppelt; und einen vierten Pfad, der einen Ausgang des zusätzlichen Integrators des zweiten Delta-Sigma-Schleifenfilters mit einem vierten Eingang des zusätzlichen Summierknotens des ersten Delta-Sigma-Schleifenfilters koppelt.
  5. Programmierbarer Delta-Sigma-Modulator nach Anspruch 4, wobei mindestens einer des ersten Pfads, des zweiten Pfads, des dritten Pfads und des vierten Pfads einen Multiplexer zum Umschalten einer Polarität eines Koeffizienten eines zugeordneten Pfads einschließt.
  6. Programmierbarer Delta-Sigma-Modulator nach Anspruch 4, wobei: jeder des ersten Pfads, des zweiten Pfads, des dritten Pfads und des vierten Pfads einen programmierbaren Koeffizienten einschließt; und jeder von dem ersten Pfad, dem zweiten Pfad, dem dritten Pfad und dem vierten Pfad konfiguriert ist, um in einem von einem aktivierten Zustand und einem deaktivierten Zustand zu sein.
  7. Programmierbarer Delta-Sigma-Modulator nach Anspruch 4, ferner umfassend: einen fünften Pfad, der einen Ausgang des Integrators des ersten Delta-Sigma-Schleifenfilters mit einem fünften Eingang des Summierknotens des ersten Delta-Sigma-Schleifenfilters koppelt; und einen sechsten Pfad, der einen Ausgang des Integrators des zweiten Delta-Sigma-Schleifenfilters mit einem fünften Eingang des Summierknotens des zweiten Delta-Sigma-Schleifenfilters koppelt.
  8. Programmierbarer Delta-Sigma-Modulator nach Anspruch 7, wobei: jeder des fünften Pfads und des sechsten Pfads einen programmierbaren Koeffizienten einschließt; und jeder von dem fünften Pfad und dem sechsten Pfad konfiguriert ist, um in einem von einem aktivierten Zustand und einem deaktivierten Zustand zu sein.
  9. Programmierbarer Delta-Sigma-Modulator nach Anspruch 4, ferner umfassend: einen fünften Pfad, der einen Eingang des ersten Delta-Sigma-Schleifenfilters mit einem fünften Eingang des Summierknotens des zweiten Delta-Sigma-Schleifenfilters koppelt; und einen sechsten Pfad, der einen Eingang des zweiten Delta-Sigma-Schleifenfilters mit einem fünften Eingang des Summierknotens des ersten Delta-Sigma-Schleifenfilters koppelt.
  10. Programmierbarer Delta-Sigma-Modulator nach Anspruch 9, ferner umfassend: einen siebten Pfad, der einen Ausgang des zusätzlichen Integrators des ersten Delta-Sigma-Schleifenfilters mit einem vierten Eingang des zusätzlichen Summierknotens des ersten Delta-Sigma-Schleifenfilters koppelt; einen achten Pfad, der einen Ausgang des Integrators des ersten Delta-Sigma-Schleifenfilters mit einem sechsten Eingang des Summierknotens des ersten Delta-Sigma-Schleifenfilters koppelt; einen neunten Pfad, der einen Ausgang des zusätzlichen Integrators des zweiten Delta-Sigma-Schleifenfilters mit einem vierten Eingang des zusätzlichen Summierknotens des zweiten Delta-Sigma-Schleifenfilters koppelt; und einen zehnten Pfad, der einen Ausgang des Integrators des zweiten Delta-Sigma-Schleifenfilters mit einem sechsten Eingang des Summierknotens des zweiten Delta-Sigma-Schleifenfilters koppelt.
  11. Programmierbarer Empfänger, umfassend: ein analoges Modul, das einen programmierbaren Delta-Sigma-Analog-Digital-Wandler (ADC) umfasst, wobei der Delta-Sigma-ADC Folgendes umfasst: einen ersten und einen zweiten Kanal, wobei der erste und der zweite Kanal jeweils einen Schleifenfilter einschließen; mindestens einen ersten Kreuzkopplungspfad, der den ersten Kanal mit dem zweiten Kanal koppelt; und mindestens einen zweiten Kreuzkopplungspfad, der den zweiten Kanal mit dem ersten Kanal koppelt, wobei jeder des mindestens einen ersten Kreuzkopplungspfads und des mindestens einen zweiten Kreuzkopplungspfads einen programmierbaren Koeffizienten und einen Multiplexer zum Umschalten einer Polarität des programmierbaren Koeffizienten einschließt; und ein digitales Modul, das einen digitalen Filter einschließt, der mit einem Ausgang des Delta-Sigma-ADC gekoppelt ist.
  12. Programmierbarer Empfänger nach Anspruch 11, wobei jeder des ersten Kanals und des zweiten Kanals Folgendes einschließt: einen ersten Integrator; einen ersten Summierknoten mit einem ersten Eingang, der mit einem Eingang des Kanals gekoppelt ist, und einem Ausgang, der mit einem Eingang des ersten Integrators gekoppelt ist; einen zweiten Summierknoten mit einem ersten Eingang, der mit einem Ausgang des ersten Integrators gekoppelt ist; einen zweiten Integrator mit einem Eingang, der mit einem Ausgang des zweiten Summierknotens gekoppelt ist; einen Quantisierer mit einem Eingang, der mit einem Ausgang des zweiten Integrators gekoppelt ist; einen Eingangs-Vorwärtskopplungspfad von dem Eingang des Kanals zu einem zweiten Eingang des zweiten Summierknotens; einen ersten Rückkopplungspfad von einem Ausgang des Quantisierers zu einem dritten Eingang des zweiten Summierknotens; und einen zweiten Rückkopplungspfad vom Ausgang des Quantisierers zu einem zweiten Eingang des ersten Summierknotens.
  13. Programmierbarer Empfänger nach Anspruch 12, wobei der erste Summierknoten konfiguriert ist, um ein Ausgangssignal basierend auf einem Signal des zweiten Rückkopplungspfads und einem Signal an dem Eingang des Kanals zu erzeugen, und der zweite Summierknoten konfiguriert ist, um ein Ausgangssignal basierend auf einem Signal des ersten Rückkopplungspfads, einem Signal von dem ersten Integrator und einem Signal des Eingangs-Vorwärtskopplungspfads zu erzeugen.
  14. Programmierbarer Empfänger nach Anspruch 11, der ferner ein geschaltetes Kondensatornetzwerk umfasst, das mit dem Delta-Sigma ADC gekoppelt und dafür konfiguriert ist, diesen zu programmieren.
  15. Quadratur-Delta-Sigma-Analog-Digital-Wandler (ADC), umfassend: einen ersten Kanal, der konfiguriert ist, um ein phasengleiches Signal zu empfangen, und einen zweiten Kanal, der konfiguriert ist, um ein Quadratur-Signal zu empfangen, wobei jeder des ersten Kanals und des zweiten Kanals Folgendes beinhaltet: einen ersten Integrator; einen ersten Summierknoten mit einem ersten Eingang, der mit einem Eingang des Kanals gekoppelt ist, und einem Ausgang, der mit einem Eingang des ersten Integrators gekoppelt ist; einen zweiten Summierknoten mit einem ersten Eingang, der mit einem Ausgang des ersten Integrators gekoppelt ist; einen zweiten Integrator mit einem Eingang, der mit einem Ausgang des zweiten Summierknotens gekoppelt ist; einen Quantisierer mit einem Eingang, der mit einem Ausgang des zweiten Integrators gekoppelt ist; einen Eingangs-Vorwärtskopplungspfad von dem Eingang des Kanals zu einem zweiten Eingang des zweiten Summierknotens; und mindestens einen Rückkopplungspfad, der von einem Ausgang des Quantisierers an mindestens einen von dem ersten Summierknoten und/oder dem zweiten Summierknoten gekoppelt ist; und mindestens einen zusätzlichen Rückkopplungspfad, der von einem Ausgang des zweiten Integrators an den ersten Summierknoten gekoppelt ist und einen programmierbaren Koeffizienten einschließt.
  16. Quadratur-Delta-Sigma-ADC nach Anspruch 15, wobei der mindestens eine Rückkopplungspfad Folgendes umfasst: einen ersten Rückkopplungspfad von einem Ausgang des Quantisierers zu einem dritten Eingang des zweiten Summierknotens; und einen zweiten Rückkopplungspfad vom Ausgang des Quantisierers zu einem zweiten Eingang des ersten Summierknotens.
  17. Quadratur-Delta-Sigma ADC nach Anspruch 16, wobei der mindestens eine zusätzliche Rückkopplungspfad einen dritten Rückkopplungspfad von einem Ausgang des zweiten Integrators zu dem ersten Summierknoten umfasst, wobei der dritte Rückkopplungspfad [[a]] den programmierbaren Koeffizienten zum Konfigurieren einer Verstärkung des zugeordneten Kanals umfasst.
  18. Quadratur-Delta-Sigma-ADC nach Anspruch 15, ferner umfassend: einen ersten Kreuzkopplungspfad, der einen Ausgang des ersten Integrators des ersten Kanals mit dem ersten Summierknoten des zweiten Kanals koppelt; einen zweiten Kreuzkopplungspfad, der einen Ausgang des ersten Integrators des zweiten Kanals mit dem ersten Summierknoten des ersten Kanals koppelt; einen dritten Kreuzkopplungspfad, der einen Ausgang des zweiten Integrators des ersten Kanals mit dem zweiten Summierknoten des zweiten Kanals koppelt; und einen vierten Kreuzkopplungspfad, der einen Ausgang des zweiten Integrators des zweiten Kanals mit dem zweiten Summierknoten des ersten Kanals koppelt.
  19. Quadratur-Delta-Sigma-ADC nach Anspruch 18, wobei mindestens einer von dem ersten Kreuzkopplungspfad, dem zweiten Kreuzkopplungspfad, dem dritten Kreuzkopplungspfad und dem vierten Kreuzkopplungspfad eine programmierbare Verstärkung einschließt.
  20. Quadratur-Delta-Sigma-ADC nach Anspruch 18, wobei mindestens einer von dem ersten Kreuzkopplungspfad, von dem zweiten Kreuzkopplungspfad, von dem dritten Kreuzkopplungspfad und von dem vierten Kreuzkopplungspfad einen Multiplexer zum Umschalten einer Polarität eines Koeffizienten eines zugeordneten Pfads einschließt.
  21. Programmierbarer Delta-Sigma-Modulator nach Anspruch 1, wobei ein codiertes Signal, das im Quadraturmodus verarbeitet wird, zwei Nullen in dem Signalband aufweist.
  22. Programmierbarer Delta-Sigma-Modulator nach Anspruch 1, wobei ein codiertes Signal, das im Tiefpassmodus verarbeitet wird, mindestens eine Null in dem Signalband und mindestens eine Null in dem Bildband aufweist.
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