DE112015006867T5

DE112015006867T5 - Signalgenerator

Info

Publication number: DE112015006867T5
Application number: DE112015006867.8T
Authority: DE
Inventors: Osamu Wada; Hiroyuki Mizutani; Kenichi Tajima; Morishige Hieda
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2015-10-01
Filing date: 2015-10-01
Publication date: 2018-05-17
Anticipated expiration: 2035-10-02
Also published as: JP6066015B1; JPWO2017056287A1; US20180267159A1; CN108139472A; WO2017056287A1; DE112015006867B4

Abstract

Ein Signalgenerator nach der Erfindung enthält: eine Bezugssignalquelle, die konfiguriert ist zum Ausgeben eines Taktsignals; eine Phasenregelkreis-(PLL-) Schaltung, die konfiguriert ist zum Erzeugen eines Chirpsignals als eine Schaltung vom Rückkopplungsschleifentyp, enthaltend einen Frequenzteiler, unter Verwendung des Taktsignals; und einen Linearitätsverbesserungsprozessor, der konfiguriert ist zum Erfassen einer Frequenz eines Chirpsignals einer M-ten Periode, das von der PLL-Schaltung erzeugt wurde, wobei M eine ganze Zahl größer als oder gleich 1 ist, und zum Steuern eines Teilungsverhältnisses des Frequenzteilers derart, dass eine Differenz zwischen einer Frequenz eines Chirpsignals, das in der (M+1)-ten und nachfolgenden Perioden in der PLL-Schaltung erzeugt wurde, und einer gewünschten Frequenz kleiner als eine Differenz zwischen der erfassten Frequenz und der gewünschten Frequenz wird. Mit dieser Konfiguration ist es möglich, eine Linearitätsverschlechterung eines Chirpsignals, die den Einfluss einer geschlossenen Schleifenkonfiguration einer PLL-Schaltung oder einer Zeitkonstanten eines LF enthält, zu kompensieren, während ein Anhalten eines Radarsystems vermieden wird.

Description

TECHNISCHES GEBIET
Die vorliegende Erfindung bezieht sich auf einen Signalgenerator, der eine Schaltung ist, die eine Signalwellenform erzeugt.
STAND DER TECHNIK
Signalgeneratoren sind Schaltungen, die in der Lage sind, eine gewünschte Signalwellenform oder ein Signal mit einer gewünschten Frequenz zu erzeugen. Beispielsweise ist ein Signalgenerator konfiguriert unter Verwendung einer Phasenregelkreis-(PLL-)Schaltung (PLL = phase locked loop), eines digitalen Direktsynthesizers (DDS = direct digital synthesizer) oder dergleichen.
PLL-Schaltungen enthalten einen spannungsgesteuerten Oszillator (VCO = voltage controlled oscillator), einen Frequenzteiler, einen Schleifenfilter (LF = loop filter), einen Phasenfrequenzdetektor (PFD = phase frequency detector) und eine Bezugssignalquelle. PLL-Schaltungen vergleichen die Phase eines Signals, das durch Teilen der Frequenz eines Ausgangssignals eines spannungsgesteuerten Oszillators (VCO) erhalten wurde, mit der Phase der Bezugssignalquelle und führen einen Strom oder eine Spannung entsprechend dem sich ergebenden Fehler durch das LF zurück zu dem VCO, um die Oszillationsfrequenz des VCO zu stabilisieren.
Bei frequenzmodulierten Dauerstrichradar-(FMCW-)Vorrichtungen (FMCW = frequency modulated continuous-wave) wird ein von einem Sender gesendetes Chirpsignal durch ein Erfassungszielobjekt reflektiert, und die reflektierte Welle wird von einem Empfänger empfangen. In dem Empfänger mischt ein Mischer das Empfangssignal mit einem Sendesignal, das von dem Sender zu der Zeit des Empfangs gesendet wurde. Da die Frequenz eines Ausgangssignals des Mischers durch eine Zeitdifferenz zwischen dem Empfangssignal und dem Sendesignal bestimmt wird, werden ein Abstand zu dem Erfassungszielobjekt, eine relative Geschwindigkeit oder dergleichen anhand des Ausgangssignals des Mischers berechnet. Als ein Chirpsignal für derartige Radaranwendungen wird ein Signal mit einer Zeit/Frequenz-Charakteristik einer Dreieckwelle oder einer Sägezahnwelle verwendet. Es ist erforderlich, dass eine Frequenzänderung mit Bezug auf die Zeit linear ist (Frequenz wird linear mit der Zeit gewobbelt).
In dem Fall des Erzeugens eines Chirpsignals in einer PLL-Schaltung ist bekannt, dass sich die Linearität in der Nähe des maximalen Punktes und des minimalen Punktes eines Chirpsignals einer dreieckigen Wellenform verschlechtert, wie beispielsweise in dem Nichtpatentdokument 1 beschrieben ist.
16 ist ein Diagramm, das ein Beispiel für eine Zeit/FrequenzCharakteristik eines Ausgangssignals in einem Fall illustriert, in welchem ein Chirpsignal mit einer dreieckigen Wellenform durch eine PLL-Schaltung erzeugt wird. Die horizontale Achse stellt die Zeit dar, und die vertikale Achse stellt die Frequenz dar. Da die PLL-Schaltung die Konfiguration einer geschlossenen Schleife und eines LF hat, tritt eine Verzögerung der Antwort aufgrund einer Zeitkonstanten auf. Als ein Ergebnis des Auftretens der Verzögerung tritt ein Überschwung oder ein Unterschwung in dem von der PLL-Schaltung ausgegebenen Chirpsignal auf, was zu einer Verschlechterung der Linearität führt. Hier ist das von der PLL-Schaltung ausgegebene Chirpsignal in der Zeitachsenrichtung und in der Frequenzachsenrichtung mit Bezug auf ein gewünschtes Chirpsignal aufgrund der Verzögerung der Antwort verschoben.
Beispielsweise beschreibt das Patentdokument 1 als Stand der Technik zum Kompensieren der Verschlechterung der Linearität eines von einer PLL-Schaltung ausgegebenen Chirpsignals eine Konfiguration eines Signalgenerators unter Verwendung einer PLL-Schaltung und eines Frequenzdetektors. In diesem Signalgenerator wird die Zeit/Frequenz-Charakteristik eines Ausgangssignals eines DAC in die PLL-Schaltung eingegeben, während diesem ermöglicht wird, eine Dreieck-Wellenformdarstellung zu haben, und ein PFD vergleicht die Phase des Ausgangssignals des DAC mit der Phase eines Signals, das durch Teilen der Frequenz eines Ausgangssignals des VCO erhalten wurde. Auf diese Weise wird ein Chirpsignal erzeugt. Weiterhin wird die V/F-Charakteristik gemessen durch Erfassen einer Steuerspannung und einer Ausgangsfrequenz des VCO, und die Zeit/Frequenz-Charakteristik eines Ausgangssignals des DAC wird in einer solchen Weise gesteuert, dass die Nichtlinearität der V/F-Charakteristik kompensiert wird. Auf diese Weise wird die Linearität eines Chirpsignals verbessert.
Jedoch hat dieser Signalgenerator einen Nachteil dahingehend, dass selbst in einem Fall, in welchem die Kompensation der nichtlinearen V/F-Charakteristik des VCO durchgeführt wird, die Kompensation der Verschlechterung der Linearität aufgrund der geschlossenen Schleifenkonfiguration der PLL-Schaltung und/oder einer Zeitkonstanten des LF nicht durchgeführt werden kann.
Im Nichtpatentdokument 2, das der Stand der Technik ist, der sich auf die Kompensation der Linearität eines von einer PLL-Schaltung ausgegebenen Chirpsignals bezieht, wird eine Konfiguration eines Signalgenerators beschrieben, in welchem eine PLL-Schaltung und eine Steuereinheit zum Messen einer Phase eines durch Teilen der Frequenz eines Ausgangssignals eines VCO erhaltenen Signals und einer Phase eines Ausgangssignals einer Bezugssignalquelle zum Steuern eines Frequenzteilers verwendet werden. In diesem Signalgenerator wird eine Übertragungsfunktion der PLL-Schaltung geschätzt, und eine Phase eines Ausgangssignals des VCO wird anhand der gemessenen Phase des durch Teilen der Frequenz des Ausgangssignals des VCO erhaltenen Signals vorhergesagt. Weiterhin wird der Frequenzteiler gesteuert durch Verwenden der Übertragungsfunktion in einer solchen Weise, dass eine Differenz zwischen der vorhergesagten Phase des Ausgangssignals des VCO und einer gewünschten Phase des Ausgangssignals des VCO gelöscht wird. Bei diesem Signalgenerator ist es möglich, die Verschlechterung der Linearität eines Chirpsignals aufgrund einer geschlossenen Schleifenkonfiguration der PLL-Schaltung oder einer Zeitkonstanten des LF zu kompensieren.
ZITIERUNGSLISTE
PATENTLITERATUR
Patentdokument 1: japanische Patentanmeldungsveröffentlichung Nr. 2014-62824
NICHTPATENTLITERATUR
Nichtpatentdokument 1: S. Ayhan et al., „FPGA Controlled DDS Based Frequency Sweep Generation of High Linearity for FMCW Radar Systems“, Microwave Conference 2012 The 7th German.
Nichtpatentdokument 2: M. Pichler et al., „Phase-error Measurement and Compensation in PLL Frequency Synthesizers for FMCW Sensors-II: Theory“, IEEE Transaction on Circuits and Systems-I: Regular Papers.
KURZFASSUNG DER ERFINDUNG
TECHNISCHES PROBLEM
Jedoch wird bei dem Signalgenerator nach dem einschlägigen Stand der Technik, der in dem Nichtpatentdokument 2 offenbart ist, da die Übertragungsfunktion der PLL-Schaltung aufgrund einer Temperaturänderung und/oder einer Altersverschlechterung variiert, die Linearität eines Chirpsignals verschlechtert, wenn die Differenz zwischen der geschätzten Übertragungsfunktion und einer tatsächlichen Übertragungsfunktion zunimmt. Aus diesem Grund ist es erforderlich, die häufige Schätzung der sich jeden Moment ändernden Übertragungsfunktion fortzusetzen. Somit besteht ein Nachteil dahingehend, dass ein Radarsystem angehalten werden muss, während die Schätzung durchgeführt wird. Wie vorstehend beschrieben ist, besteht im Stand der Technik ein Nachteil dahingehend, dass es schwierig ist, die Verschlechterung der Linearität eines Chirpsignals, das den Einfluss einer geschlossenen Schleifenkonfiguration einer PLL-Schaltung und einer Zeitkonstanten eines LF enthält, während des tatsächlichen Betriebs eines Radars zu kompensieren.
Die vorliegende Erfindung wurde gemacht, um die vorbeschriebenen Probleme zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, einen Signalgenerator anzugeben, der eine Verschlechterung der Linearität eines Chirpsignals, das den Einfluss einer geschlossenen Schleifenkonfiguration einer PLL-Schaltung und/oder einer Zeitkonstanten eines LF enthält, kompensiert, während ein Anhalten eines Radarsystems vermieden wird.
LÖSUNG DES PROBLEMS
Ein Signalgenerator nach der Erfindung enthält: eine Bezugssignalquelle, die zum Ausgeben eines Tatsignals konfiguriert ist; eine Phasenregelschleifen-Schaltung (PLL-Schaltung), die konfiguriert ist zum Erzeugen eines Chirpsignals als eine Schaltung vom Rückkopplungsschleifentyp, die einen Frequenzteiler enthält, unter Verwendung des Taktsignals; und einen Linearitätsverbesserungsprozessor, der konfiguriert ist zum Erfassen einer Frequenz eines Chirpsignals in einer M-ten Periode, das von der PLL-Schaltung erzeugt wurde, wobei M eine ganze Zahl größer als oder gleich 1 ist, und konfiguriert ist zum Steuern eines Teilungsverhältnisses des Frequenzteilers in einer Weise, die bewirkt, dass eine Differenz zwischen einer gewünschten Frequenz und einer Frequenz eines Chirpsignals, das in der (M+1)-ten und nachfolgenden Perioden in der PLL-Schaltung erzeugt wurde, kleiner als eine Differenz zwischen der erfassten Frequenz und der gewünschten Frequenz wird.
VORTEILHAFTE WIRKUNGEN DER ERFINDUNG
Gemäß dieser Erfindung ist es möglich, die Linearitätsverschlechterung eines Chirpsignals, das den Einfluss einer geschlossenen Schleifenkonfiguration einer PLL-Schaltung und/oder einer Zeitkonstanten eines LF enthält, zu kompensieren, während ein Anhalten eines Radarsystems vermieden wird.
Figurenliste

1 ist ein Konfigurationsdiagramm, das ein Konfigurationsbeispiel eines Signalgenerators 30 nach einem ersten Ausführungsbeispiel illustriert.
2 ist ein Konfigurationsdiagramm, das ein Konfigurationsbeispiel eines Linearitätsverbesserungsprozessors 20 nach dem ersten Ausführungsbeispiel illustriert.
3 ist ein Flussdiagramm, das ein Beispiel für eine Operation des Berechnens von Teilungsverhältnissen in dem Linearitätsverbesserungsprozessor 20 nach dem ersten Ausführungsbeispiel illustriert.
4 ist ein Diagramm, das Teilungsverhältnisses eines variablen Frequenzteilers 3 in einem Chirpsignal einer M-ten Periode illustriert.
5 ist ein Diagramm, das eine Zeit/Frequenz-Charakteristik eines von einer PLL-Schaltung 10 ausgegebenen Chirpsignals in der M-ten Periode illustriert.
6 ist ein Diagramm, das N_M+1(t+D), das durch eine Teilungsverhältnis-Berechnungsvorrichtung 105 berechnet wurde, illustriert.
7 ist ein Konfigurationsdiagramm, das ein Konfigurationsbeispiel für einen Signalgenerator 31 nach einem zweiten Ausführungsbeispiel illustriert.
8 ist ein Konfigurationsdiagramm, das ein Konfigurationsbeispiel für einen Linearitätsverbesserungsprozessor 21 nach dem zweiten Ausführungsbeispiel illustriert.
9 ist ein Flussdiagramm, das ein Beispiel für eine Berechnungsoperation von Frequenzdaten in dem Linearitätsverbesserungsprozessor 21 nach dem zweiten Ausführungsbeispiel illustriert.
10 ist ein Diagramm, das in einen DDS 6 eingegebene Frequenzdaten in einem Chirpsignal einer M-ten Periode illustriert.
11 ist ein Diagramm, das k_M+1(t+D), das von einer Frequenzdaten-Berechnungsvorrichtung 106 berechnet wurde, illustriert.
12 ist ein Konfigurationsdiagramm, das ein Konfigurationsbeispiel für einen Signalgenerator 32 nach einem dritten Ausführungsbeispiel illustriert.
13 ist ein Konfigurationsdiagramm, das ein Konfigurationsbeispiel für einen Linearitätsverbesserungsprozessor 22 nach dem dritten Ausführungsbeispiel illustriert.
14 ist ein Flussdiagramm, das ein Beispiel für eine Berechnungsoperation von Frequenzdaten in dem Linearitätsverbesserungsprozessor 22 nach dem dritten Ausführungsbeispiel illustriert.
15 ist ein Diagramm, das h_M+1(t+D), das durch eine f_LO-Berechnungsvorrichtung 107 berechnet wurde, illustriert.
16 ist ein Diagramm, das ein Beispiel für eine Zeit/FrequenzCharakteristik eines Ausgangssignals in einem Fall, in welchem ein Chirpsignal mit einer dreieckigen Wellenform durch eine PLL-Schaltung erzeugt wird, illustriert.

BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
Erstes Ausführungsbeispiel
Ein erstes Ausführungsbeispiel der vorliegenden Erfindung wird nachfolgend beschrieben.
1 ist ein Konfigurationsdiagramm, das ein Konfigurationsbeispiel für einen Signalgenerator 30 nach einem ersten Ausführungsbeispiel illustriert. Der Signalgenerator 30 enthält eine Bezugssignalquelle 1, eine PLL-Schaltung 10 und einen Linearitätsverbesserungsprozessor 20. Die PLL-Schaltung 10 enthält einen VCO 2, einen variablen Frequenzteiler 3, einen PFD 4 und ein LF 5. Ein Symbol f_CLK stellt die Frequenz eines von der Bezugssignalquelle 1 ausgegebenen Taktsignals dar.
Die Bezugssignalquelle 1 ist ein Oszillator, der ein Taktsignal des vorliegenden Signalgenerators 30 ausgibt. Beispielsweise werden ein Kristalloszillator, eine PLL-Schaltung oder dergleichen, die in der Lage sind, eine genaue Frequenz auszugeben, als die Bezugssignalquelle 1 verwendet. Ein Oszillator jeder Konfiguration kann als die Bezugssignalquelle 1 verwendet werden, solange der Oszillator eine genaue Frequenz ausgeben kann. Ein Ausgangsanschluss der Bezugssignalquelle 1 ist mit einem Bezugssignal-Eingangsanschluss der PLL-Schaltung 10 verbunden. Die Bezugssignalquelle 1 oszilliert mit f_CLK und gibt ein Ausgangssignal hiervon zu der PLL-Schaltung 10 aus.
Der VCO 2 ist ein Oszillator, der die Oszillationsfrequenz durch die Spannung steuert. In dem VCO 2 wird beispielsweise ein Oszillator, der die Oszillationsfrequenz durch eine Diode mit variabler Kapazität verändert, verwendet. Die Kapazität der Diode mit variabler Kapazität wird gemäß einer angelegten Spannung geändert. Als eine Folge ändert sich die Resonanzfrequenz einer Resonanzschaltung, die die Diode mit variabler Kapazität enthält, und die Oszillationsfrequenz ändert sich. Ein Oszillator beliebiger Konfiguration kann als der VCO 2 verwendet werden, solange die Oszillationsfrequenz des Oszillators sich gemäß der Spannung ändert. Ein Eingangsanschluss des VCO 2 ist mit einem Ausgangsanschluss des LF 5 verbunden, und ein Ausgangsanschluss des VCO 2 ist mit einem Eingangsanschluss des variablen Frequenzteilers 3 und einem Ausgangsanschluss der PLL-Schaltung 10 verbunden.
Der variable Frequenzteiler 3 ist eine Schaltung, die die Frequenz eines von dem VCO 2 eingegebenen Signals gemäß einem das Teilungsverhältnis anzeigenden Signal, das von dem Linearitätsverbesserungsprozessor 20 eingegeben wurde, durch N teilt und ein Signal der geteilten Frequenz zu dem PFD 4 ausgibt. Es ist zu beachten, dass N eine reelle Zahl ist. In dem variablen Frequenzteiler 3 kann beispielsweise ein vor Ort programmierbares Gate-Array (FPGA = field programmable gate array) verwendet werden, das in der Lage ist, die Operationsverarbeitung eines digitalen Signals mit hoher Geschwindigkeit durchzuführen. Der variable Frequenzteiler 3 kann jede Konfiguration verwenden, solange die Konfiguration die Ausgabe eines Signals mit einer Frequenz, die gleich dem 1/N-fachen der Frequenz eines Eingangssignals ist, ermöglicht. Darüber hinaus kann ein Teiler für ganzzahlige Frequenzen oder ein Teiler für Dezimalfrequenzen verwendet werden. Der Eingangsanschluss des variablen Frequenzteilers 3 ist mit dem Ausgangsanschluss des VCO 2 verbunden. Ein Steueranschluss des variablen Frequenzteilers 3 ist mit einem Steueranschluss der PLL-Schaltung 10 verbunden, und ein Ausgangsanschluss des variablen Frequenzteilers 3 ist mit einem Vergleichssignal-Eingangsanschluss des PFD 4 verbunden.
Der PFD 4 ist eine Schaltung, die Phasen eines von der Bezugssignalquelle 1 ausgegebenen Taktsignals und eines von dem variablen Frequenzteiler 3 ausgegebenen Signals vergleicht und ein Signal mit einer Impulsbreite, die der Phasendifferenz entspricht, zu dem LF 5 ausgibt. Der Bezugssignal-Eingangsanschluss des PFD 4 ist mit einem Bezugssignal-Eingangsanschluss der PLL-Schaltung 10 verbunden. Der Vergleichssignal-Eingangsanschluss des PFD 4 ist mit dem Ausgangsanschluss des variablen Frequenzteilers 3 verbunden, und ein Ausgangsanschluss des PFD 4 ist mit einem Eingangsanschluss des LF 5 verbunden.
Das LF 5 ist ein Filter, das ein von dem PFD 4 ausgegebenes Signal mit Impulsform glättet und das Signal zu dem VCO 2 als eine Steuerspannung für den VCO 2 ausgibt. Beispielsweise wird als das LF 5 ein Tiefpassfilter, der einen Kondensator, einen Widerstand und dergleichen enthält, verwendet. Der Eingangsanschluss des LF 5 ist mit dem Ausgangsanschluss des PFD 4 verbunden, und der Ausgangsanschluss des LF 5 ist mit dem Eingangsanschluss des VCO 2 verbunden.
Die PLL-Schaltung 10 erzeugt ein Chirpsignal durch Verwendung eines Signals, das das Teilungsverhältnis anzeigt, das von dem Linearitätsverbesserungsprozessor 10 synchron mit dem von der Bezugssignalquelle 1 ausgegebenen Taktsignal ausgegeben wird. Die PLL-Schaltung 10 enthält den VCO 2, den variablen Frequenzteiler 3, den PFD 4 und das LF 5. Der Bezugssignal-Eingangsanschluss der PLL-Schaltung 10 ist mit dem Ausgangsanschluss der Bezugssignalquelle 1 und dem Bezugssignal-Eingangsanschluss des PFD 4 verbunden. Der Steueranschluss der PLL-Schaltung 10 ist mit dem Steueranschluss des variablen Frequenzteilers 3 und einem Ausgangsanschluss des Linearitätsverbesserungsprozessors 20 verbunden. Der Ausgangsanschluss der PLL-Schaltung 10 ist mit dem Ausgangsanschluss des VCO 2 und einem Eingangsanschluss des Linearitätsverbesserungsprozessors 20 verbunden.
Der Linearitätsverbesserungsprozessor 20 ist eine Schaltung, die eine Frequenz eines von der PLL-Schaltung 10 ausgegebenen Signals erfasst, eine Differenz der Frequenz mit Bezug auf eine gewünschte Frequenz berechnet und ein Signal ausgibt, das das Teilungsverhältnis anzeigt, das bewirkt, dass die Differenz gelöscht wird. Der Eingangsanschluss des Linearitätsverbesserungsprozessors 20 ist mit dem Ausgangsanschluss der PLL.-Schaltung 10 verbunden, und der Ausgangsanschluss des Linearitätsverbesserungsprozessors 20 ist mit dem Steueranschluss der PLL-Schaltung 10 verbunden.
Obgleich dies in 1 nicht illustriert ist, ist eine Rückkopplungsschleife der PLL-Schaltung 10 zum Verringern einer Frequenz eines von dem VCO 2 ausgegebenen Signals und zum Eingeben des Signals in den PFD 4 vorgesehen, und somit kann eine Frequenzumwandlungsschaltung, die in der Lage ist, die Frequenz herabzusetzen, in der Rückkopplungsschleife zusätzlich zu dem variablen Frequenzteiler 3 verwendet werden. In der Frequenzumwandlungsschaltung kann beispielsweise ein Mischer verwendet werden.
2 ist ein Konfigurationsdiagramm, das ein Konfigurationsbeispiel für den Linearitätsverbesserungsprozessor 20 nach dem ersten Ausführungsbeispiel illustriert. Der Linearitätsverbesserungsprozessor 20 enthält einen Frequenzdetektor 101, eine Spitzenverzögerungszeit-Berechnungsvorrichtung 102, eine Frequenzdifferenz-Berechnungsvorrichtung 103, einen Frequenzsubtraktionsprozessor 104 und eine Teilungsverhältnis-Berechnungsvorrichtung 105.
Der Frequenzdetektor 101 ist eine Schaltung, die die Frequenz eines Chirpsignals in der M-ten Periode (nachfolgend als f_M(t) bezeichnet), das von der PLL-Schaltung 10 zur Zeit t ausgegeben wird, erfasst und digitale Daten, die die Frequenz anzeigen, zu der Spitzenverzögerungszeit-Berechnungsvorrichtung 102 und der Frequenzdifferenz-Berechnungsvorrichtung 103 ausgibt. Es ist zu beachten, dass M eine positive ganze Zahl ist. Ein Eingangsanschluss des Frequenzdetektors 101 ist mit dem Ausgangsanschluss der PLL-Schaltung 10 verbunden, und ein Ausgangsanschluss des Frequenzdetektors 101 ist mit einem Eingangsanschluss der Spitzenverzögerungszeit-Berechnungsvorrichtung 102 und einem Eingangsanschluss der Frequenzdifferenz-Berechnungsvorrichtung 103 verbunden. Beispielsweise werden ein Analog/ Digital-Wandler (ADC = analog-to-digital converter), der ein analoges Signal in ein digitales Signal umwandelt, und ein FPGA, das in der Lage ist, eine Operationsverarbeitung eines digitalen Signals mit hoher Geschwindigkeit durchzuführen, kombiniert in dem Frequenzdetektor 101 verwendet. Alternativ können eine Quadraturdemodulationsschaltung und ein FPGA kombiniert verwendet werden. Der Frequenzdetektor 101 kann jede Konfiguration verwenden, solange die Konfiguration die Erfassung der Frequenz f_M(t) des Chirpsignals in der M-ten Periode und die Ausgabe digitaler Daten, die f_M(t) anzeigen, ermöglicht.
Die Spitzenverzögerungszeit-Berechnungsvorrichtung 102 ist eine Operationsschaltung, die eine Verschiebung in der Zeitachsenrichtung (nachfolgend als τ bezeichnet) zwischen einer Spitze in der Zeit/FrequenzCharakteristik eines von der PLL-Schaltung 10 ausgegebenen Signals und einer Spitze in der Zeit/Frequenz-Charakteristik eines gewünschten Chirpsignals berechnet und digitale Daten, die τ anzeigen, ausgibt. Die Spitzenverzögerungszeit-Berechnungsvorrichtung 102 hat einen Speicher zum Speichern einer gewünschten Ausgangsfrequenz (nachfolgend als f_ideal(t) bezeichnet) und von τ. Der Eingangsanschluss der Spitzenverzögerungszeit-Berechnungsvorrichtung 102 ist mit dem Ausgangsanschluss des Frequenzdetektors 101 verbunden, und ein Ausgangsanschluss der Spitzenverzögerungszeit-Berechnungsvorrichtung 102 ist mit einem Zeitdaten-Eingangsanschluss des Frequenzsubtraktionsprozessors 104 verbunden. Für die Spitzenverzögerungszeit-Berechnungsvorrichtung 102 wird beispielsweise ein FPGA, das in der Lage ist, eine Operationsverarbeitung eines digitalen Signals mit hoher Geschwindigkeit durchzuführen, verwendet. Jede beliebige Konfiguration kann in der Spitzenverzögerungszeit-Berechnungsvorrichtung 102 verwendet werden, solange die Konfiguration die Berechnung von τ und die Ausgabe von digitalen Daten, die τ anzeigen, ermöglicht.
Die Frequenzdifferenz-Berechnungsvorrichtung 103 ist eine Operationsschaltung, die eine Differenz (nachfolgend als Δf(t) bezeichnet) zwischen der Frequenz eines von der PLL-Schaltung 10 ausgegebenen Signals und f_ideal(t) zu einer bestimmten Zeit t berechnet und digitale Daten, die Δf(t) anzeigen, ausgibt. Die Frequenzdifferenz-Berechnungsvorrichtung 103 hat einen Speicher zum Speichern von f_ideal(t) und von Δf(t). Der Eingangsanschluss der Frequenzdifferenz-Berechnungsvorrichtung 103 ist mit dem Ausgangsanschluss des Frequenzdetektors 101 verbunden, und ein Ausgangsanschluss der Frequenzdifferenz-Berechnungsvorrichtung 103 ist mit einem Frequenzdifferenzdaten-Eingangsanschluss des Frequenzsubtraktionsprozessors 104 verbunden. In der Frequenzdifferenz-Berechnungsvorrichtung 103 wird beispielsweise ein FPGA, das in der Lage ist, eine Operationsverarbeitung eines digitalen Signals mit hoher Geschwindigkeit durchzuführen, verwendet. Die Frequenzdifferenz-Berechnungsvorrichtung 103 kann jede beliebige Konfiguration verwenden, solange die Konfiguration eine Berechnung von Δf(t) und eine Ausgabe von digitalen Daten, die Δf(t) anzeigen, ermöglicht.
Der Frequenzsubtraktionsprozessor 104 ist eine Operationsschaltung, die eine Frequenzdifferenz Δf(t+τ) zu der Zeit t+τ von f_ideal(t) unter Verwendung der digitalen Daten, die τ, das von der Spitzenverzögerungszeit-Berechnungsvorrichtung 102 ausgegeben wurde, anzeigen, und der digitalen Daten, die f(t), das von der Frequenzdifferenz-Berechnungsvorrichtung 103 ausgegeben wurde, anzeigen, subtrahiert. Nachfolgend wird eine Frequenz, die durch Subtrahieren von Δf(t+τ) von f_ideal(t) erhalten wird, als f'_M(t) bezeichnet.
Der Zeitdaten-Eingangsanschluss des Frequenzsubtraktionsprozessors 104 ist mit dem Ausgangsanschluss der Spitzenverzögerungszeit-Berechnungsvorrichtung 102 verbunden, und der Frequenzdifferenzdaten-Eingangsanschluss des Frequenzsubtraktionsprozessors 104 ist mit Ausgangsanschluss der Frequenzdifferenz-Berechnungsvorrichtung 103 verbunden. Ein Ausgangsanschluss des Frequenzsubtraktionsprozessors 104 ist mit einem Eingangsanschluss der Teilungsverhältnis-Berechnungsvorrichtung 105 verbunden. In dem Frequenzsubtraktionsprozessor 104 wird beispielsweise ein FPGA, das in der Lage ist, eine Operationsverarbeitung eines digitalen Signals mit hoher Geschwindigkeit durchzuführen, verwendet. Der Frequenzsubtraktionsprozessor kann jede Konfiguration verwenden, solange die Konfiguration zu einer Berechnung von f'_M(t) und zur Ausgabe von digitalen Daten, die f'_M(t) anzeigen, in der Lage ist.
Die Teilungsverhältnis-Berechnungsvorrichtung 105 ist eine Operationsschaltung, die Teilungsverhältnisse in der (M+1)-ten Periode anhand der digitalen Daten, die f'_M(t) anzeigen und von dem Frequenzsubtraktionsprozessor 104 ausgegeben werden, und die Teilungsverhältnisse in der M-ten Periode berechnet. Die Teilungsverhältnisse in der (M+1)-Periode werden als N_M+1(t+D) bezeichnet, wobei D die Zeit einer Periode eines Chirpsignals darstellt.
Die Teilungsverhältnis-Berechnungsvorrichtung 105 hat einen Speicher zum Speichern von N_M+1(t+D) und einen Speicher zum Speichern von F_CLK. Der Eingangsanschluss der Teilungsverhältnis-Berechnungsvorrichtung 105 ist mit dem Ausgangsanschluss des Frequenzsubtraktionsprozessors 104 verbunden. Ein Ausgangsanschluss der Teilungsverhältnis-Berechnungsvorrichtung 105 ist mit dem Steueranschluss der PLL-Schaltung 10 verbunden. Beispielsweise wird ein FPGA, das in der Lage ist, eine Operationsverarbeitung eines digitalen Signals mit hoher Geschwindigkeit durchzuführen, als die Teilungsverhältnis-Berechnungsvorrichtung 105 verwendet. Die Teilungsverhältnis-Berechnungsvorrichtung 105 kann jede beliebige Konfiguration verwenden, solange die Konfiguration die Berechnung von N_M+1(t+D) anhand von Daten, die f'_M(t) anzeigen, und die Ausgabe von digitalen Daten, die N_M+1(t+D) anzeigen, ermöglicht.
3 ist ein Flussdiagramm, das ein Beispiel für eine Operation der Berechnung von Teilungsverhältnissen in dem Linearitätsverbesserungsprozessor 20 gemäß dem ersten Ausführungsbeispiel illustriert. Der Buchstabe L stellt eine Periode dar, in der die Operationsverarbeitung in dem Linearitätsverbesserungsprozessor 20 gestartet ist, und ist eine positive ganze Zahl. In den folgenden Erläuterungen wird angenommen, dass Teilungsverhältnisse in der (M+1)-ten Periode anhand eines Chirpsignals in der M-ten Periode, das von der PLL-Schaltung 10 ausgegeben wird, berechnet werden, wobei 1 < L ≤ M gilt. Es wird weiterhin angenommen, dass nur der variable Frequenzteiler 3 die Frequenz in der Rückkopplungsschleife der PLL-Schaltung 10 umwandelt.
Zuerst wird im Schritt S101 f_M(t) in den Frequenzdetektor 101 eingegeben, und ein Wert hiervon wird erfasst. Als Nächstes bestimmt im Schritt S102 der Frequenzdetektor 101, ob die Verarbeitung des Berechnens von Teilungsverhältnissen in dem Linearitätsverbesserungsprozessor 20 anfänglich durchgeführt wurde (M-L = 0). Wenn M-L = 0 gilt, geht die Folge zum Schritt S103 weiter, und wenn M-L > 0 gilt, geht die Folge zum Schritt S106 weiter.
Als Nächstes berechnet im Schritt S103 die Spitzenverzögerungszeit-Berechnungsvorrichtung 102 τ, und die Frequenzdifferenz-Berechnungsvorrichtung 103 berechnet Δf(t) unter Verwendung der Formel (1). $Δ f (t) = f_{M} (t) - f_{ideal} (t)$
Als Nächstes berechnet im Schritt S104 der Frequenzsubtraktionsprozessor 104 f'_M(t) gemäß Formel (2) unter Verwendung von τ und Δf(t), das im Schritt S103 berechnet wurde. ${f'}_{M} (t) = f_{ideal} (t) - Δ f (t + τ)$
Als Nächstes berechnet im Schritt S105 die Teilungsverhältnis-Berechnungsvorrichtung 105 N_M+1(t+D) gemäß Formel (3) unter Verwendung von f'_M(t), das im Schritt S104 berechnet wurde. Die Teilungsverhältnis-Berechnungsvorrichtung 105 gibt die berechneten Daten an die PLL-Schaltung 10 aus und beendet die Folge. $N_{M + 1} (t + D) = \frac{{f'}_{M} (t)}{f_{CLK}}$
In dem vorgenannten Schritt S102 geht, wenn der Frequenzdetektor 101 bestimmt, dass M - L > 0 gilt, die Folge zum Schritt S106 weiter. Im Schritt S106 berechnet die Frequenzdifferenz-Berechnungsvorrichtung 103 Δf(t) unter Verwendung von Formel (1).
Als Nächstes berechnet im Schritt S107 der Frequenzsubtraktionsprozessor 104 f'_M(t) durch Formel (4) unter Verwendung von τ, das im Schritt S103 berechnet wurde, wenn M - L = 0 ist. Danach geht die Folge zum Schritt S105 weiter. Da die Verarbeitung des Schritts S105 wie oben beschrieben ist, wird die Beschreibung hier weggelassen. $f^{'}_{M} (t) = f^{'}_{M - 1} (t) - Δ f (t + τ)$
Als Nächstes werden die Operationen des Signalgenerators 30 nach dem ersten Ausführungsbeispiel beschrieben. Ein von der Bezugssignalquelle 1 ausgegebenes Taktsignal wird in die PLL-Schaltung 10 eingegeben und wird weiterhin in den PFD 4 eingegeben. Ein Signal mit einer bestimmten Frequenz, das von dem VCO 2 ausgegeben wird, wird in den variablen Frequenzteiler 3 und den Linearitätsverbesserungsprozessor 20 eingegeben. Der variable Frequenzteiler 3 teilt die Frequenz des von dem VCO 2 ausgegebenen Signals auf der Grundlage von Daten, die die Teilungsverhältnisse in der M-ten Periode anzeigen, und gibt das Signal in den PFD 4 ein. Der PFD 4 vergleicht die Phase des von dem variablen Frequenzteiler 3 ausgegebenen Signals und die Phase des von der Bezugssignalquelle 1 ausgegebenen Signals und gibt ein Signal auf der Grundlage der Differenz über das LF 5 in den VCO 2 ein.
4 ist ein Diagramm, das die Teilungsverhältnisse des variablen Frequenzteilers 3 in einem Chirpsignal einer M-ten Periode illustriert. Die horizontale Achse stellt die Zeit dar, und die vertikale Achse stellt die Teilungsverhältnisse dar. In 4 wird, um die Beschreibung zu vereinfachen, angenommen, dass ein Chirpsignal eine dreieckige Wellenform hat, in der ein Aufwärtschirp und ein Abwärtschirp abwechselnd wiederholt werden, was auch für die folgende Beschreibung gilt. Um das Chirpsignal in der PLL-Schaltung 10 zu erzeugen, wird der variable Frequenzteiler 3 durch Verwendung der Teilungsverhältnisse mit einer dreieckigen Wellenformdarstellung gesteuert. Es ist zu beachten, dass angenommen wird, dass eine Periode eines Chirps von einem Zeitpunkt, zu dem die Frequenz das Minimum ist und dann mit der Zeit bis zum Erreichen des Maximums ansteigt, bis zu einem Zeitpunkt reicht, zu dem die Frequenz wieder abfällt, um das Minimum zu erreichen. In 4 reicht eine M-te Periode von der Zeit M · D bis (M + 1)D.
5 ist ein Diagramm, das eine Zeit/Frequenz-Charakteristik eines Chirpsignals in der M-ten Periode, das von der PLL-Schaltung 10 ausgegeben wird, illustriert. Die horizontale Achse stellt die Zeit dar, und die vertikale Achse stellt die Frequenz dar. Eine gestrichelte Linie illustriert f_ideal(t), und eine ausgezogene Linie illustriert f_M(t). Da die PLL-Schaltung 10 die Konfiguration einer geschlossenen Schleife und das LF 5 hat, tritt eine Verzögerung der Antwort aufgrund der Zeitkonstanten auf. Als eine Folge wird f_M(t) in der Zeitachsenrichtung und der Frequenzachsenrichtung mit Bezug auf f_ideal(t) verschoben.
Die Spitzenverzögerungszeit-Berechnungsvorrichtung 102 liest f_ideal(t) aus dem Speicher zum Speichern von f_ideal(t), berechnet eine Verschiebung τ in der Zeitachsenrichtung zwischen einer Spitze von f_ideal(t) und einer Spitze von f_M(t) und speichert τ in dem Speicher zum Speichern von τ. Es ist zu beachten, dass in 5 eine Zeitdifferenz zwischen dem maximalen Punkt von f_ideal(t) und dem maximalen Punkt von f_M(t) als τ berechnet ist; jedoch kann eine Zeitdifferenz zwischen dem minimalen Punkt von f_ideal(t) und dem minimalen Punkt von f_M(t) als τ abgeleitet werden.
Die Frequenzdifferenz-Berechnungsvorrichtung 103 berechnet eine Verschiebung f_ideal(M · D) - f_M(M · D) = Δf(M · D) in der Frequenzachsenrichtung zu der Zeit M · D. Die berechneten Daten werden in dem Speicher zum Speicher von Δf(t) gespeichert. Die Frequenzdifferenz-Berechnungsvorrichtung 103 führt diese Operation von der Zeit M · D für jede Zeit t_x durch. Hier wird angenommen, dass t_x eine reelle Zahl ist und t_x > 0 genügt, t_x <<D ist und A · t_x = D ist. Wobei A eine positive ganze Zahl ist. Es ist zu beachten, dass in 5 zur Vereinfachung der Erläuterung nur Δf(t) zu der Zeit M · D und M · D+n · t_x illustriert sind; jedoch berechnet die Frequenzdifferenz-Berechnungsvorrichtung Δf(t) für jede Zeit t_x.
Der Frequenzsubtraktionsprozessor 104 subtrahiert Δf(M · D + τ) zu der Zeit M · D+τ von f_ideal(M · D) zu der Zeit M · D. Eine durch diese Subtraktion erhaltene Frequenz ist f'_M(M · D). Zu dieser Zeit liest der Frequenzsubtraktionsprozessor 104 τ aus dem Speicher zum Speichern von τ und Δf(M · D) aus dem Speicher zum Speichern von Δf(t). Der Frequenzsubtraktionsprozessor 104 führt diese Operation von der Zeit M · D aus für jede Zeit t_x durch. In 5 ist das Verhalten der Subtraktion zu der Zeit M · D und M · D+n · t_x illustriert. Es ist zu beachten, dass, wenn f_ideal(t+τ) < f_M(t+τ) zu der Zeit t+τ gilt, f_ideal(t) > f'_M(t) zu der Zeit t gilt, und wenn f_ideal(t+τ) > f_M(t+τ) zu der Zeit t+τ gilt, f_ideal(t) < f'_M(t) zu der Zeit t gilt. Wenn f_ideal(t+τ) = f_M(t+τ) zu der Zeit t+τ gilt, gilt f_ideal(t) = f'_M(t) zu der Zeit t.
6 ist ein Diagramm, das N_M+1(t+D), das von der Teilungsverhältnis-Berechnungsvorrichtung 105 berechnet wurde, illustriert. Die vertikale Achse stellt die Teilungsverhältnisse dar, und die horizontale Achse stellt die Zeit dar. Die Teilungsverhältnis-Berechnungsvorrichtung 105 liest f_CLK aus einem Speicher, der f_CLK speichert, und teilt f'_M(t), das von dem Frequenzsubtraktionsprozessor 104 berechnet wurde, durch F_CLK, um N_M+1(t+D) abzuleiten, und speichert N_M+1(t+D) in dem Speicher. Es ist zu beachten, dass in diesem Fall N_M+1(t+D) in Intervallen von t_x berechnet wird. Die Teilungsverhältnisse in dem Intervall werden unter Verwendung einer linearen Annäherung von Teilungsverhältnissen zu benachbarten Zeiten, die um t_x voneinander getrennt sind, beispielsweise bei M · D+(n-1)t_x und M · D+n · t_x, berechnet.
Die PLL-Schaltung 10 liest N_M+1(t+D) aus dem Speicher, der Teilungsverhältnisse speichert, und verwendet N_M+1(t+D) als Teilungsverhältnisse in der (M+1)-ten Periode. Obgleich die Teilungsverhältnisse in der M-ten Periode eine dreieckige Wellenformdarstellung haben, haben die Teilungsverhältnisse in der (M+1)-ten Periode keine dreieckige Wellenformdarstellung, da die Teilungsverhältnisse die Antwortverzögerung aufgrund der Zeitkonstanten der PLL-Schaltung kompensieren und eine verzerrte Form haben. Indem der PLL-Schaltung 10 ermöglicht wird, unter Verwendung von vorläufig verzerrten Teilungsverhältnissen, die eine Verschiebung in der Zeitachsenrichtung und eine Verschiebung in der Frequenzachsenrichtung berücksichtigen, zu operieren, wird die Linearität eines von der PLL-Schaltung 10 ausgegebenen Chirpsignals verbessert.
Hier wird in dem Fall, in welchem eine Berechnung in dem Linearitätsverbesserungsprozessor 20 nur unter Berücksichtigung einer Verschiebung in der Frequenzachsenrichtung ohne Berücksichtigung einer Verschiebung in der Zeitachsenrichtung durchgeführt wird, ein Fehler zwischen f_M+1(t) und f_ideal(t) größer als ein Fehler zwischen f_M(t) und f_ideal(t), und die Linearität wird somit verschlechtert. Daher kann die Linearität nicht verbessert werden, wenn Teilungsverhältnisse nicht auch unter Berücksichtigung einer Verschiebung in der Zeitachsenrichtung bestimmt werden.
In der vorstehenden Beschreibung wurde der Prozess beschrieben, bei dem der Linearitätsverbesserungsprozessor 20 das Chirpsignal in der M-ten Periode, das von der PLL-Schaltung 10 ausgegeben wurde, erfasst und verarbeitet, um die Teilungsverhältnisse in der (M+1)-ten Periode zu berechnen. Die PLL-Schaltung 10 kann in den nachfolgenden Perioden nach der (M+1)-ten Periode unter Verwendung desselben N_M+1(t+D) gesteuert werden.
Es ist zu beachten, dass der Linearitätsverbesserungsprozessor 20 die Operation bei der L-ten und den nachfolgenden Perioden fortsetzen kann. Alternativ kann eine Schaltung zum Berechnen eines Frequenzfehlers zwischen einem von der PLL-Schaltung 10 ausgegebenen Chirpsignal und einem gewünschten Chirpsignal enthalten sein, und wenn der Frequenzfehler kleiner als ein oder gleich einem gewünschten Fehler wird, nachdem der Linearitätsverbesserungsprozessor 20 die Operation gestartet hat, kann die Operation angehalten werden. In dem letzteren Fall wird, nachdem die Operation des Linearitätsverbesserungsprozessors 20 angehalten ist, die PLL-Schaltung 10 durch Verwendung von Teilungsverhältnissen in einer Periode, die zuletzt während der Operation berechnet wurden, gesteuert.
In der vorstehenden Erläuterung wird τ, das in der L-ten Periode berechnet wurde, kontinuierlich für die Berechnung bei der (L+1)-ten und nachfolgenden Perioden verwendet; jedoch kann eine Zählerschaltung zum Zählen der Perioden eines von der PLL-Schaltung 10 ausgegebenen Chirpsignals enthalten sein, und Teilungsverhältnisse können einmal bei einer gewünschten Periode zu einer dreieckigen Wellenformdarstellung zurückgeführt werden, um τ neu zu berechnen. Alternativ kann eine Schaltung zum Berechnen eines Frequenzfehlers zwischen einem Chirpsignal, das von der PLL-Schaltung 10 ausgegeben wurde, und einem gewünschten Chirpsignal vorgesehen sein, und wenn der Frequenzfehler größer als ein oder gleich einem gewünschten Fehler wird, können Teilungsverhältnisse zu einer dreieckigen Wellenformdarstellung zurückgeführt werden, um τ neu zu berechnen.
Wie oben beschrieben ist, wird gemäß dem ersten Ausführungsbeispiel das Chirpsignal in der M-ten Periode f_M(t), das von der PLL-Schaltung 10 ausgegeben wurde, von dem Linearitätsverbesserungsprozessor 20 erfasst. Genauer gesagt, eine Verschiebung τ in der Zeitachsenrichtung und eine Verschiebung Δf(t) in der Frequenzachsenrichtung werden berechnet, und eine Frequenz f'_M(t) wird berechnet durch Subtrahieren einer Frequenzdifferenz Δf(t+τ) von der gewünschten Frequenz f_ideal(t) zu der Zeit t. Dann wird die Frequenz f'_M(t) durch die Ausgabefrequenz f_CLK der Bezugssignalquelle 1 geteilt, um die Teilungsverhältnisse N_M+1(t+D) zu berechnen. Durch Anwenden der von dem Linearitätsverbesserungsprozessor 20 berechneten Teilungsverhältnisse auf den Frequenzteiler 3 wird die PLL-Schaltung 10 gesteuert. Die Antwort der PLL-Schaltung 10 wird aufgrund der geschlossenen Schleifenkonfiguration und der Zeitkonstanten des LF 5 verzögert, die Linearität des Chirpsignals wird verschlechtert, und eine Verschiebung tritt in der Zeitachsenrichtung und der Frequenzachsenrichtung auf. In dem Linearitätsverbesserungsprozessor 20 werden sowohl die Verschiebung τ in der Zeitachsenrichtung als auch die Verschiebung Δf(t) in der Frequenzachsenrichtung erfasst, und N_M+1(t+D) wird berechnet unter Verwendung einer Verschiebung in der Frequenzrichtung zu einer Zeit, die um τ in der Vorwärtsrichtung der Zeit getrennt ist.
In der (M+1)-ten Periode arbeitet die PLL-Schaltung 10 mit dem Frequenzteiler 3 unter Verwendung der Teilungsverhältnisse N_M+1(t+D), wodurch die Linearität verbessert wird. Durch Verbessern der Linearität eines Chirpsignals durch den Linearitätsverbesserungsprozessor 20, während das Chirpsignal durch die PLL-Schaltung 10 erzeugt wird, kann die Linearität, die durch die geschlossene Schleifenkonfiguration und die Zeitkonstante des LF 5 verschlechtert wurde, ohne Anhalten der Operation eines Radars verbessert werden.
Das heißt, der Signalgenerator 30 nach dem ersten Ausführungsbeispiel enthält: Die Bezugssignalquelle 1 zum Ausgeben eines Taktsignals; die Phasenregelschleifen-Schaltung (PLL-Schaltung) 10 zum Erzeugen eines Chirpsignals als eine Schaltung vom Rückkopplungsschleifentyp, die den Frequenzteiler 3 enthält, unter Verwendung des Taktsignals; und den Linearitätsverbesserungsprozessor 20 zum Erfassen einer Frequenz eines Chirpsignals einer M-ten (worin M eine ganze Zahl größer als oder gleich 1 ist) Periode, das von der PLL-Schaltung 10 erzeugt wird und das Teilungsverhältnis des Frequenzteilers derart steuert, dass eine Differenz zwischen einer Frequenz eines Chirpsignals, das in der (M+1)-ten und nachfolgenden Perioden in der PLL-Schaltung 10 erzeugt wird, und einer gewünschten Frequenz kleiner als eine Differenz zwischen der erfassten Frequenz und der gewünschten Frequenz ist. Diese Konfiguration ermöglicht eine Verbesserung der Linearität, die durch die geschlossene Schleifenkonfiguration und die Zeitkonstante des LF 5 verschlechtert wurde, ohne die Operation des Radars anzuhalten.
Darüber hinaus steuert bei dem ersten Ausführungsbeispiel der Linearitätsverbesserungsprozessor 20 das Teilungsverhältnis des Frequenzteilers 3 gemäß der Differenz zwischen der erfassten Frequenz und der gewünschten Frequenz. Darüber hinaus übt bei dem ersten Ausführungsbeispiel der Linearitätsverbesserungsprozessor 20 eine Steuerung aus, um das Teilungsverhältnis des Frequenzteilers 3 herabzusetzen, wenn die Differenz zwischen der erfassten Frequenz und der gewünschten Frequenz positiv ist, und um das Teilungsverhältnis des Frequenzteilers 3 zu erhöhen, wenn die Differenz zwischen der erfassten Frequenz und der gewünschten Frequenz negativ ist. Diese Konfiguration ermöglicht in angemessener Weise, dass die Frequenz des in der (M+1)-ten und den nachfolgenden Perioden in der PLL-Schaltung 10 erzeugten Chirpsignals näher an eine gewünschte Frequenz gebracht wird.
Darüber hinaus berechnet bei dem ersten Ausführungsbeispiel der Linearitätsverbesserungsprozessor 20 eine Verzögerung τ, die von einem Zeitpunkt, an dem eine Spitze in der gewünschten Frequenz gebildet wird, bis zu einem Zeitpunkt, an dem eine Spitze in der erfassten Frequenz gebildet wird, gemessen wird, und bei Steuerung des Teilungsverhältnisses des Frequenzteilers 3 zu einem bestimmten Zeitpunkt in der (M+1)-ten und nachfolgenden Perioden verwendet er eine Differenz zwischen der gewünschten Frequenz und einer Frequenz eines durch die PLL-Schaltung 10 zu einem Zeitpunkt, der in Vorwärtsrichtung der Zeit um die Verzögerung τ von dem bestimmten Zeitpunkt in einer L-ten Periode getrennt ist, erzeugten Signals. Mit dieser Konfiguration ist es möglich, die Linearität, die durch die geschlossene Schleifenkonfiguration und die Zeitkonstante des LF 5 verschlechtert ist, unter Berücksichtigung des Einflusses der durch die geschlossene Schleifenkonfiguration und der Zeitkonstanten des LF 5 bewirkten Verzögerung zu verbessern.
Zweites Ausführungsbeispiel
Bei dem ersten Ausführungsbeispiel ist es, um ein Chirpsignal in der PLL-Schaltung 10 zu erzeugen, durch Verwendung der Teilungsverhältnisse des variablen Frequenzteilers 3, die eine dreieckige Wellenformdarstellung haben, der Zeit/Frequenz-Charakteristik eines an dem Vergleichssignal-Eingangsanschluss des PFD 4 eingegebenen Signals möglich, eine dreieckige Wellenform zu haben. Demgegenüber wird bei einem zweiten Ausführungsbeispiel die Zeit/Frequenz-Charakteristik eines an dem Bezugssignal-Eingangsanschluss des PFD 4 eingegebenen Signals so gesteuert, dass sie eine dreieckige Wellenform hat.
7 ist ein Konfigurationsdiagramm, das ein Konfigurationsbeispiel für einen Signalgenerator 31 nach dem zweiten Ausführungsbeispiel illustriert. In 7 bezeichnen die gleichen Symbole wie diejenigen in 1 die gleichen oder entsprechende Teile. Bei dem zweiten Ausführungsbeispiel wird die Zeit/Frequenz-Charakteristik eines Signals, das an dem Bezugssignal-Eingangsanschluss des PFD 4 eingegeben wird, unter Verwendung des DDS 6 so gesteuert, dass sie eine dreieckige Wellenform hat.
Der DDS 6 ist eine Schaltung zum Erzeugen eines analogen Signals entsprechend den Frequenzdaten, die von dem Linearitätsverbesserungsprozessor 21 synchron mit dem von der Bezugssignalquelle 1 ausgegebenen Signal ausgegeben werden. Beispielsweise enthält der DDS 6 einen Addierer, eine Latch-Schaltung, einen Festwertspeicher (ROM = read only memory) und einen Digital/Analog-Wandler (DAC = digital to analog converter). Ein Eingangsanschluss des DDS 6 ist mit einem Ausgangsanschluss des Linearitätsverbesserungsprozessors 21 verbunden, ein Taktanschluss des DDS 6 ist mit einem Ausgangsanschluss der Bezugssignalquelle 1 verbunden, und ein Ausgangsanschluss des DDS 6 ist mit einem Eingangsanschluss einer PLL-Schaltung 11 verbunden.
Die Frequenzumwandlungsschaltung 7 verringert die Frequenz des von dem VCO 2 ausgegebenen Signals und gibt das Signal in den PFD 4 ein. In der Frequenzumwandlungsschaltung 7 werden beispielsweise ein Frequenzteiler, ein Mischer und eine Abtast-Halte-Schaltung verwendet. Die Frequenzumwandlungsschaltung 7 kann jede Konfiguration verwenden, solange die Konfiguration eine Verringerung der Frequenz eines Eingangssignals und eine Ausgabe des Signals ermöglicht. Weiterhin können in der Frequenzumwandlungsschaltung 7 mehrere Typen von Schaltungen kombiniert verwendet werden, beispielsweise durch Kombinieren eines Frequenzteilers und eines Mischers. Ein Eingangsanschluss der Frequenzumwandlungsschaltung 7 ist mit dem Ausgangsanschluss des VCO 2 verbunden, und ein Ausgangsanschluss der Frequenzumwandlungsschaltung 7 ist mit dem Vergleichssignal-Eingangsanschluss des PFD 4 verbunden.
Die PLL-Schaltung 11 erzeugt ein Chirpsignal synchron mit einem von dem DDS 6 ausgegebenen Signal. Die PLL-Schaltung 11 enthält den VCO 2, die Frequenzumwandlungsschaltung 7, den PFD 4 und das LF 5. Der Eingangsanschluss der PLL-Schaltung 11 ist mit dem Ausgangsanschluss des DDS 6 und dem Bezugssignal-Eingangsanschluss des PFD 4 verbunden. Ein Ausgangsanschluss der PLL-Schaltung 11 ist mit dem Ausgangsanschluss des VCO 2 und einem Eingangsanschluss des Linearitätsverbesserungsprozessors 21 verbunden.
Der Linearitätsverbesserungsprozessor 21 ist eine Schaltung, die eine Frequenz eines von der PLL-Schaltung 11 ausgegebenen Signals erfasst, eine Differenz der Frequenz mit Bezug auf eine gewünschte Frequenz berechnet und ein Signal, das solche Frequenzdaten anzeigt, die die Differenz auslöschen, zu dem DDS 6 ausgibt. Der Eingangsanschluss des Linearitätsverbesserungsprozessors 21 ist mit dem Ausgangsanschluss der PLL-Schaltung 11 verbunden, und der Ausgangsanschluss des Linearitätsverbesserungsprozessors 21 ist mit dem Eingangsanschluss des DDS 6 verbunden.
8 ist ein Konfigurationsdiagramm, das ein Konfigurationsbeispiel des Linearitätsverbesserungsprozessors 21 nach dem zweiten Ausführungsbeispiel illustriert. In 8 bezeichnen die gleichen Symbole wie diejenigen in 2 die gleichen oder entsprechende Teile. Der Linearitätsverbesserungsprozessor 21 enthält einen Frequenzdetektor 101, eine Spitzenverzögerungszeit-Berechnungsvorrichtung 102, eine Frequenzdifferenz-Berechnungsvorrichtung 103, einen Frequenzsubtraktionsprozessor 104 und eine Frequenzdaten-Berechnungsvorrichtung 106. Es ist zu beachten, dass in der folgenden Beschreibung angenommen wird, dass die Frequenzumwandlungsschaltung 7 ein Frequenzteiler ist, der die Frequenz eines Eingangssignals in 1/R der Frequenz für die Ausgabe umwandelt, wobei R eine reelle Zahl darstellt und ein fester Wert ist.
Die Frequenzdaten-Berechnungsvorrichtung 106 ist eine Operationsschaltung, die Frequenzdaten von (M+1) Perioden anhand der digitalen Daten, die f'_M(t) anzeigen und von dem Frequenzsubtraktionsprozessor 104 ausgegeben wurden, und Frequenzdaten der M-ten Periode berechnet. Frequenzdaten der (M+1) Perioden werden als k_M+1(t+D) bezeichnet. Hier stellt D die Zeit für eine Periode eines Chirpsignals dar.
Die Frequenzdaten-Berechnungsvorrichtung 106 hat einen Speicher zum Speichern von k_M+1(t+D), B, R und f_CLK. Ein Eingangsanschluss der Frequenzdaten-Berechnungsvorrichtung 106 ist mit einem Ausgangsanschluss des Frequenzsubtraktionsprozessors 104 verbunden, und ein Ausgangsanschluss der Frequenzdaten-Berechnungsvorrichtung 106 ist mit einem Eingangsanschluss des DDS 6 verbunden. In der Frequenzdaten-Berechnungsvorrichtung 106 wird beispielsweise ein FPGA, das in der Lage ist, eine Operationsverarbeitung eines digitalen Signals mit hoher Geschwindigkeit durchzuführen, verwendet. Die Frequenzdaten-Berechnungsvorrichtung 106 kann jede Konfiguration verwenden, solange die Konfiguration die Berechnung von k_M+1(t+D) anhand von Daten, die f'_M(t) anzeigen, und die Ausgabe von digitalen Daten, die k_M+1(t+D) anzeigen, ermöglicht.
9 ist ein Flussdiagramm, das ein Beispiel für eine Berechnungsoperation von Frequenzdaten in dem Linearitätsverbesserungsprozessor 21 nach dem zweiten Ausführungsbeispiel illustriert. Hinsichtlich der 9 wird, da Schritte, die andere als der Schritt S110 sind, die gleichen wie diejenigen in dem bei dem ersten Ausführungsbeispiel beschriebenen Flussdiagramm sind, nur der Schritt S110 beschrieben.
In dem Schritt S110 berechnet die Frequenzdaten-Berechnungsvorrichtung 106 k_M+1(t+D) von Formel (5) unter Verwendung der im Schritt S104 berechneten f'_M(t). Die Frequenzdaten-Berechnungsvorrichtung 106 gibt die berechneten Daten zu dem DDS 6 aus und beendet die Folge. $k_{M+1} (t + D) = \frac{f'_{M} (t)}{f_{C L K}} \cdot \frac{2^{B}}{R}$
worin B die Wortlänge (Bits) des DDS darstellt und eine Konstante ist und f_CLK die Frequenz des Taktsignals darstellt.
Als Nächstes werden Operationen des zweiten Ausführungsbeispiels beschrieben. Ein von der Bezugssignalquelle 1 ausgegebenes Taktsignal wird in den DDS 6 eingegeben, und der DDS 6 erzeugt ein analoges Signal aus von dem Linearitätsverbesserungsprozessor 21 ausgegebenen Frequenzdaten synchronisiert mit dem Signal. Die Zeit/Frequenz-Charakteristik des Ausgangssignals des DDS 6 in einer M-ten Periode hat eine dreieckige Wellenform.
Das von dem DDS 6 ausgegebene Signal wird in die PLL-Schaltung 11 eingegeben und wird weiterhin in den PFD 4 eingegeben. Ein Signal einer bestimmten Frequenz, das von dem VCO 2 ausgegeben wird, wird in die Frequenzumwandlungsschaltung 7 und den Linearitätsverbesserungsprozessor 21 eingegeben. Die Frequenzumwandlungsschaltung 7 wandelt die Frequenz des von dem VCO 2 ausgegebenen Signals auf 1/R um und gibt das Signal in den PFD 4 ein. In dem PFD 4 werden die Phase des von der Frequenzumwandlungsschaltung 7 ausgegebenen Signals und die Phase des von dem DDS 6 ausgegebenen Signals verglichen, und ein Signal auf der Grundlage der Differenz wird über das LF 5 in den VCO 2 eingegeben.
10 ist ein Diagramm, das in den DDS 6 eingegebene Frequenzdaten eines Chirpsignals einer M-ten Periode illustriert. Die horizontale Achse stellt die Zeit dar, und die vertikale Achse stellt Frequenzdaten dar. Da das Chirpsignal von der PLL-Schaltung 11 erzeugt wird, wird der DDS 6 gesteuert, indem den Frequenzdaten ermöglicht wird, eine dreieckige Wellenform zu haben.
Bei den Operationen des zweiten Ausführungsbeispiels wird, da die Zeit/Frequenz-Charakteristik des von der PLL-Schaltung 11 ausgegebenen Chirpsignals in der M-ten Periode ähnlich der des ersten Ausführungsbeispiels ist, die Beschreibung der Spitzenverzögerungszeit-Berechnungsvorrichtung 102, der Frequenzdifferenz-Berechnungsvorrichtung 103 und des Frequenzsubtraktionsprozessors 104 weggelassen.
11 ist ein Diagramm, das k_M+1(t+D), das von der Frequenzdaten-Berechnungsvorrichtung 106 berechnet wird, illustriert. Die vertikale Achse stellt Frequenzdaten dar, und die horizontale Achse stellt die Zeit dar. Die Frequenzdaten-Berechnungsvorrichtung 106 liest jeweils B, R und f_CLK aus dem Speicher zum Speichern von B, R und f_CLK aus und berechnet k_M+1(t+D) anhand der in Formel (5) angezeigten mathematischen Formel unter Verwendung von f'_M(t), die durch den Frequenzsubtraktionsprozessor 104 berechnet wurde. Die berechneten Frequenzdaten werden in dem Speicher gespeichert. Es ist zu beachten, dass in diesem Fall k_M+1(t+D) in Intervallen von t_x berechnet wird. Frequenzdaten in dem Intervall werden berechnet unter Verwendung einer linearen Annäherung von Frequenzdaten zu benachbarten Zeiten, die um t_x voneinander entfernt sind, beispielsweise zu M · D+(n-1)t_x und M · D+n · t_x.
Der DDS 6 liest k_M+1(t+D) aus dem Speicher zum Speichern von Frequenzdaten und verwendet k_M+1(t+D) als Frequenzdaten der (M+1)-ten Periode. Obgleich Frequenzdaten der M-ten Periode eine dreieckige Wellenform haben, haben Frequenzdaten in der (M+1)-ten Periode keine dreieckige Wellenform, da die Frequenzdaten die Antwortverzögerung aufgrund der Zeitkonstanten der PLL-Schaltung kompensieren und eine verzerrte Form haben. Indem dem DDS 6 ermöglicht wird, unter Verwendung vorläufig verzerrter Frequenzdaten, die eine Verschiebung in der Zeitachsenrichtung und eine Verschiebung in der Frequenzachsenrichtung berücksichtigen, betrieben zu werden, wird die Zeit/Frequenz-Charakteristik eines Ausgangssignals des DDS 6 auch verzerrt. Indem der PLL-Schaltung 11 ermöglicht wird, mit dem verzerrten Signal betrieben zu werden, wird die Linearität eines von der PLL-Schaltung 11 ausgegebenen Chirpsignals verbessert.
In der vorstehenden Beschreibung wurde der Prozess beschrieben, in welchem die Frequenzdaten der (M+1)-ten Periode berechnet werden, indem der Linearitätsverbesserungsprozessor 21 das von der PLL-Schaltung 11 ausgegebene Chirpsignal der M-ten Periode erfasst und berechnet; jedoch kann der DDS 6 unter Verwendung des gleichen k_M+1(t+D) in der (M+1)-ten und nachfolgenden Perioden gesteuert werden.
Es ist zu beachten, dass der Linearitätsverbesserungsprozessor 21 bei der L-ten und nachfolgenden Perioden weiterarbeiten kann. Alternativ kann eine Schaltung zum Berechnen eines Frequenzfehlers zwischen einem von der PLL-Schaltung 11 ausgegebenen Chirpsignal und einem gewünschten Chirpsignal enthalten sein, und wenn der Frequenzfehler kleiner als ein oder gleich einem gewünschten Fehler wird, nachdem der Linearitätsverbesserungsprozessor 21 seine Operation gestartet hat, kann die Operation angehalten werden. In dem letzteren Fall wird, nachdem die Operation des Linearitätsverbesserungsprozessors 21 angehalten wurde, der DDS 6 durch Verwendung von Frequenzdaten, die während der Operation zuletzt berechnet wurden, gesteuert.
In der vorstehenden Erläuterung wird τ, das in der L-ten Periode berechnet wurde, kontinuierlich für die Berechnung bei der (L+1)-ten und nachfolgenden Perioden verwendet; jedoch kann eine Zählerschaltung zum Zählen von Perioden eines von der PLL-Schaltung 11 ausgegebenen Chirpsignals enthalten sein, und Frequenzdaten können einmal bei einer gewünschten Periode zu einer dreieckigen Wellenform zurückgeführt werden, um τ neu zu berechnen. Alternativ kann eine Schaltung zum Berechnen eines Frequenzfehlers zwischen einem von der PLL-Schaltung 11 ausgegebenen Chirpsignal und einem gewünschten Chirpsignal vorgesehen sein, und wenn der Frequenzfehler größer als ein oder gleich einem gewünschten Fehler wird, können Frequenzdaten zu einer dreieckigen Wellenform zurückgeführt werden, um τ neu zu berechnen.
Wie vorstehend beschrieben ist, wird gemäß dem zweiten Ausführungsbeispiel der DDS 6 verwendet, um die Zeit/Frequenz-Charakteristik des an dem Bezugssignal-Eingangsanschluss des PFD 4 eingegebenen Signals so zu steuern, dass es eine dreieckige Wellenform hat. Da die Frequenzauflösung eines Ausgangssignals der PLL-Schaltung 11 durch Verwendung des DDS 6 mit einer hohen Frequenzauflösung verbessert wird, kann der Signalgenerator 31 nach dem zweiten Ausführungsbeispiel ein Signal mit feineren Frequenzstufen ausgeben.
Das heißt, der Signalgenerator 31 nach dem zweiten Ausführungsbeispiel enthält die Bezugssignalquelle 1 zum Ausgeben eines Taktsignals; den digitalen Direktsynthesizer (DDS) 6 zum Erzeugen eines analogen Signals aus dem Taktsignal; die PLL-Schaltung 11 als die Schaltung vom Rückkopplungsschleifentyp zum Erzeugen eines Chirpsignals unter Verwendung des von dem DDS 6 erzeugen analogen Signals; und den Linearitätsverbesserungsprozessor 21 zum Erfassen einer Frequenz des Chirpsignals einer M-ten (wobei M eine ganze Zahl größer als oder gleich 1 ist) Periode, das von der PLL-Schaltung 11 ausgegeben wird, und zum Steuern des DDS 6 derart, dass eine Differenz zwischen einer Frequenz des in der (M+1)-ten und nachfolgenden Perioden in der PLL-Schaltung 11 erzeugten Chirpsignals und einer gewünschten Frequenz kleiner als eine Differenz zwischen der erfassten Frequenz und der gewünschten Frequenz ist. Mit dieser Konfiguration kann, da die Frequenzauflösung eines Ausgangssignals der PLL-Schaltung 11 durch Verwendung des DDS 6 mit einer hohen Frequenzauflösung verbessert wird, der Signalgenerator 31 nach dem zweiten Ausführungsbeispiel ein Signal mit feineren Frequenzstufen ausgeben.
Drittes Ausführungsbeispiel
Bei dem ersten Ausführungsbeispiel ist es, um ein Chirpsignal in der PLL-Schaltung 10 durch Verwendung der Teilungsverhältnisse des variablen Frequenzteilers 3, die eine dreieckige Wellenformdarstellung haben, zu erzeugen, der Zeit/Frequenz-Charakteristik eines an dem Vergleichssignal-Eingangsanschluss des PFD 4 eingegebenen Signals möglich, eine dreieckige Wellenform zu haben. Demgegenüber wird bei einem dritten Ausführungsbeispiel ein Mischer in einer Rückkopplungsschleife einer PLL-Schaltung verwendet, und die Zeit/Frequenz-Charakteristik eines LO-Signals, das ein in den Mischer eingegebenes lokales Signal ist, wird so gesteuert, dass sie eine dreieckige Wellenform hat.
12 ist ein Konfigurationsdiagramm, das ein Konfigurationsbeispiel für einen Signalgenerator 32 nach dem dritten Ausführungsbeispiel illustriert. In 12 bezeichnen die gleichen Symbole wie diejenigen in 1 oder 7 die gleichen oder entsprechende Teile. Das Symbol f_LO stellt eine Frequenz eines von einem DDS 9 ausgegebenen lokalen Signals dar. In dem dritten Ausführungsbeispiel wird die Zeit/Frequenz-Charakteristik eines in einen Mischer 8 eingegebenen LO-Signals durch Verwendung des DDS 9 so gesteuert, dass sie eine dreieckige Wellenform hat.
Der DDS 9 ist eine Schaltung zum Erzeugen eines analogen Signals entsprechend den Frequenzdaten, die von dem Linearitätsverbesserungsprozessor 22 synchron mit dem von der Bezugssignalquelle 1 ausgegebenen Taktsignal ausgegeben werden. Beispielsweise enthält der DDS 9 einen Addierer, eine Latch-Schaltung, einen ROM und einen DAC. Ein Eingangsanschluss des DDS 9 ist mit einem Ausgangsanschluss des Linearitätsverbesserungsprozessors 22 verbunden, ein Taktanschluss des DDS 9 ist mit einem Ausgangsanschluss der Bezugssignalquelle 1 verbunden, und ein Ausgangsanschluss des DDS 9 ist mit einem Steueranschluss der PLL-Schaltung 12 verbunden.
Der Mischer 8 mischt die beiden Eingangssignale und gibt das gemischte Signal aus. Beispielsweise wird als der Mischer 8 ein Diodenmischer verwendet, der das Mischen unter Ausnutzung der Nichtlinearität von Dioden durchführt. Ein RF-Anschluss des Mischers 8 ist mit einem Ausgangsanschluss des VCO 2 verbunden, ein LO-Anschluss des Mischers 8 ist mit dem Ausgangsanschluss des DDS 9 verbunden, und ein IF-Anschluss des Mischers 8 ist mit einem Vergleichssignal-Eingangsanschluss des PFD 4 verbunden. Der Mischer 8 mischt ein von dem VCO 2 ausgegebenes Signal und ein von dem DDS 9 ausgegebenes Signal und gibt das gemischte Signal zu dem PFD 4 aus.
Obgleich dies in 12 nicht illustriert ist, dient eine Rückkopplungsschleife der PLL-Schaltung 12 zum Herabsetzen einer Frequenz eines von dem VCO 2 ausgegebenen Signals und zum Eingeben des Signals in den PFD 4, und daher kann eine Frequenzumwandlungsschaltung, die in der Lage ist, die Frequenz herabzusetzen, zusätzlich zu dem Mischer 8 in der Rückkopplungsschleife verwendet werden. In der Frequenzumwandlungsschaltung können beispielsweise ein Frequenzteiler oder andere Komponenten verwendet werden.
Obgleich dies in 12 nicht illustriert ist, kann eine variable CLK-Schaltung, die die Frequenz des von der Bezugssignalquelle 1 ausgegebenen Taktsignals variiert, zwischen der Bezugssignalquelle 1 und dem DDS 9 verwendet werden. Da die Frequenz eines Signals, das der DDS 9 ausgeben kann, durch f_CLK begrenzt ist, kann durch Erhöhen der Frequenz des in den DDS 9 eingegebenen Taktsignals mittels der variablen CLK-Schaltung ein Signal mit einer höheren Frequenz ausgegeben werden. In der variablen CLK-Schaltung kann beispielsweise eine PLL-Schaltung verwendet werden.
Der Linearitätsverbesserungsprozessor 22 ist eine Schaltung, die eine Frequenz eines von der PLL-Schaltung 12 ausgegebenen Signals erfasst, eine Differenz der Frequenz mit Bezug auf eine gewünschte Frequenz berechnet und solche Frequenzdaten, die die Differenz auslöschen, zu dem DDS 9 ausgibt. Ein Eingangsanschluss des Linearitätsverbesserungsprozessors 22 ist mit einem Ausgangsanschluss der PLL-Schaltung 12 verbunden, und der Ausgangsanschluss des Linearitätsverbesserungsprozessors 22 ist mit dem Eingangsanschluss des DDS 9 verbunden.
13 ist ein Konfigurationsdiagramm, das ein Konfigurationsbeispiel für den Linearitätsverbesserungsprozessor 22 nach dem dritten Ausführungsbeispiel illustriert. In 13 bezeichnen die gleichen Symbole wie diejenigen in 2 oder 8 die gleichen oder entsprechende Teile.
Der Linearitätsverbesserungsprozessor 22 enthält einen Frequenzdetektor 101, eine Spitzenverzögerungszeit-Berechnungsvorrichtung 102, eine Frequenzdifferenz-Berechnungsvorrichtung 103, einen Frequenzsubtraktionsprozessor 104 und eine f_LO-Berechnungsvorrichtung 107.
Die f_LO-Berechnungsvorrichtung 107 ist eine Operationsschaltung, die Frequenzdaten von (M+1) Perioden anhand der digitalen Daten, die f'_M(t) anzeigen und von dem Frequenzsubtraktionsprozessor 104 ausgegeben wurden, und anhand von Frequenzdaten der M-ten Periode berechnet. Bei dem vorliegenden Ausführungsbeispiel werden Frequenzdaten von (M+1) Perioden als h_M+1(t+D) bezeichnet. Der Buchstabe D stellt die Zeit einer Periode eines Chirpsignals dar. die f_LO-Berechnungsvorrichtung 107 hat einen Speicher zum Speichern von h_M+1(t+D), B und f_CLK. Ein Eingangsanschluss der f_LO-Berechnungsvorrichtung 107 ist mit einem Ausgangsanschluss des Frequenzsubtraktionsprozessors 104 verbunden, und ein Ausgangsanschluss der f_LO-Berechnungsvorrichtung 107 ist mit dem Eingangsanschluss des DDS 9 verbunden. In der f_LO-Berechnungsvorrichtung 107 wird beispielsweise ein FPGA, das in der Lage ist, eine Operationsverarbeitung eines digitalen Signals mit hoher Geschwindigkeit durchzuführen, verwendet. Die f_LO-Berechnungsvorrichtung 107 kann jede Konfiguration verwenden, solange die Konfiguration eine Berechnung von h_M+1(t+D) anhand von Daten, die f'_M(t) anzeigen, und die Ausgabe von digitalen Daten, die h_M+1(t+D) anzeigen, ermöglicht.
14 ist ein Flussdiagramm, das ein Beispiel für eine Berechnungsoperation von Frequenzdaten in dem Linearitätsverbesserungsprozessor 22 nach dem dritten Ausführungsbeispiel illustriert. Hinsichtlich 14 wird, da Schritte, die andere als der Schritt S111 sind, die gleichen wie diejenigen in dem im ersten Ausführungsbeispiel beschriebenen Flussdiagramm sind, nur der Schritt S111 beschrieben. $h_{M + 1} (t + D) = 2^{B} \cdot \frac{(f^{'}_{M} (t) - f_{C L K})}{f_{C L K}}$
Im Schritt S111 berechnet die f_LO-Berechnungsvorrichtung 107 h_M+1(t+D) anhand der Formel (6) unter Verwendung von f'_M(t), die im Schritt S104 berechnet wurde. Die f_LO-Berechnungsvorrichtung 107 gibt die berechneten Daten zu dem DDS 9 aus und beendet die Folge.
Hier stellt B die Wortlänge (Bits) des DDS dar und ist eine Konstante, und f_CLK stellt die Frequenz des Taktsignals dar.
Als Nächstes werden die Operationen des dritten Ausführungsbeispiels beschrieben. Ein von der Bezugssignalquelle 1 ausgegebenes Taktsignal wird in den DDS 9 eingegeben, und der DDS 9 erzeugt ein analoges Signal anhand von Frequenzdaten, die von dem Linearitätsverbesserungsprozessor 22 synchron mit dem Signal ausgegeben werden. Die Zeit/FrequenzCharakteristik des Ausgangssignals des DDS 9 in einer M-ten Periode hat eine dreieckige Wellenform.
Das von dem DDS 9 ausgegebene Signal wird in die PLL-Schaltung 12 eingegeben und wird weiterhin in den Mischer 8 eingegeben. Darüber hinaus gibt der VCO 2 ein Signal mit einer bestimmten Frequenz aus und gibt das Signal in den Mischer 8 und in den Linearitätsverbesserungsprozessor 22 ein. Der Mischer 8 verwendet das Signal der Frequenz f_LO, das von dem DDS 9 ausgegeben wurde, als ein LO-Signal, um die Frequenz des von dem VCO 2 ausgegebenen Signals in eine Niedrigfrequenz umzuwandeln, und gibt das Signal in den PFD 4 ein. In dem PFD 4 werden die Phase des von dem Mischer 8 ausgegebenen Signals und die Phase des von der Bezugssignalquelle 1 ausgegebenen Signals verglichen, und ein Signal auf der Grundlage der Differenz wird über das LF 5 in den VCO 2 eingegeben.
Bei den Operationen des dritten Ausführungsbeispiels wird, da die Zeit/Frequenz-Charakteristik eines Chirpsignals in der M-ten Periode, das von der PLL-Schaltung 12 ausgegeben wird, ähnlich der des ersten Ausführungsbeispiels ist, die Beschreibung der Spitzenverzögerungszeit-Berechnungsvorrichtung 102, der Frequenzdifferenz-Berechnungsvorrichtung 103 und des Frequenzsubtraktionsprozessors 104 weggelassen.
15 ist ein Diagramm, das das von der f_LO-Berechnungsvorrichtung 107 berechnete h_M+1(t+D) illustriert. Die vertikale Achse stellt Frequenzdaten dar, und die horizontale Achse stellt die Zeit dar. Die f_LO-Berechnungsvorrichtung 107 liest jeweils B und f_CLK aus dem Speicher zum Speichern von B und f_CLK und berechnet h_M+1(t+D) anhand der in Formel (6) angezeigten mathematischen Formel unter Verwendung von f'_M(t), die von dem Frequenzsubtraktionsprozessor 104 berechnet wurde, für die Speicherung in dem Speicher. Die Frequenzdaten der (M+1)-ten Periode werden in Intervallen von t_x berechnet. Hierbei werden die Frequenzdaten in dem Intervall berechnet unter Verwendung einer linearen Annäherung von Frequenzdaten zu benachbarten Zeiten, die um t_x voneinander entfernt sind, beispielsweise bei M · D+(n-1)t_x und M · D+n · t_x.
Der DDS 9 liest h_M+1(t+D) aus dem Speicher zum Speichern von Frequenzdaten und verwendet h_M+1(t+D) als Frequenzdaten der (M+1)-ten Periode. Obgleich Frequenzdaten der M-ten Periode eine dreieckige Wellenform haben, haben Frequenzdaten in der (M+1)-ten Periode keine dreieckige Wellenform, da die Frequenzdaten die Antwortverzögerung aufgrund der Zeitkonstanten der PLL-Schaltung 12 kompensieren und eine verzerrte Form haben. Indem dem DDS 9 ermöglicht wird, unter Verwendung von vorläufig verzerrten Frequenzdaten unter Berücksichtigung einer Verschiebung in der Zeitachsenrichtung und einer Verschiebung in der Frequenzachsenrichtung zu arbeiten, wird die Zeit/Frequenz-Charakteristik eines Ausgangssignals des DDS 9 auch verzerrt. Indem der PLL-Schaltung 12 ermöglicht wird, mit dem verzerrten Signal zu arbeiten, wird die Linearität eines von der PLL-Schaltung 12 ausgegebenen Chirpsignals verbessert.
In der vorstehenden Beschreibung wurde der Prozess beschrieben, in welchem h_M+1(t+D) berechnet wird, wobei der Linearitätsverbesserungsprozessor 22 das von der PLL-Schaltung 12 ausgegebene Chirpsignal der M-ten Periode erfasst und berechnet; jedoch kann der DDS 9 unter Verwendung von h_M+1(t+D) auch in der (M+1)-ten und nachfolgenden Perioden gesteuert werden.
Es ist zu beachten, dass der Linearitätsverbesserungsprozessor 22 bei der L-ten und nachfolgenden Perioden weiterarbeiten kann. Alternativ kann eine Schaltung zum Berechnen eines Frequenzfehlers zwischen einem von der PLL-Schaltung 12 ausgegebenen Chirpsignal und einem gewünschten Chirpsignal enthalten sein, und wenn der Frequenzfehler kleiner als ein oder gleich einem gewünschten Fehler wird, nachdem der Linearitätsverbesserungsprozessor 22 seine Operation gestartet hat, kann die Operation angehalten werden. In dem letzteren Fall wird, nachdem die Operation des Linearitätsverbesserungsprozessors 22 angehalten wurde, der DDS 9 durch Verwendung von Frequenzdaten, die während der Operation zuletzt berechnet wurden, gesteuert.
Bei der vorstehenden Erläuterung wird τ, das in der L-ten Periode berechnet wurde, kontinuierlich für die Berechnung bei der (L+1)-ten und nachfolgenden Perioden verwendet; jedoch kann eine Zählerschaltung zum Zählen von Perioden eines von der PLL-Schaltung 12 ausgegebenen Chirpsignals enthalten sein, und Frequenzdaten können einmal bei einer gewünschten Periode in eine dreieckige Wellenform zurückgeführt werden, um τ neu zu berechnen. Alternativ kann eine Schaltung zum Berechnen eines Frequenzfehlers zwischen einem von der PLL-Schaltung 12 ausgegebenen Chirpsignal und einem gewünschten Chirpsignal vorgesehen sein, und wenn der Frequenzfehler größer als ein oder gleich einem gewünschten Fehler wird, können Frequenzdaten zu einer dreieckigen Wellenform zurückgeführt werden, um τ neu zu berechnen.
Wie vorstehend beschrieben ist, wird bei dem dritten Ausführungsbeispiel der Mischer 8 in der Rückkopplungsschleife der PLL-Schaltung 12 verwendet, und die Zeit/Frequenz-Charakteristik eines in den Mischer 8 eingegebenen LO-Signals wird durch Verwendung des DDS 9 so gesteuert, dass sie eine dreieckige Wellenform hat. Durch Verwendung des Mischers 8 in der Rückkopplungsschleife wird das Phasenrauschen eines Ausgangssignals der PLL-Schaltung 12 verringert im Vergleich zu dem Fall der Verwendung eines Frequenzteilers. Daher kann der Signalgenerator 32 nach dem dritten Ausführungsbeispiel ein Signal mit niedrigerem Phasenrauschen ausgeben.
Das heißt, der Signalgenerator 32 nach dem dritten Ausführungsbeispiel enthält: die Bezugssignalquelle 1 zum Ausgeben eines Taktsignals; die PLL-Schaltung 12 zum Erzeugen eines Chirpsignals unter Verwendung des Taktsignals als eine Schaltung vom Rückkopplungsschleifentyp, enthaltend den Mischer 8; den DDS 9 zum Erzeugen eines lokalen Signals, das in den Mischer 8 einzugeben ist; und den Linearitätsverbesserungsprozessor 22 zum Erfassen einer Frequenz eines Chirpsignals einer M-ten (wobei M eine ganze Zahl größer als oder gleich 1 ist) Periode, das von der PLL-Schaltung 12 erzeugt wurde, und zum Steuern einer Frequenz des von dem DDS 9 erzeugten lokalen Signals derart, dass eine Differenz zwischen einer Frequenz eines Chirpsignals, das in der (M+1)-ten und nachfolgenden Perioden in der PLL-Schaltung 12 erzeugt wird, und einer gewünschten Frequenz kleiner als eine Differenz zwischen der erfassten Frequenz und der gewünschten Frequenz ist. Mit dieser Konfiguration wird durch Verwendung des Mischers 8 in der Rückkopplungsschleife das Phasenrauschen eines Ausgangssignals der PLL-Schaltung 12 verringert im Vergleich zu dem Fall der Verwendung eines Frequenzteilers. Daher kann der Signalgenerator 32 nach dem dritten Ausführungsbeispiel ein Signal mit niedrigerem Phasenrauschen ausgeben.
Bezugszeichenliste

1:: Bezugssignalquelle
2:: VCO
3:: variabler Frequenzteiler
4:: PFD
5:: LF
6, 9:: DDS
7:: Frequenzumwandlungsschaltung
8:: Mischer
10, 11, 12:: PLL-Schaltung
20, 21, 22:: Linearitätsverbesserungsprozessor
30, 31, 32:: Signalgenerator
101:: Frequenzdetektor
102:: Spitzenverzögerungszeit-Berechnungsvorrichtung
103:: Frequenzdifferenz-Berechnungsvorrichtung
104:: Frequenzsubtraktionsprozessor
105:: Teilungsverhältnis-Berechnungsvorrichtung
106:: Frequenzdaten-Berechnungsvorrichtung
107:: f_LO-Berechnungsvorrichtung

Claims

Signalgenerator, welcher aufweist: eine Bezugssignalquelle, die zum Ausgeben eines Taktsignals konfiguriert ist; eine Phasenregelkreis-(PLL-)Schaltung, die als eine Schaltung vom Rückkopplungsschleifentyp, enthaltend einen Frequenzteiler, konfiguriert ist zum Erzeugen eines Chirpsignals unter Verwendung des Taktsignals; und einen Linearitätsverbesserungsprozessor, der konfiguriert ist zum Erfassen einer Frequenz eines Chirpsignals in einer M-ten Periode, das durch die PLL-Schaltung erzeugt wurde, wobei M eine ganze Zahl größer als oder gleich 1 ist, und konfiguriert ist zum Steuern eines Teilungsverhältnisses des Frequenzteilers in einer Weise, die bewirkt, dass eine Differenz zwischen einer gewünschten Frequenz und einer Frequenz eines in der (M+1)-ten und nachfolgenden Perioden in der PLL-Schaltung erzeugten Chirpsignals kleiner als eine Differenz zwischen der erfassten Frequenz und der gewünschten Frequenz wird.
Signalgenerator nach Anspruch 1, bei dem der Linearitätsverbesserungsprozessor das Teilungsverhältnis des Frequenzteilers gemäß der Differenz zwischen der erfassten Frequenz und der gewünschten Frequenz steuert.
Signalgenerator nach Anspruch 1 oder 2, bei dem der Linearitätsverbesserungsprozessor eine Steuerung zum Verringern des Teilungsverhältnisses des Frequenzteilers durchführt, wenn die Differenz zwischen der erfassten Frequenz und der gewünschten Frequenz positiv ist, und zum Erhöhen des Teilungsverhältnisses des Frequenzteilers, wenn die Differenz zwischen der erfassten Frequenz und der gewünschten Frequenz negativ ist.
Signalgenerator nach einem der Ansprüche 1 bis 3, bei dem der Linearitätsverbesserungsprozessor eine Verzögerung berechnet, die von einem Zeitpunkt, zu dem eine Spitze der gewünschten Frequenz gebildet wird, bis zu einem Zeitpunkt, zu dem eine Spitze der erfassten Frequenz gebildet wird, gemessen wird, und beim Steuern des Teilungsverhältnisses des Frequenzteilers zu einem bestimmten Zeitpunkt in der (M+1)-ten und nachfolgenden Perioden eine Differenz zwischen der gewünschten Frequenz und einer Frequenz eines von der PLL-Schaltung erzeugten Signals zu einem Zeitpunkt, der in Vorwärtsrichtung der Zeit durch die Verzögerung von dem bestimmten Zeitpunkt in einer L-ten Periode getrennt ist, verwendet.
Signalgenerator, welcher aufweist: eine Bezugssignalquelle, die zum Ausgeben eines Taktsignals konfiguriert ist; einen digitalen Direktsynthesizer (DDS), der konfiguriert ist zum Erzeugen eines analogen Signals aus dem Taktsignal; eine PLL-Schaltung, die konfiguriert ist zum Erzeugen eines Chirpsignals als eine Schaltung vom Rückkopplungsschleifentyp unter Verwendung des von dem DDS erzeugten analogen Signals; und einen Linearitätsverbesserungsprozessor, der konfiguriert ist zum Erfassen einer Frequenz des Chirpsignals einer M-ten Periode, das von der PLL-Schaltung erzeugt wurde, wobei M eine ganze Zahl größer als oder gleich 1 ist, und konfiguriert ist zum Steuern des DDS in einer Weise, die bewirkt, dass eine Differenz zwischen einer gewünschten Frequenz und einer Frequenz des Chirpsignals, das in der PLL-Schaltung in der (M+1)-ten und nachfolgenden Perioden erzeugt wird, kleiner als eine Differenz zwischen der erfassten Frequenz und der gewünschten Frequenz wird.
Signalgenerator, welcher aufweist: eine Bezugssignalquelle, die konfiguriert ist zum Ausgeben eines Taktsignals; eine PLL-Schaltung, die konfiguriert ist zum Erzeugen eines Chirpsignals als eine Schaltung vom Rückkopplungsschleifentyp, enthaltend einen Mischer, unter Verwendung des Taktsignals; einen DDS, der konfiguriert ist zum Erzeugen eines lokalen Signals, das in den Mischer einzugeben ist; und einen Linearitätsverbesserungsprozessor, der konfiguriert ist zum Erfassen einer Frequenz eines Chirpsignals einer M-ten Periode, das von der PLL-Schaltung erzeugt wurde, wobei M eine ganze Zahl größer als oder gleich 1 ist, und konfiguriert ist zum Steuern einer Frequenz des von dem DDS erzeugten lokalen Signals in einer Weise, die bewirkt, dass eine Differenz zwischen einer gewünschten Frequenz und einer Frequenz eines Chirpsignals, das in der PLL-Schaltung in der (M+1)-ten und nachfolgenden Perioden erzeugt wird, kleiner wird als eine Differenz zwischen der erfassten Frequenz und der gewünschten Frequenz.