DE112014007049T5 - Verfahren zur Fertigung einer Halbleitervorrichtung - Google Patents

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Kazunari Nakata
Yoshiaki Terasaki
Tamio Matsumura
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Abstract

Als ein erster Schleifschritt wird ein Umfangsabschnitt einer rückseitigen Oberfläche eines Wafers (1) mit einem ersten Schleifstein (17) geschliffen, um eine gebrochene Schicht (19) in dem Umfangsabschnitt auszubilden. Anschließend wird als ein zweiter Schleifschritt ein zentraler Abschnitt der rückseitigen Oberfläche des Wafers (1) mit dem ersten Schleifstein (17) geschliffen, um eine Vertiefung (21) auszubilden, während der Umfangsabschnitt, in welchem die gebrochene Schicht (19) ausgebildet ist, als eine Verstärkungsrippe oder -ring (20) gelassen wird. Anschließend wird als ein dritter Schleifschritt eine untere Oberfläche der Vertiefung (21) mit einem zweiten Schleifstein (22) einer abtragenden Korngröße, die kleiner ist als diejenige des ersten Schleifsteins (17), geschliffen, um eine Dicke des Wafers (1) zu reduzieren.

Description

  • Gebiet
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Fertigung einer Halbleitervorrichtung, das in der Lage ist, einen Bruch eines Wafers während einer maschinellen Bearbeitung des Wafers zu verhindern, ohne die Produktivität zu reduzieren.
  • Hintergrund
  • Die Packdichte in Gehäusen für LSIs ist durch dreidimensionales Packaging, usw. erhöht worden, und ein Fortschritt ist beim Reduzieren der Dicke von Wafern erzielt worden, sodass eine Wafer-Dicke von etwa 25µm zu der Zeit der Vollendung des Prozesses erzielt wird. Leistungsvorrichtungen wie Bipolartransistoren mit isoliertem Gate (IGBTs) und MOS-Typ Feldeffekttransistoren (MOSFETs) werden verbreitet als Halbleiterschalter in Inverter-Schaltungen für Industriemotoren, Fahrzeugmotoren, usw., Leistungsversorgungen für Hochleistungs-Server und unterbrechungsfreie Leistungsversorgungen verwendet. Halbleitersubstrate für solche Leistungshalbleitervorrichtungen werden maschinell auf eine reduzierte Dicke bearbeitet, um Schaltleistungsfähigkeitseigenschaften zu verbessern, die durch eine EIN-Charakteristik repräsentiert werden. In den letzten Jahren sind Halbleitervorrichtungen gefertigt worden, die zur Verbesserung im Sinne von Kosten und Eigenschaften einen Prozess mit extrem dünnen Wafern verwenden, in welchem die Dicke eines Wafers, der durch ein Floating-Zone-(FZ-)Verfahren gefertigt wird, auf etwa 50µm reduziert ist.
  • Nassätzen oder Trockenätzen zum Entfernen einer Arbeitsbelastung, die durch Schleifen in einer Art eines Rückseitenschleifens oder Polierens oder durch mechanisches Polieren verursacht wird, wird gewöhnlich verwendet, um einen Wafer maschinell auf eine reduzierte Dicke zu bearbeiten. Ein Bilden einer Diffusionsschicht auf der rückseitigen Oberflächenseite mittels Ionenimplantation und eine Hitzebehandlung werden ausgeführt und ein Ausbilden einer Elektrode wird danach zum Beispiel mittels Sputtern ausgeführt. Unter solchen Umständen ist die Häufigkeit eines Auftretens eines Wafer-Bruchs beim maschinellen Bearbeiten der rückseitigen Oberflächen der Wafer erhöht worden. In den letzten Jahren sind deshalb maschinelle Bearbeitungsverfahren eines maschinellen Bearbeitens eines Wafers vorgeschlagen worden, sodass nur ein zentraler Abschnitt des Wafers verdünnt wird, während ein Umfangsbereich als ein Verstärkungsring dick gelassen wird, um Wafer in einer Dicke zu verringern (siehe zum Beispiel PTL 1).
  • Wenn ein Wafer mit einer solchen Verstärkungsrippe oder -ring verwendet wird, kann ein merklich großer Effekt eines Begrenzens eines Krümmens des Wafers erzielt werden, und die Einrichtung, mit welcher der Wafer in einer Bearbeitungsvorrichtung transportiert wird, kann verbessert werden. Weiter weist der Wafer beim Handhaben des Wafers eine merklich verbesserte Festigkeit auf, und das Auftreten eines Bruchs oder Splitterns des Wafers kann reduziert werden. Es ist auch ein Verfahren vorgeschlagen worden, welches in einem Wafer mit einer solchen Verstärkungsrippe oder -ring einen Übergangsbereich vorsieht, in welchem der Wafer allmählich von der Verstärkungsrippe zu dem verdünnten Bereich in einer Dicke reduziert wird, wodurch ein Wafer-Bruch in einem Schritt einer Hitzebehandlung auf den Wafer mit der Verstärkungsrippe oder -ring verhindert wird (siehe zum Beispiel PTL 2).
  • Literaturliste
  • Patentliteratur
    • [PTL 1] JP 2007-19379 A
    • [PTL 2] JP 5266869
  • Zusammenfassung
  • Technisches Problem
  • Wenn ein Defekt wie ein Splittern in der Verstärkungsrippe oder -ring auftritt, wenn die Verstärkungsrippe oder -ring ausgebildet wird, wird die Festigkeit des Wafers reduziert, was zu dem Auftreten eines Wafer-Bruchs während einer maschinellen Bearbeitung des Wafers führt. In einem Fall, in welchem der Übergangsbereich vorgesehen ist, wird eine Abschrägung bei einem Winkel von 15 bis 45 Grad in einem Endabschnitt des Wafers ausgebildet, und die effektive Fläche auf einem Umfangsabschnitt des Wafers, die als eine Vorrichtungsfläche verwendbar ist, wird dadurch reduziert, was zu einer Reduzierung einer Produktivität führt.
  • Die vorliegende Erfindung ist entwickelt worden, um das vorstehend beschriebene Problem zu lösen, und eine Aufgabe der vorliegenden Erfindung ist, ein Verfahren zur Fertigung einer Halbleitervorrichtung zu erhalten, das in der Lage ist, ein Brechen eines Wafers während einer maschinellen Bearbeitung des Wafers zu verhindern, ohne die Produktivität zu reduzieren.
  • Lösung des Problems
  • Ein Verfahren zur Fertigung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung weist auf: einen Schritt eines Ausbildens einer Mehrzahl von Halbleitervorrichtungen in einer vorderen Oberfläche eines Wafers; einen ersten Schleifschritt eines Schleifens eines Umfangsabschnitts einer rückseitigen Oberfläche des Wafers mit einem ersten Schleifstein, um eine gebrochene Schicht in dem Umfangsabschnitt auszubilden; einen zweiten Schleifschritt eines Schleifens eines zentralen Abschnitts der rückseitigen Oberfläche des Wafers mit dem ersten Schleifstein, um eine Vertiefung auszubilden, während der Umfangsabschnitt, in welchem die gebrochene Schicht ausgebildet ist, als eine Verstärkungsrippe oder -ring gelassen wird; und einen dritten Schleifschritt eines Schleifens einer unteren Oberfläche der Vertiefung mit einem zweiten Schleifstein einer abtragenden Korngröße, die kleiner ist als diejenige des ersten Schleifsteins, um eine Dicke des Wafers zu reduzieren.
  • Vorteilhafte Wirkungen der Erfindung
  • In der vorliegenden Erfindung wird der Umfangsabschnitt der rückseitigen Oberfläche des Wafers geschliffen, um die gebrochene Schicht bereitzustellen, bevor die Vertiefung ausgebildet wird. Ein Splittern der Verstärkungsrippe oder -rings, von welchem ein Wafer-Bruch beginnt, kann dadurch verhindert werden, womit ein Verhindern eines Wafer-Bruchs während einer maschinellen Bearbeitung des Wafers ermöglicht wird. Außerdem wird die effektive Fläche nicht reduziert, und die Produktivität wird nicht verringert, weil keine Notwendigkeit besteht, eine Abschrägung in einem Endabschnitt des Wafers auszubilden wie in der herkömmlichen Technik.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Draufsicht einer Rückseitenschleifvorrichtung gemäß einer Ausführungsform 1 der vorliegenden Erfindung.
  • 2 ist eine Schnittansicht, die einen Zustand in den Schleifschritten zeigt.
  • 3 ist eine Draufsicht, die einen Zustand in den Schleifschritten zeigt.
  • 4 ist eine Schnittansicht, die ein Verfahren zur Fertigung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung zeigt.
  • 5 ist eine Schnittansicht, die ein Verfahren zur Fertigung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung zeigt.
  • 6 ist eine Schnittansicht, die ein Verfahren zur Fertigung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung zeigt.
  • 7 ist eine Schnittansicht, die ein Verfahren zur Fertigung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung zeigt.
  • 8 ist eine Schnittansicht, die ein Verfahren zur Fertigung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung zeigt.
  • 9 ist ein Flussdiagramm des Verfahrens zur Fertigung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung.
  • 10 ist eine Draufsicht eines äußeren Endabschnitts des in einer Dicke reduzierten Wafers.
  • 11 ist eine Schnittansicht, aufgenommen entlang einer Linie I-II in 10.
  • 12 ist eine schematische Darstellung, die den Umfang eines Schleifens in dem Schritt des Bereitstellens der gebrochenen Schicht und die Anzahl von Splittern von 50µm oder mehr zeigt.
  • 13 ist eine schematische Darstellung, die die durchschnittliche Korngröße des ersten Schleifsteins und die Oberflächenverbrennungsrate zeigt, wenn das Schleifen ausgeführt wird.
  • 14 ist eine schematische Darstellung, die die durchschnittliche Korngröße des ersten Schleifsteins und die Bruchrate zeigt, wenn das Schleifen ausgeführt wird.
  • 15 ist eine Schnittansicht, die ein Verfahren zum Messen der Breite des ungeschliffenen Bereichs gemäß einer Ausführungsform 2 der vorliegenden Erfindung zeigt.
  • 16 ist eine Schnittansicht, die ein anderes Verfahren zum Messen der Breite des ungeschliffenen Bereichs gemäß der Ausführungsform 2 der vorliegenden Erfindung zeigt.
  • 17 ist eine Draufsicht, die ein anderes Verfahren zum Messen der Breite des ungeschliffenen Bereichs gemäß der Ausführungsform 2 der vorliegenden Erfindung zeigt.
  • Beschreibung der Ausführungsformen
  • Ein Verfahren zur Fertigung einer Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung wird mit Bezug auf die Zeichnungen beschrieben. Die gleichen Komponenten werden durch die gleichen Bezugszeichen gekennzeichnet, und die wiederholte Beschreibung derselben kann weggelassen sein.
  • Ausführungsform 1
  • 1 ist eine Draufsicht einer Rückseitenschleifvorrichtung gemäß einer Ausführungsform 1 der vorliegenden Erfindung. Ein Wafer 1, an welchen ein Oberflächenschutzband befestigt ist, wird in eine Wafer-Kassette 2 eingesetzt und wird durch einen Transportroboter 3 zu einem Ausrichtungsmechanismus 4 transportiert. Anschließend wird eine Wafer-Zentrierung mit dem Ausrichtungsmechanismus 4 ausgeführt, und der Wafer 1 wird durch einen Transportarm 5 zu einem Wafer-Überführungsteil 6 transportiert. Anschließend wird eine Schleifplattform 7 gegen den Uhrzeigersinn wie in der Figur zu sehen rotiert, und der Wafer 1 wird zu einer einachsigen Schleifplattform 8 bewegt. Auf der einachsigen Schleifplattform 8 werden erste und zweite Schleifschritte ausgeführt.
  • Anschließend wird die Schleifplattform 7 weiter gegen den Uhrzeigersinn rotiert, und der Wafer 1 wird zu einer zweiachsigen Schleifplattform 9 bewegt. Auf der zweiachsigen Schleifplattform 9 wird ein dritter Schleifschritt ausgeführt. Eine Verstärkungsrippe oder -ring wird durch die ersten, zweiten und dritten Schleifschritte an dem Umfang des Wafers 1 ausgebildet. Der Wafer 1 wird dann durch den Transportarm 5 zu einem Wafer-Reinigungsmechanismus 10 transportiert und wird mit Wasser gereinigt und getrocknet. Der Wafer 1 wird dann durch den Transportroboter 3 in die Wafer-Kassette 11 geborgen.
  • 2 und 3 sind eine Schnittansicht und eine Draufsicht, die jeweils einen Zustand in den Schleifschritten zeigen. Eine Adsorptionsplattform 12 und eine Plattformabdeckung 13 sind mit der einachsigen Schleifplattform 8 und einer zweiachsigen Schleifplattform 9, die in 1 gezeigt sind, kompatibel. Die vordere Oberflächenseite des Wafers 1, an welche ein schützendes Band 14 geklebt ist, wird an die Adsorptionsplattform 12 adsorbiert und wird in einer vorbestimmten Richtung bei einer Geschwindigkeit von zum Beispiel etwa 300U/min rotiert. Ein Schleifrad 16, auf welchem ein Schleifstein 15 befestigt ist, wird langsam von oben bei einer Geschwindigkeit von etwa 4000U/min mit dem Wafer 1 in Kontakt gebracht, womit der Schleifschritt ausgeführt wird.
  • 4 bis 8 sind Schnittansichten, die ein Verfahren zur Fertigung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung zeigen. 9 ist ein Flussdiagramm des Verfahrens zur Fertigung der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung. Die zu fertigende Halbleitervorrichtung ist eine Halbleitervorrichtung eines vertikalen Typs wie ein IGBT, ein MOSFET oder eine Diode.
  • Zuerst wird ein Wafer 1 eines n-Typ-Halbleiters vorbereitet, p-Typ- und n-Typ-Störstellenschichten werden in einer vorderen Oberfläche des Wafers 1 gebildet und danach werden Gate-Elektroden zum Beispiel aus Polysilizium ausgebildet. Anschließend wird eine Verdrahtungsschicht zum Herausführen von Transistoren und der Gate-Elektroden nach außen auf der vorderen Oberfläche unter Verwendung eines Metallmaterials wie Aluminium ausgebildet. Eine Wafer-Frontoberflächenseitenschaltung wird dadurch ausgebildet (Schritt S1). Die Wafer-Frontoberflächenseitenschaltung weist einen Vorrichtungsbereich, in welchem eine Mehrzahl von Halbleitervorrichtungen durch vorangeordnete Trennungslinien unterteilt ist, und einen Umfangszugabebereich, der den Vorrichtungsbereich umgibt, auf.
  • Anschließend wird, wie in 4 gezeigt, das Oberflächenschutzband 14 an der vorderen Oberfläche des Wafers 1 angebracht (Schritt S2). Anschließend wird, wie in 5 gezeigt, ein Schleifen eines Umfangsabschnitts der rückseitigen Oberfläche des Wafers 1 mit einem ersten Schleifstein 17 als der erste Schleifschritt ausgeführt (Schritt S3). In diesem Schritt wird ein zentraler Abschnitt der rückseitigen Oberfläche des Wafers 1 als ein ungeschliffener Bereich 18 gelassen. Eine maschinell bearbeitete, gebrochene Schicht 19 wird in dem geschliffenen Umfangsabschnitt gebildet.
  • Anschließend wird, wie in 6 gezeigt, die relative Position zwischen dem ersten Schleifstein 17 und dem Wafer 1 verändert (Schritt S4). Die Position des ersten Schleifsteins 17 wird um ein vorbestimmtes Maß zum Beispiel durch Verwenden eines Servomotors verschoben. Anschließend wird ein vorbestimmter Umfang eines Schleifens des zentralen Abschnitts der rückseitigen Oberfläche des Wafers 1 einschließlich des ungeschliffenen Bereichs 18 mit dem ersten Schleifstein 17 als der zweite Schleifschritt ausgeführt, um eine Vertiefung 21 zu bilden (Schritt S5), während ein Teil des Umfangsabschnitts, in welchem die gebrochene Schicht 19 ausgebildet ist, als eine Verstärkungsrippe oder -ring 20 gelassen wird.
  • Anschließend wird, wie in 7 gezeigt, ein Schleifen der unteren Oberfläche der Vertiefung 21 mit einem zweiten Schleifstein 22 einer abtragenden Korngröße, die kleiner ist als diejenige des ersten Schleifsteins 17, als der dritte Schleifschritt ausgeführt, um die Dicke des Wafers 1 auf eine festgelegte Dicke zu reduzieren (Schritt S6). Der Wafer 1 wird mit Wasser gereinigt und getrocknet (Schritt S7). Anschließend wird, wie in 8 gezeigt, die gebrochene Schicht 19 durch Nassätzen unter Verwendung eines Säuregemischs, das Flusssäure und Salpetersäure aufweist, entfernt. Der Wafer 1, der die Verstärkungsrippe oder -ring 20 aufweist, wird durch den vorstehend beschriebenen Prozess ausgebildet.
  • Danach werden eine Einführung einer Verunreinigung durch Ionenimplantation, eine Aktivierung der Verunreinigung unter Verwendung eines Diffusionsofens oder Lasers und ein Ausbilden einer Verdrahtungsschicht zum Herausführen eines Stroms nach außen und von Elektroden für eine Verbindung mit einer Schaltungsplatine auf der rückseitigen Oberfläche des Wafers 1 ausgeführt. Ein Krümmen des Wafers 1 als eine Folge des Verdünnens des Wafers 1 erschwert einen Wafer-Transport. Ein ausgesprochen großer Effekt des Begrenzens eines Krümmens des Wafers 1 wird jedoch als ein Ergebnis des Ausbildens der Verstärkungsrippe oder -rings 20 durch das Rückseitenschleifen wie vorstehend beschrieben erzielt, womit ein Wafer-Transport in der Verarbeitungsvorrichtung ermöglicht wird. Außerdem ist die Festigkeit des Wafers merklich verbessert, und das Auftreten eines Brechens oder Splitterns während einer Handhabung des Wafers 1 kann deshalb reduziert werden.
  • 10 ist eine Draufsicht eines äußeren Endabschnitts des Wafers, der in einer Dicke reduziert ist. 11 ist eine Schnittansicht, die entlang einer Linie I-II in 10 aufgenommen ist. Der dicke Umfangsabschnitt des Wafers 1 ist die Verstärkungsrippe oder -ring 20, und der Abschnitt des Wafers 1, der maschinell auf eine reduzierte Dicke bearbeitet ist, ist der Vorrichtungsbereich. Ein Splittern 23 tritt in der Verstärkungsrippe oder -ring 20 auf der Vorrichtungsbereichsseite als eine Folge des ersten, zweiten und dritten Schleifschritts auf. Wenn eine Beanspruchung in dem Wafer 1 verursacht wird, wenn der Wafer behandelt wird, kann der Wafer 1 von dem Splittern 23 aus zerbrochen werden.
  • In der vorliegenden Ausführungsform wird der Umfangsabschnitt der rückseitigen Oberfläche des Wafers 1 geschliffen, um die gebrochene Schicht 19 bereitzustellen, bevor die Vertiefung ausgebildet wird. Ein Splittern 23 der Verstärkungsrippe oder -rings 20, von dem aus ein Wafer-Bruch beginnt, kann dadurch verhindert werden, womit ein Verhindern eines Wafer-Bruchs während einer maschinellen Bearbeitung des Wafers ermöglicht wird. Außerdem wird die effektive Fläche nicht reduziert, und die Produktivität wird nicht verringert, weil keine Notwendigkeit besteht, eine Abschrägung in einem Endabschnitt des Wafers 1 auszubilden wie in der herkömmlichen Technik.
  • Wenn die Halbleitervorrichtungen auf der vorderen Oberflächenseite des Wafers ausgebildet werden, wird auch eine isolierende Schicht wie eine Siliziumoxidschicht auf der rückseitigen Oberflächenseite des Wafers gebildet. In dem herkömmlichen Prozess wird eine große Stufe in der Verstärkungsrippe oder -ring 20 ausgebildet, wobei die isolierende Schicht als eine Maske bei einem Nassätzen nach dem Schleifen dient, was zu dem Auftreten eines Adsorptionsfehlers führt, wenn der Verstärkungsring für eine Wafer-Handhabung in einer Nachbearbeitung adsorbiert wird. In der vorliegenden Ausführungsform wird die isolierende Schicht auf dem Umfangsabschnitt der rückseitigen Oberfläche des Wafers 1 durch den ersten Schleifschritt entfernt, womit ein Vermeiden des Ausbildens einer großen Stufe in dem Verstärkungsring 20 ermöglicht wird.
  • 12 ist eine schematische Darstellung, die den Umfang eines Schleifens in dem Schritt des Bereitstellens der gebrochenen Schicht und die Anzahl von Splittern von 50µm oder mehr zeigt. Ein Splitter von 50µm oder mehr führt zu einem Wafer-Bruch. Wenn der Umfang eines Schleifens geringer war als 1µm, wurde eine monokristalline Bedingung eines Silizium-Wafers in der geschliffenen Oberfläche in dem Umfangsabschnitt der rückseitigen Oberfläche des Wafers beibehalten. Große Splitter von 50µm oder mehr traten deshalb in dem Wafer auf, der eine Kraft von dem Schleifstein in dem zweiten Schleifschritt aufnahm. Wenn der Umfang eines Schleifens in dem ersten Schleifschritt 1µm oder mehr war, wurde die Anzahl von Splittern von 50µm oder mehr, welche zu einem Wafer-Bruch führen konnten, wegen des Vorsehens der gebrochenen Schicht in der geschliffenen Oberfläche des Wafer-Umfangsabschnitts durch maschinelle Bearbeitung merklich reduziert, obwohl der Wafer, der eine Kraft von dem Schleifstein aufnahm, feine Splitter aufwies.
  • 13 ist eine schematische Darstellung, die die durchschnittliche Korngröße des ersten Schleifsteins und die Oberflächenverbrennungsrate zeigt, wenn das Schleifen ausgeführt wird. Die Oberflächenverbrennung ist eine Erscheinung, in welcher, wenn der Schleifstein, dessen Schleifkraft reduziert wird, bei einer konstanten Geschwindigkeit gegen den Wafer gepresst wird, die mit dem Schleifstein abgeriebene Wafer-Oberfläche schwarz wird. Wenn die durchschnittliche Korngröße des ersten Schleifsteins 17 kleiner wird, wird die Schleifkraft reduziert. Wenn die durchschnittliche Korngröße gleich oder kleiner als 20µm ist, wird die Häufigkeit einer Oberflächenverbrennung erhöht. Es ist deshalb bevorzugt, dass die durchschnittliche Korngröße des ersten Schleifsteins 17 gleich oder größer ist als 20µm. Dies ermöglicht, dass ein Schleifen stabil ohne Oberflächenverbrennung ausgeführt wird, selbst wenn eine isolierende Schicht, eine Polysiliziumschicht oder dergleichen auf der Wafer-Rückseitenoberfläche verbleibt.
  • 14 ist eine schematische Darstellung, die die durchschnittliche Korngröße des ersten Schleifsteins und die Bruchrate zeigt, wenn das Schleifen ausgeführt wird. Die Bruchrate steigt, wenn die durchschnittliche Korngröße des ersten Schleifsteins 17 größer ist als 100µm. Es ist deshalb bevorzugt, dass die durchschnittliche Korngröße des ersten Schleifsteins 17 gleich oder kleiner ist als 100µm. Dies ermöglicht ein Verhindern eines Wafer-Bruchs während des Schleifens.
  • Außerdem ist bevorzugt, dass die durchschnittliche Korngröße des zweiten Schleifsteins 22 gleich oder kleiner ist als 10µm. Dies ermöglicht ein Sicherstellen der Festigkeit des Wafers 1 und Verhindern eines Wafer-Bruchs während einer Handhabung, selbst nachdem der Wafer 1 in einer Dicke reduziert worden ist.
  • Ausführungsform 2
  • In einer Ausführungsform 2 wird die Breite des ungeschliffenen Bereichs 18 nach dem ersten Schleifschritt gemessen, und die Position des ersten Schleifsteins in dem zweiten Schleifschritt wird basierend auf dem gemessenen Wert der Breite festgelegt. Die anderen Schritte sind die gleichen wie diejenigen in der Ausführungsform 1.
  • 15 ist eine Schnittansicht, die ein Verfahren eines Messens der Breite des ungeschliffenen Bereichs gemäß der Ausführungsform 2 der vorliegenden Erfindung zeigt. Ein Bild des Wafers, das mit einer Kamera 24 aufgenommen wird, wird einer Bildverarbeitung unterzogen, um die Breite des ungeschliffenen Bereichs 18 zu messen. Der Umfang einer Abtragung an dem ersten Schleifstein 17 kann von der Breite des ungeschliffenen Bereichs erkannt werden. Die Breite der Verstärkungsrippe oder -rings 20 kann deshalb durch Festlegen der Position des ersten Schleifsteins 17 gemäß der Abtragung an dem ersten Schleifstein 17 auf den gewünschten Wert eingestellt werden. Außerdem ermöglicht eine Bildverarbeitung auf das Wafer-Bild ein Messen des Umfangs einer Abtragung an dem ersten Schleifstein 17 bei einer hohen Geschwindigkeit auf eine kontaktfreie Weise.
  • 16 und 17 sind eine Schnittansicht und eine Draufsicht, die jeweils ein anderes Verfahren eines Messens der Breite des ungeschliffenen Bereichs gemäß der Ausführungsform 2 der vorliegenden Erfindung zeigen. Ein Abtasten mit einem Stufenmessabtaster 25 wird entlang einer geraden Linie ausgeführt, sodass ein Bereich einschließlich eines Zentrums des Wafers 1 durchlaufen wird. Das Abtasten mit dem Stufenmessabtaster 25 wird dann entlang einer Richtung senkrecht dazu ausgeführt, sodass ein Zentrum der Breite der Projektion des ungeschliffenen Bereichs 18, das dadurch erhalten wird, durchlaufen wird. Wenn die jeweils dadurch gemessenen Breiten der Projektion des ungeschliffenen Bereichs 18 2 × a und 2 × b sind, kann die Breite D des ungeschliffenen Bereichs 18 durch D = (a2 + b2)/b unter Verwendung des Satz des Pythagoras erhalten werden. Durch dieses Messverfahren kann die Breite des ungeschliffenen Bereichs selbst in einem Fall genau erhalten werden, in welchem der Umfang eines Schleifens in dem ersten Schleifschritt gering ist und der Kontakt des Bildes gering ist.
  • Bezugszeichenliste
    • 1
    Wafer;
    17
    erster Schleifstein;
    18
    ungeschliffener Bereich;
    19
    gebrochene Schicht;
    20
    Verstärkungsrippe;
    21
    Vertiefung;
    22
    zweiter Schleifstein

Claims (9)

  1. Verfahren zur Fertigung einer Halbleitervorrichtung, aufweisend: einen Schritt eines Ausbildens einer Mehrzahl von Halbleitervorrichtungen in einer vorderen Oberfläche eines Wafers; einen ersten Schleifschritt eines Schleifens eines Umfangsabschnitts einer rückseitigen Oberfläche des Wafers mit einem ersten Schleifstein, um eine gebrochene Schicht in dem Umfangsabschnitt auszubilden; einen zweiten Schleifschritt eines Schleifens eines zentralen Abschnitts der rückseitigen Oberfläche des Wafers mit dem ersten Schleifstein, um eine Vertiefung auszubilden, während der Umfangsabschnitt, in welchem die gebrochene Schicht ausgebildet ist, als eine Verstärkungsrippe oder -ring gelassen wird; und einen dritten Schleifschritt eines Schleifens einer unteren Oberfläche der Vertiefung mit einem zweiten Schleifstein einer abtragenden Korngröße, die kleiner ist als diejenige des ersten Schleifsteins, um eine Dicke des Wafers zu reduzieren.
  2. Verfahren zur Fertigung einer Halbleitervorrichtung gemäß Anspruch 1, weiter aufweisend einen Schritt eines Entfernens der gebrochenen Schicht durch Nassätzen nach dem dritten Schleifschritt.
  3. Verfahren zur Fertigung einer Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei der zentrale Abschnitt der rückseitigen Oberfläche des Wafers nicht geschliffen wird und in dem ersten Schleifschritt als ein ungeschliffener Bereich gelassen wird, und eine relative Position zwischen dem ersten Schleifstein und dem Wafer verändert wird und der ungeschliffene Bereich in dem zweiten Schleifschritt geschliffen wird.
  4. Verfahren zur Fertigung einer Halbleitervorrichtung gemäß Anspruch 3, wobei eine Position des ersten Schleifsteins in dem zweiten Schleifschritt basierend auf einem gemessenen Wert einer Breite des ungeschliffenen Bereichs festgelegt wird.
  5. Verfahren zur Fertigung einer Halbleitervorrichtung gemäß Anspruch 4, wobei ein Bild des Wafers einer Bildverarbeitung unterzogen wird, um die Breite des ungeschliffenen Bereichs zu messen.
  6. Verfahren zur Fertigung einer Halbleitervorrichtung gemäß Anspruch 4, wobei eine Stufe des ungeschliffenen Bereichs entlang einer Durchmesserrichtung des Wafers gemessen wird, um die Breite des ungeschliffenen Bereichs zu erhalten.
  7. Verfahren zur Fertigung einer Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 6, wobei ein Umfang eines Schleifens in dem Schritt des Bereitstellens der gebrochenen Schicht 1µm oder mehr ist.
  8. Verfahren zur Fertigung einer Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 7, wobei eine durchschnittliche Korngröße des ersten Schleifsteins gleich oder größer als 20µm und gleich oder kleiner als 100µm ist.
  9. Verfahren zur Fertigung einer Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 8, wobei eine durchschnittliche Korngröße des zweiten Schleifsteins gleich oder kleiner als 10µm ist.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7171131B2 (ja) * 2018-08-29 2022-11-15 株式会社ディスコ 被加工物の研削方法
JP7357567B2 (ja) 2020-02-20 2023-10-06 株式会社ディスコ ウェーハの加工方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005123425A (ja) * 2003-10-17 2005-05-12 Toshiba Corp 半導体基板の製造方法、半導体基板及び半導体装置の製造方法
JP4406300B2 (ja) * 2004-02-13 2010-01-27 株式会社東芝 半導体装置及びその製造方法
CN100501932C (zh) * 2005-04-27 2009-06-17 株式会社迪斯科 半导体晶片及其加工方法
JP2007019379A (ja) 2005-07-11 2007-01-25 Disco Abrasive Syst Ltd ウェーハの加工方法
JP4913484B2 (ja) * 2006-06-28 2012-04-11 株式会社ディスコ 半導体ウエーハの研磨加工方法
JP5081643B2 (ja) * 2008-01-23 2012-11-28 株式会社ディスコ ウエーハの加工方法
JP2009253143A (ja) * 2008-04-09 2009-10-29 Fuji Electric Device Technology Co Ltd 半導体ウェハ研削用砥石、半導体ウェハ研削装置および半導体装置の製造方法
JP5266869B2 (ja) 2008-05-19 2013-08-21 富士電機株式会社 半導体装置および半導体装置の製造方法
JP5400409B2 (ja) * 2009-02-16 2014-01-29 リンテック株式会社 半導体装置の製造方法
JP2011040631A (ja) * 2009-08-13 2011-02-24 Disco Abrasive Syst Ltd 硬質ウエーハの研削方法
JP2012146889A (ja) * 2011-01-14 2012-08-02 Disco Abrasive Syst Ltd ウエーハの研削方法
JP5936312B2 (ja) * 2011-03-31 2016-06-22 株式会社ディスコ 半導体ウエーハの加工方法
JP5811587B2 (ja) * 2011-05-17 2015-11-11 富士電機株式会社 半導体装置の製造方法
JP2013012690A (ja) * 2011-06-30 2013-01-17 Toshiba Corp 半導体ウエハの加工方法及び加工装置、並びに、半導体ウエハ
JP5796412B2 (ja) * 2011-08-26 2015-10-21 三菱電機株式会社 半導体素子の製造方法
JP2013187275A (ja) * 2012-03-07 2013-09-19 Disco Abrasive Syst Ltd 加工方法

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