DE112012002633T5 - System und Verfahren zum Bearbeiten von horizontal ausgerichteten Nanofasern aus Graphit in einem in 3D Chip-Stapeln verwendeten Material für eine thermische Grenzfläche - Google Patents

System und Verfahren zum Bearbeiten von horizontal ausgerichteten Nanofasern aus Graphit in einem in 3D Chip-Stapeln verwendeten Material für eine thermische Grenzfläche Download PDF

Info

Publication number
DE112012002633T5
DE112012002633T5 DE112012002633.0T DE112012002633T DE112012002633T5 DE 112012002633 T5 DE112012002633 T5 DE 112012002633T5 DE 112012002633 T DE112012002633 T DE 112012002633T DE 112012002633 T5 DE112012002633 T5 DE 112012002633T5
Authority
DE
Germany
Prior art keywords
chip
thermal interface
nanofibers
interface material
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE112012002633.0T
Other languages
English (en)
Inventor
Arvind Sinha
Kevin Splittstoesser
Timothy Tofil
Joseph Kuczynski
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE112012002633T5 publication Critical patent/DE112012002633T5/de
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3733—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon having a heterogeneous or anisotropic structure, e.g. powder or fibres in a matrix, wire mesh, porous structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/427—Cooling by change of state, e.g. use of heat pipes
    • H01L23/4275—Cooling by change of state, e.g. use of heat pipes by melting or evaporation of solids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751—Function
    • H01L2224/17515—Bump connectors having different functions
    • H01L2224/17519—Bump connectors having different functions including bump connectors providing primarily thermal dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

Der Chip-Stapel von Halbleiterchips mit einer verbesserten Kühlvorrichtung beinhaltet einen ersten Chip mit einem Schaltungsaufbau auf einer ersten Seite und einen zweiten Chip, der mittels eines Gitters von Verbindungselementen elektrisch und mechanisch mit dem ersten Chip gekoppelt ist. Die Vorrichtung beinhaltet des Weiteren ein Pad aus einem Material für eine thermische Grenzfläche, das zwischen dem ersten Chip und dem zweiten Chip angeordnet ist, wobei das Pad aus dem Material für die thermische Grenzfläche Nanofasern beinhaltet, die parallel zu den zusammengefügten Oberflächen des ersten Chips und des zweiten Chips ausgerichtet sind. Das Verfahren beinhaltet ein Erzeugen eines ersten Chips mit einem Schaltungsaufbau auf einer ersten Seite und ein Erzeugen eines zweiten Chips, der mittels eines Gitters von Verbindungselementen elektrisch und mechanisch mit dem ersten Chip gekoppelt ist. Das Verfahren beinhaltet des Weiteren ein Anordnen eines Pads aus einem Material für eine thermische Grenzfläche zwischen dem ersten Chip und dem zweiten Chip, wobei das Pad aus dem Material für die thermische Grenzfläche Nanofasern beinhaltet, die parallel zu den zusammengefügten Oberflächen des ersten Chips und des zweiten Chips ausgerichtet sind.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich allgemein auf Materialien für thermische Grenzflächen und spezieller auf ein Verfahren und ein System zum Ausrichten von Nanofasern aus Graphit in einem Material für eine thermische Grenzfläche, das in dreidimensionalen Chipstapeln verwendet wird.
  • HINTERGRUND
  • Thermischen Grenzflächen in mikroelektronischen Packungen wird üblicherweise ein Großteil des Widerstands gegenüber einem Entweichen von Wärme aus dem Chip zu einer angebrachten Kühleinheit zugeschrieben (z. B. Wärmesenken, Verteiler und dergleichen). Um den thermischen Widerstand zwischen der Wärmequelle und der Kühleinheit zu minimieren, wird so üblicherweise eine thermisch leitfähige Paste, ein thermisches Fett oder Haftmittel verwendet. Thermische Grenzflächen werden typischerweise durch Pressen der Wärmesenke oder der Chipabdeckung auf die Rückseite des Prozessorchips mit einem mit Partikeln gefüllten viskosen Medium dazwischen gebildet, das gezwungen wird, in Hohlräume oder Ungleichmäßigkeiten zwischen den Oberflächen zu fließen.
  • Materialien für eine thermische Grenzfläche bestehen typischerweise aus einer organischen Matrix, die in hohem Maße mit einem thermisch leitfähigen Füllstoff beladen ist. Die thermische Leitfähigkeit wird in erster Linie durch die Beschaffenheit des Füllstoffs gesteuert, der überall in der organischen Matrix zufällig und homogen verteilt ist. Üblicherweise verwendete Füllstoffe zeigen eine isotrope thermische Leitfähigkeit, und Materialien für eine thermische Grenzfläche, die diese Füllstoffe verwenden, müssen in hohem Maße beladen sein, um die gewünschte thermische Leitfähigkeit zu erreichen. Bedauerlicherweise verschlechtern diese Beladungsniveaus die Eigenschaften des Materials der Grundmatrix (wie Fluss, Kohäsion, Grenzflächenhaftung etc.).
  • Es wurde ermittelt, dass ein Stapeln von Schichten eines elektronischen Schaltungsaufbaus (d. h. ein dreidimensionaler Chipstapel) und ein vertikales Verbinden der Schichten eine signifikante Zunahme der Schaltkreisdichte pro Einheitsfläche bereitstellt. Ein signifikantes Problem des dreidimensionalen Chipstapels ist jedoch die thermische Dichte des Stapels. Für einen dreidimensionalen Chipstapel mit vier Schichten beträgt das Oberflächengebiet, das der Wärmesenke von dem Chipstapel dargeboten wird, lediglich ¼ des Oberflächengebiets, das durch die zweidimensionale Vorgehensweise dargeboten wird. Für einen Chipstapel mit vier Schichten liegen drei thermische Grenzflächen von Schicht zu Schicht zusätzlich zu der Grenzfläche der letzten Schicht zu Fett/Wärmesenke vor. Die Wärme der unteren Schichten muss durch die höheren Schichten nach oben geführt werden, um zu der Grenzfläche Fett/Wärmesenke zu gelangen.
  • Auf der Chipseite (d. h. der Wärmequelle) existieren üblicherweise Hotspots, Gebiete mit einer höheren Leistungsdichte, wo ein Großteil des Prozessablaufs stattfindet, was zu einem Temperaturgradienten über den Chip hinweg führt. Diese Gebiete mit höherer Wärme und Leistungsdichte müssen innerhalb eines festgelegten Temperaturbereichs gehalten werden, damit der Chip ordnungsgemäß funktioniert und Qualitäts- und Spezifikationsprüfungen am Ende der Herstellung besteht.
  • Demgemäß ist es wünschenswert, für einen verringerten thermischen Widerstand zwischen Wärmequellen und einer Kühleinheit zu sorgen, der sowohl wirksam ist als auch dennoch keine Änderungen für den Prozess zur Herstellung von Mikroprozessoren erfordert.
  • KURZDARSTELLUNG
  • Die exemplarischen Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren zum Verbessern der internen Leistungsfähigkeit der thermischen Grenzfläche von Schicht zu Schicht sowie eine Einheit bereit, die durch das Verfahren hergestellt wird. Im Besonderen auf ein Verfahren und ein System zum Ausrichten von Nanofasern aus Graphit in einem Material für eine thermische Grenzfläche, das in dreidimensionalen Chipstapeln verwendet wird.
  • Eine exemplarische Ausführungsform beinhaltet ein Verfahren zum Verbessern der Kühlung eines Chipstapels von Halbleiterchips. Das Verfahren beinhaltet ein Erzeugen eines ersten Chips mit einem Schaltungsaufbau auf einer ersten Seite und ein Erzeugen eines zweiten Chips, der mittels eines Gitters von Verbindungselementen elektrisch und mechanisch mit dem ersten Chip gekoppelt ist. Das Verfahren beinhaltet des Weiteren ein Anordnen eines Pads aus einem Material für eine thermische Grenzfläche zwischen dem ersten Chip und dem zweiten Chip, wobei das Pad aus dem Material für die thermische Grenzfläche Nanofasern beinhaltet, die parallel zu den zusammengefügten Oberflächen des ersten Chips und des zweiten Chips ausgerichtet sind.
  • Eine weitere exemplarische Ausführungsform beinhaltet einen Chipstapel von Halbleiterchips mit einer verbesserten Kühlvorrichtung. Mit Ausdrücken der Konstruktion kurz beschrieben, ist eine Ausführungsform der Vorrichtung unter anderen wie folgt realisiert. Der Chipstapel von Halbleiterchips mit einer verbesserten Kühlvorrichtung beinhaltet einen ersten Chip mit einem Schaltungsaufbau auf einer ersten Seite und einen zweiten Chip, der mittels eines Gitters von Verbindungselementen elektrisch und mechanisch mit dem ersten Chip gekoppelt ist. Die Vorrichtung beinhaltet des Weiteren ein Pad aus einem Material für eine thermische Grenzfläche, das zwischen dem ersten Chip und dem zweiten Chip angeordnet ist, wobei das Pad aus dem Material für die thermische Grenzfläche Nanofasern beinhaltet, die parallel zu den zusammengefügten Oberflächen des ersten Chips und des zweiten Chips ausgerichtet sind.
  • Eine weitere exemplarische Ausführungsform beinhaltet ein System zum Verbessern des Kühlens eines Chipstapels von Halbleiterchips. Mit Ausdrücken der Konstruktion kurz beschrieben, ist eine Ausführungsform des Systems unter anderen wie folgt realisiert. Das System beinhaltet ein Mittel zum Erzeugen eines ersten Chips mit einem Schaltungsaufbau auf einer ersten Seite und ein Mittel zum Erzeugen eines zweiten Chips, der mittels eines Gitters von Verbindungselementen elektrisch und mechanisch mit dem ersten Chip gekoppelt ist. Das System beinhaltet des Weiteren ein Mittel zum Anordnen eines Pads aus einem Material für eine thermische Grenzfläche zwischen dem ersten Chip und dem zweiten Chip, wobei das Pad aus dem Material für die thermische Grenzfläche Nanofasern beinhaltet, die parallel zu den zusammengefügten Oberflächen des ersten Chips und des zweiten Chips ausgerichtet sind.
  • Diese und weitere Aspekte, Merkmale und Vorteile der Erfindung werden unter Bezugnahme auf die Zeichnungsfiguren und die detaillierte Beschreibung hierin verständlich und werden anhand der verschiedenen Elemente und Kombinationen realisiert, die in den beigefügten Ansprüchen genauer aufgezeigt sind. Es versteht sich, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende Kurzbeschreibung der Zeichnungen und die detaillierte Beschreibung der Erfindung exemplarisch und erläuternd für bevorzugte Ausführungsformen der Erfindung sind und nicht beschränkend für die Erfindung sind, wie sie beansprucht wird.
  • KURZBESCHREIBUNG DER MEHREREN ANSICHTEN DER ZEICHNUNGEN
  • Der Gegenstand, der als die Erfindung betrachtet wird, wird genauer dargelegt und am Ende der Beschreibung in den Ansprüchen eindeutig beansprucht. Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Zeichnungen ersichtlich, in denen:
  • 1 ein Blockschaubild eines Querschnitts ist, das ein Beispiel für die C4- oder Flip-Chip-Verbindungskanäle in einem Stapel aus Silicium-Einheiten der vorliegenden Erfindung darstellt, der das Material für die thermische Grenzfläche mit Nanofasern aus Graphit verwendet, die mittels eines magnetischen Feldes zum Orientieren der leitfähigen Achse in der gewünschten Richtung ausgerichtet sind.
  • 2A ein Blockschaubild ist, das ein Beispiel für die Nanofasern aus Graphit darstellt, die in dem Material für die thermische Grenzfläche zufällig verteilt sind.
  • 2B ein Blockschaubild ist, das ein Beispiel für das Material für die thermische Grenzfläche mit Nanofasern aus Graphit darstellt, die mittels eines magnetischen Feldes zum Orientieren der leitfähigen Achse in der gewünschten Richtung in dem Material für die thermische Grenzfläche ausgerichtet sind.
  • 3A und 3B Blockschaubilder sind, die ein Beispiel für das Material für die thermische Grenzfläche mit Nanofasern aus Graphit darstellen, die mittels eines magnetischen Feldes zum Orientieren der leitfähigen Achse in senkrechten Richtungen zu dem Material für die thermische Grenzfläche ausgerichtet sind, und das eine Vielzahl von Stanzlöchern aufweist, die an verschiedenen Stellen darauf ausgebildet sind.
  • 4 ein Blockschaubild ist, das ein Beispiel für das Material für die thermische Grenzfläche mit Nanofasern aus Graphit darstellt, die derart angeordnet sind, dass zwei entgegengesetzte Seiten des Materials für die thermische Grenzfläche mit Nanofasern aus Graphit Wärme in der Ost-/West-Richtung leiten und weitere zwei entgegengesetzte Seiten Wärme in der Nord-/Süd-Richtung leiten.
  • 5 ein Blockschaubild ist, das ein weiteres Beispiel für das Material für die thermische Grenzfläche mit Nanofasern aus Graphit darstellt, die derart angeordnet sind, dass zwei entgegengesetzte Seiten des Materials für die thermische Grenzfläche mit Nanofasern aus Graphit Wärme in der Ost-/West-Richtung leiten und weitere zwei entgegengesetzte Seiten Wärme in der Nord-/Süd-Richtung leiten.
  • 6 ein Ablaufplan ist, der ein Beispiel für ein Verfahren zum Bilden einer Silicon-Einheit darstellt, welches das Material für die thermische Grenzfläche mit Nanofasern aus Graphit der vorliegenden Erfindung verwendet, die mittels eines magnetischen Feldes zum Orientieren der leitfähigen Achse in der gewünschten Richtung ausgerichtet sind.
  • Die detaillierte Beschreibung erläutert als Beispiel die bevorzugten Ausführungsformen der Erfindung zusammen mit Vorteilen und Merkmalen unter Bezugnahme auf die Zeichnungen.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung ist durch Bezugnahme auf die folgende detaillierte Beschreibung der Erfindung in Verbindung mit den begleitenden Zeichnungsfiguren leichter verständlich, die einen Teil dieser Offenbarung bilden. Es versteht sich, dass diese Erfindung nicht auf die spezifischen Einheiten, Verfahren, Bedingungen oder Parameter beschränkt ist, die hierin beschrieben und/oder gezeigt sind, und dass die hierin verwendete Terminologie dem Zweck der Beschreibung spezieller Ausführungsformen lediglich als ein Beispiel dient und die beanspruchte Erfindung nicht beschränken soll.
  • Nachstehend werden eine oder mehrere exemplarische Ausführungsformen der Erfindung detailliert beschrieben. Die offenbarten Ausführungsformen sollen lediglich illustrativ sein, da für den Fachmann zahlreiche Modifikationen und Variationen darin offensichtlich sind.
  • Eine oder mehrere exemplarische Ausführungsformen der Erfindung zielen auf ein Bereitstellen eines Materials ab, das zwischen Chips in einem Chip-Stapel angeordnet ist. Die Materialien, die Nanofasern/Nanoröhren aus Kohlenstoff aufweisen, die ausgerichtet sind, um Wärme effizient zu wenigstens zwei Seiten (z. B. Osten und Westen oder Norden und Süden) eines Chip-Stapels zu transferieren. Die Materialien, die Nanofasern/Nanoröhren aus Kohlenstoff aufweisen, die ausgerichtet sind, transferieren Wärme effizienter entlang der Achse der Nanofasern/Nanoröhren aus Kohlenstoff. Die Nanofasern aus Kohlenstoff sind um magnetische ”Keime” herum ausgebildet. Das Material wird erwärmt, und die Nanofasern/Nanoröhren aus Kohlenstoff werden in ein verflüssigtes Material gemischt. Ein magnetisches Feld wird in einer Richtung parallel zu Seiten eines Pads angelegt, das sich in Kontakt mit Halbleiterchips oder anderen ähnlichen elektronischen Einheiten befindet. Das Feld ist ausreichend stark, um die Nanofasern/Nanoröhren aus Kohlenstoff auszurichten. Anschließend wird das Material abgekühlt, in Pads geschnitten und zwischen Schichten von Chips in dem Chip-Stapel angeordnet. In einer Ausführungsform sind sämtliche Nanofasern/Nanoröhren aus Kohlenstoff nach ”Osten/Westen” ausgerichtet und ziehen die Wärme zu Wärmesenken auf der Ost- und der Westseite des Chip-Stapels. In einer weiteren Ausführungsform alternieren die Pads unter den Chips, so dass alternierende Schichten die Wärme zu Wärmesenken auf der Ost-/West-Seite des Chip-Stapels und zu der Nord-/Süd-Seite des Chip-Stapels ziehen. In noch einer weiteren Ausführungsform sind Stücke der Pads derart angeordnet, dass zwei entgegengesetzte Seiten der Anordnung Wärme nach Osten/Westen leiten und weitere zwei entgegengesetzte Seiten Wärme nach Norden/Süden leiten. In dieser Ausführungsform sind die Nanofasern/Nanoröhren aus Kohlenstoff derart angeordnet, dass beide Enden senkrecht zu der nächstgelegenen Kante des Pads sind.
  • Es ist allgemein bekannt, dass der Einbau von bestimmten Typen von Materialien mit ausreichenden Fließ-Charakteristika, um zu ”fließen” und jene Lücken zu ”füllen”, thermisch nicht sehr leitfähig sind. Es sind Materialien mit geringer Viskosität/hoher Oberflächenspannung erforderlich, um den Raum zwischen den Schichten von Chips in einem Chip-Stapel zu füllen. Thermische Eigenschaften von Unterfüllungen und weiteren Haftmitteln werden durch Mischen (oder ”Füllen”) von Keramik, Metall und/oder weiteren Partikeln oder Strängen in das anfängliche Polymer oder Epoxid verbessert.
  • Es wird ein Material für eine thermische Grenzfläche verwendet, um die Zwischenräume zwischen Oberflächen für einen thermischen Transfer zu füllen, wie beispielsweise zwischen Mikroprozessoren und Wärmesenken, um die Effizienz des thermischen Transfers zu erhöhen. Diese Zwischenräume sind normalerweise mit Luft gefüllt, die ein sehr schlechter Leiter ist. Ein Material für eine thermische Grenzfläche kann viele Formen annehmen. Die üblichste ist die weiß gefärbte Paste oder das thermische Fett, typischerweise ein mit Aluminiumoxid, Zinkoxid oder Bornitrid gefülltes Silicon-Öl. Einige Handelsmarken von Materialien für eine thermische Grenzfläche verwenden mikronisiertes oder pulverisiertes Silber. Ein weiterer Typ von Materialien für eine thermische Grenzfläche sind die Materialien mit Phasenwechsel. Die Materialien mit Phasenwechsel sind bei Raumtemperatur fest, bei Betriebstemperaturen verflüssigen sie sich jedoch und verhalten sich wie Fett.
  • Ein Material mit Phasenwechsel ist eine Substanz mit einer hohen Schmelzwärme, die, wobei sie bei einer bestimmten Temperatur schmilzt und sich verfestigt, in der Lage ist, große Mengen an Energie zu speichern und freizusetzen. Wärme wird absorbiert oder freigesetzt, wenn das Material von fest zu flüssig wechselt und umgekehrt; somit werden Materialien mit Phasenwechsel als latente Wärmespeichereinheiten klassifiziert.
  • Die latente Wärmespeicherung von Materialien mit Phasenwechsel kann durch einen Phasenwechsel von fest zu fest, von fest zu flüssig, von fest zu gasförmig sowie von flüssig zu gasförmig erreicht werden. Der einzige Phasenwechsel, der für Materialien mit Phasenwechsel verwendet wird, ist der Wechsel von fest zu flüssig. Phasenwechsel von flüssig zu gasförmig sind für eine Verwendung als ein thermischer Speicher aufgrund der großen Volumina oder der hohen Drücke, die zum Speichern der Materialien erforderlich sind, wenn sie sich in ihrer Gasphase befinden, nicht praktisch. Übergänge von flüssig zu gasförmig weisen eine höhere Transformationswärme auf als Übergänge von fest zu flüssig. Phasenwechsel von fest zu fest sind typischerweise sehr langsam und weisen eine ziemlich geringe Transformationswärme auf.
  • Anfänglich verhalten sich die Materialien mit einem Phasenwechsel von fest zu flüssig wie sensible Wärmespeichermaterialien; ihre Temperatur steigt an, wenn sie Wärme absorbieren. Wenn Materialien mit Phasenwechsel die Temperatur erreichen, bei der sie die Phase wechseln (d. h. die Schmelztemperatur), absorbieren sie jedoch anders als ein herkömmlicher sensibler Wärmespeicher große Mengen an Wärme bei einer nahezu konstanten Temperatur. Das Material mit Phasenwechsel fährt ohne einen signifikanten Anstieg in der Temperatur fort, Wärme zu absorbieren, bis sämtliches Material in die flüssige Phase transformiert ist. Wenn die Umgebungstemperatur um ein flüssiges Material herum abfällt, verfestigt sich das Material mit Phasenwechsel, wobei es seine gespeicherte latente Wärme abgibt. In jeglichem erforderlichen Temperaturbereich von –5 bis zu 190°C steht eine große Anzahl von Materialien mit Phasenwechsel zur Verfügung. Innerhalb des für einen Menschen behaglichen Bereichs von 20°C bis 30°C sind einige Materialien mit Phasenwechsel sehr wirksam. Sie können 5 bis 14 Mal mehr Wärme pro Einheitsvolumen speichern als herkömmliche Speichermaterialien, wie beispielsweise Wasser, Mauerwerk oder Gestein.
  • Es ist allgemein bekannt, dass der Einbau von bestimmten Typen von Nanofasern aus Kohlenstoff in ein Material für eine thermische Grenzfläche derartigen Materialien eine thermische Leitfähigkeit verleihen kann. Nanofasern aus Kohlenstoff oder Nanoröhren aus Kohlenstoff können mittels verschiedener allgemein bekannter Techniken in dem Material für die thermische Grenzfläche verteilt werden. Diese Techniken beinhalten Schmelzen, Kneten und zerstreuende Mischapparate, um eine Beimischung zu bilden, die nachfolgend geformt werden kann, um einen thermisch leitfähigen Gegenstand zu bilden, sind jedoch nicht darauf beschränkt.
  • Nanofasern sind als Fasern mit Durchmessern in der Größenordnung von 100 Nanometern definiert. Sie können mittels Grenzflächenpolymerisation und Electrospinning hergestellt werden. Nanofasern aus Kohlenstoff sind graphitisierte Fasern, die mittels einer katalytischen Synthese um einen katalytischen Kern herum hergestellt werden. Der katalytische Kern, um den herum Plättchen aus Graphit gebildet werden, wird zu exemplarischen Zwecken als ein Metallkeim oder als ein katalytischer Metallkeim bezeichnet, wobei der katalytische Metallkeim ein Material mit magnetischen Eigenschaften ist, wie beispielsweise Eisen, Kobalt oder Nickel. Weitere Nicht-Metall-Materialien, die zum Bilden von magnetisch ausrichtbaren Nanofasern aus Graphit geeignet sind, liegen innerhalb des Umfangs der Erfindung.
  • Nanofasern aus Graphit können in zahlreichen Formen um einen katalytischen Metallkeim herum aufgewachsen werden. Vom physischen Gesichtspunkt her variieren Nanofasern aus Graphit in der Länge von 5 bis 100 Mikrometer und weisen einen Durchmesser zwischen 5 und 100 Nanometern auf. Die Nanofasern aus Graphit, die aus Graphit-Plättchen bestehen, sind in verschiedenen Orientierungen in Bezug auf die Längsachse der Faser angeordnet, was zu gruppierten Anordnungen führt. In einer Ausführungsform wird vor einer Abscheidung der Nanofasern aus Graphit auf dem Metallkern ein magnetisches Feld an den Metallkatalysator angelegt. Mit dem Anlegen eines magnetischen Feldes werden die magnetischen Pole der Keime mit dem magnetischen Feld ausgerichtet und tragen nachfolgend die angebrachten Nanofasern aus Graphit mit sich, wenn sie sich nach der Abscheidung in dem angelegten Feld drehen.
  • Mit einem diamantförmigen katalytischen Metallkeim richtet sich die Mehrheit der Graphit-Plättchen entlang der Faserachse aus, wie durch ein externes magnetisches Feld vorgegeben, so dass die Pole des katalytischen Metallkeims senkrecht zu oder parallel zu dem externen magnetischen Feld ausgerichtet sein können. Die Keimpartikel sind nicht auf längliche Diamanten beschränkt, so dass die abgeschiedene Nanofaser aus Graphit mit Metallkern die Zickzackleisten bildet. Die Graphit-Plättchen können irgendeine einer Myriade von Formen annehmen. Wenn die katalytischen Metallkeime rechteckige Platten sind, werden die Graphit-Plättchen als Platten abgeschieden. Wenn die katalytischen Metallkeime zylindrisch sind, werden die Graphit-Plättchen als zylindrische Platten abgeschieden. Wenn die katalytischen Metallkeime kleine Stäbe sind, werden die Graphit-Plättchen als rechteckige Festkörper entlang der Längsachse des rechteckigen Stabs abgeschieden. Die Graphit-Plättchen nehmen die Geometrie der Oberfläche des katalytischen Metallkeims an.
  • Nanoröhren aus Kohlenstoff (CNTs) sind Allotrope von Kohlenstoff mit einer zylindrischen Nanostruktur. Es wurden Nanoröhren mit einem Verhältnis von Länge zu Durchmesser von bis zu 132.000.000:1 hergestellt, signifikant größer als jegliches andere Material. Sie zeigen eine außerordentliche Beanspruchbarkeit und einzigartige elektrische Eigenschaften und sind effiziente thermische Leiter.
  • Nanoröhren sind Mitglieder der strukturellen Familie der Fullerene, die auch die kugelförmigen Buckyballs (Buckminster-Fullerene) beinhaltet. Die Enden einer Nanoröhre können mit einer Halbkugel der Buckyball-Struktur abgedeckt sein. Ihre Bezeichnung ist von ihrer Abmessung abgeleitet, da der Durchmesser einer Nanoröhre in der Größenordnung von einigen wenigen Nanometern liegt (ungefähr 1/50.000-stel der Breite eines menschlichen Haars), während sie bis zu 18 Zentimeter lang sein können.
  • Nanofasern und Nanoröhren aus Graphit haben aufgrund ihrer bemerkenswerten thermischen Leitfähigkeit auf dem Gebiet der Elektronik eine erhebliche Aufmerksamkeit erfahren. Darüber hinaus ist die thermische Leitfähigkeit von Nanofasern und Nanoröhren aus Graphit anisotrop. Anisotropie ist die Eigenschaft, richtungsabhängig zu sein, im Gegensatz zu Isotropie, die eine Homogenität in allen Richtungen impliziert. Daher zieht die vorliegende Erfindung durch wirksames Ausrichten der Nanofasern und Nanoröhren aus Graphit entlang der leitfähigen Achse einen Vorteil aus deren anisotroper Beschaffenheit, wodurch ein Material für eine thermische Grenzfläche mit einer einzigartigen thermischen Leitfähigkeit bei vergleichsweise niedrigen Beladungsniveaus erzeugt wird. Diamant, Graphit und Fasern aus Graphit sind als ausgezeichnete Wärmeleiter mit einer hohen thermischen Leitfähigkeit bis zu 3.000 W/mK bekannt.
  • Es wird angenommen, dass sämtliche Nanoröhren entlang der Röhre sehr gute thermische Leiter sind, wobei sie eine Eigenschaft zeigen, die als ”ballistische Leitung” bekannt ist, lateral zu der Achse der Röhre jedoch gute Isolatoren sind. Messungen zeigen, dass eine Nanoröhre mit einer einzigen Wand eine thermische Leitfähigkeit bei Raumtemperatur entlang ihrer Achse von etwa 3.500 W/mK aufweist, man vergleiche dies mit Kupfer, einem Metall, das für seine gute thermische Leitfähigkeit allgemein bekannt ist, das 385 W/mK transmittiert. Eine Nanoröhre mit einer einzigen Wand weist eine thermische Leitfähigkeit bei Raumtemperatur über ihre Achse hinweg (in der lateralen Richtung) von etwa 1,52 W/mK auf, was etwa so thermisch leitfähig ist wie Erde. Diamant, Graphit und Fasern aus Graphit sind als ausgezeichnete Wärmeleiter mit einer hohen thermischen Leitfähigkeit bis zu 3.000 W/mK bekannt. Nachstehend befindet sich Tabelle 1, welche die maximale Leistung pro Chip, die unter der Annahme einer Bedeckung von 100% mit dem Einbau von bestimmten Typen von Materialien in ein Material für eine thermische Grenzfläche gekühlt werden kann, und die thermische Leitfähigkeit derartiger Materialien auflistet. Tabelle 1
    TIM-Materialien Leitfähigkeit (W/mK) Leistung (W) pro Chip
    Fett 2,8 35
    Gel 5,7 80
    CNF 6.000 > 300
    CNT 3.500 ~150
  • Nunmehr bezugnehmend auf die Zeichnungen, in denen überall in den mehreren Ansichten gleiche Bezugszeichen gleiche Elemente darstellen. 1 ist ein Blockschaubild eines Querschnitts, das ein Beispiel für eine Chipverbindung 17 mit gesteuertem Versagen (d. h. C4, Controlled Collapse Chip Connection) oder elektrisch leitfähige Flip-Chip-Kanäle 16 und thermisch leitfähige Kanäle 18 darstellt, die in einem Chip-Stapel 10 verwendet werden.
  • Der Chip-Stapel 10 weist eine Vielzahl von Chips 13 (A bis D) auf, die des Weiteren einen oder mehrere elektrisch leitfähige Kanäle 16 und/oder thermisch leitfähige Kanäle 18 beinhalten, die sich von der Oberseite bis zu der Unterseite durch den Chip 13 hindurch erstrecken. In einer Ausführungsform ist der ”leitfähige Kanal” in Wirklichkeit eine Kombination von zwei oder mehr Durch-Silicium-Durchkontakten (TSVs, Thru-Silicon-Vias), die sequentiell durch eine oder mehrere Chip-Verbindungen 17 mit gesteuertem Versagen (C4s) verbunden sind.
  • Die elektrisch leitfähigen Kanäle 16 sind vorzugsweise aus Wolfram oder Kupfer gebildet; weitere leitfähige Materialien können jedoch verwendet werden und sind ins Auge gefasst. Die elektrisch leitfähigen Kanäle 16 leiten selektiv elektrische Signale zu Teilen des Schaltungsaufbaus darauf hin und von diesen weg oder koppeln einfach an Lötpunkte 17 an, um unterschiedliche Chips 13 in dem Chip-Stapel 10 (z. B. die Chips 13A und 13B) zu verbinden, oder beides. Die Lötpunkte 17 befinden sich innerhalb eines Gebiets 41 eines Pads 40 aus einem Material für eine thermische Grenzfläche (TIM, Thermal Interface Material). In einer Ausführungsform ist das Gebiet 41 aus dem TIM-Pad 40 ausgestanzt. In einer weiteren Ausführungsform wird das Gebiet 41 während der Erzeugung des TIM-Pads 40 gebildet.
  • Das TIM-Pad 40 weist Nanoröhren aus Kohlenstoff (CNTs) oder graphische Nanofasern (GNFs) auf, die in einem Material mit Phasenwechsel (PCM, Phase Change Material) oder einem Silicon-Fett verteilt sind. Die CNTs oder die GNFs werden dann in der xy-Ebene ausgerichtet (d. h. parallel zu der Oberfläche des Chips 13 positioniert). Dies ist so, damit Wärme zu den Kanten des Chip-Stapels gebracht werden kann. Nachdem die Wärme zu den Kanten des Chip-Stapels 10 gebracht wurde, können mehrere Wärmesenken oder weitere Typen von Einheiten verwendet werden, um jene Wärme des Chip-Stapels 10 effizienter abzuleiten.
  • Die CNTs oder die GNFs sind in dem Material 30 für die thermische Grenzfläche durch ein angelegtes magnetisches Feld in einer Richtung ausgerichtet. Durch Ausrichten der CNTs oder der GNFs entlang der leitfähigen Achse in der xy-Ebene des dreidimensionalen Chip-Stapels 10 erzeugt ein TIM-Pad 40 mit einer einzigartigen thermischen Leitfähigkeit bei vergleichsweise niedrigen Beladungsniveaus. Das System und das Verfahren zum Ausrichten von graphischen Nanofasern zum Verbessern der Leistungsfähigkeit des Materials für eine thermische Grenzfläche sind in der zusammen aufgegebenen und gleichzeitig anhängigen US-Patentanmeldung (Attorney Docket ROC92010010US1) mit dem Titel ”A METHOD AND SYSTEM FOR ALLIGNMENT OF GRAPHITE NANOFIBERS FOR ENHANCED THERMAL INTERFACE MATERIAL PERFORMANCE”, Seriennummer 12/842 200 beschrieben, die am 23. Juli 2010 eingereicht wurde und durch Verweis hierin aufgenommen ist.
  • Die thermisch leitfähigen Kanäle 18 sind vorzugsweise gebildet und mit leitfähigen Materialien, Metall gefüllt, oder sie sind alternativ aus thermischem Fett gebildet. Das thermische Fett ist typischerweise Silicon-Öl, das mit Aluminiumoxid, Zinkoxid oder Bornitrid gefüllt ist; weitere leitfähige Materialien können jedoch verwendet werden und sind ins Auge gefasst. Einige Handelsmarken von thermisch leitfähigen Kanälen 18 verwenden mikronisiertes oder pulverisiertes Silber. Ein weiterer Typ von thermisch leitfähigen Kanälen 18 sind die Materialien mit Phasenwechsel. Die Materialien mit Phasenwechsel sind bei Raumtemperatur fest, bei Betriebstemperaturen verflüssigen sie sich jedoch und verhalten sich wie Fett. Die thermisch leitfähigen Kanäle 18 leiten Wärme zu Teilen des Schaltungsaufbaus 14 darauf hin und von diesen weg. Die thermisch leitfähigen Kanäle 18 koppeln an Lötpunkte 17 an, um unterschiedliche Chips 13 in dem Chip-Stapel 10 zu verbinden (z. B. die Chips 13A und 13B), koppeln durch thermisches Fett 12 oder das TIM-Pad 40 der vorliegenden Erfindung, das die Wärme zu der Seite des Chip-Stapels 10 leitet, an eine Wärmesenke 11 an.
  • Die leitfähigen Kanäle 16 koppeln an die Lötpunkte 17 auf einem Bond-Pad (nicht gezeigt) auf der Unterseite des Chips 13A bis C an. Die Lötpunkte 17 sind von dem Chip 13 und voneinander gemäß herkömmlicher Praxis elektrisch isoliert. Darüber hinaus sind die leitfähigen Kanäle 16 vorzugsweise mittels isolierender Bereiche (nicht gezeigt), die zwischen den leitfähigen Kanälen 16 und dem Chip 13 angeordnet sind, von dem Chip 13 elektrisch isoliert. Die isolierenden Bereiche sind vorzugsweise Siliciumdioxid (SiO2); jedoch können weitere isolierende Materialien verwendet werden und werden als in den Umfang der vorliegenden Erfindung fallend betrachtet. Die isolierenden Bereiche verhindern, dass die Signale, die in den elektrisch leitfähigen Kanälen 16 übertragen werden, die Vorspannung des Chips 13 stören (die typischerweise entweder ein Massepotential oder eine Vdd ist). Selbstverständlich kann in einigen Fällen einer der Anschlüsse des Schaltungsaufbaus 14 auf der Oberseite auf einem Substratpotential gehalten werden, wobei der zugehörige elektrisch leitfähige Kanal 16 in diesem Fall nicht-isoliert sein und sich somit in elektrischem Kontakt mit dem Chip 13 befinden kann, der auf einem ähnlichen Potential gehalten wird, wie gewünscht sein kann.
  • Wie gezeigt, verwendet jeder Chip 13 leitfähige Kanäle 16 in einer Chip-Verbindungsstruktur mit gesteuertem Versagen (C4-Struktur) (was häufig auch als Lötpunkt- oder Flip-Chip-Bonding bezeichnet wird). Der Chip-Stapel 10 beinhaltet einen Grund-Chip 13A. Die Lötpunkte 17 werden dann auf einem Bond-Pad (nicht gezeigt) für den leitfähigen Kanal 16 eines zweiten (oder oberen) Chips 13A angeordnet, der mit der Oberseite nach unten orientiert (d. h. Flip-Chip), ausgerichtet und mit den leitfähigen Kanälen 16 in Kontakt gebracht ist. Elektrische Zwischenverbindungen zwischen den elektrisch leitfähigen Kanälen 16 werden mittels Erwärmen der Lötpunkte 17 auf eine Aufschmelztemperatur gebildet, wobei das Lötmittel an diesem Punkt fließt. Nach dem Fließen des Lötmittels resultiert ein nachfolgendes Abkühlen in einer festen, elektrisch leitfähigen Verbindung, die zwischen den elektrisch leitfähigen Kanälen 16 zu bilden ist.
  • Der Grund-Chip 13A ist auf einer Seite mit einem thermischen Fett 12 an einer Wärmesenke 11 angebracht. In einer alternativen Ausführungsform kann anstelle des thermischen Fetts 12 ein Material für eine thermisch Grenzfläche, das vertikal ausgerichtete Nanofasern aus Kohlenstoff (Graphit) beinhaltet, als sehr wirksames Material für eine thermische Grenzfläche zwischen einer Oberseite des Grund-Chips 13A und einer Wärmesenke 11 verwendet werden. Eine derartige Anordnung ist in der US-Patentanmeldung mit dem Titel ”A METHOD AND SYSTEM FOR ALLIGNMENT OF GRAPHITE NANOFIBERS FOR ENHANCED THERMAL INTERFACE MATERIAL PERFORMANCE”, Seriennummer 12/842 200 offenbart. Weitere Chips 13B bis 13D können C4-Verbindungsstrukturen aufweisen, die sowohl auf der Oberseite als auch auf der Unterseite derselben realisiert sind, wie in 1 dargestellt. In derartigen Fällen kann ein zweiter Chip 13B in ähnlicher Weise mit der Oberseite nach unten in Bezug auf den Grund-Chip 13A orientiert sein und kann unter Verwendung der Lötpunkte 17 daran gekoppelt sein.
  • Die C4-Struktur von 1 überwindet einen Nachteil der Verbindungsmethodologien. Zunächst wird, da die Anbringungstechnik durch Kugel-Bonding vermieden wird, während der Verbindung signifikant weniger Belastung auf den Lötpunkt 17 ausgeübt, was ermöglicht, dass ein Schaltungsaufbau 14A bis 14C unter dem Lötpunkt 17 gebildet wird. Der Schaltungsaufbau 14A bis C wird gemäß irgendeiner von vielen herkömmlichen Halbleiterprozesstechniken gebildet. Die C4-Struktur von 1 weist jedoch einen Hauptnachteil auf, nicht in der Lage zu sein, die von dem Schaltungsaufbau 14A bis D erzeugte Wärme abzuführen. Das TIM-Pad 40 der vorliegenden Erfindung weist Nanoröhren aus Kohlenstoff (CNTs) oder graphische Nanofasern (GNFs) auf, die in einem Material mit Phasenwechsel (PCM) oder einem Silicon-Fett verteilt sind. Die CNTs oder die GNFs sind in der Position parallel zu der Oberfläche des Chips 13 ausgerichtet. Dies ist so, damit Wärme zu den Kanten des Chip-Stapels 10 gebracht werden kann. Nachdem die Wärme zu den Kanten des Chip-Stapels 10 gebracht wurde, können mehrere Wärmesenken oder weitere Typen von Einheiten verwendet werden, um jene Wärme des Chip-Stapels 10 effizienter abzuführen. In einer Ausführungsform sind sämtliche Nanofasern/Nanoröhren aus Kohlenstoff nach ”Osten/Westen” ausgerichtet und ziehen die Wärme zu Wärmesenken auf der Ost-Seite und der West-Seite des Chip-Stapels.
  • 2A ist ein Blockschaubild, das ein Beispiel für die Nanofasern 31 aus Graphit darstellt, die in dem Material 30 für die thermische Grenzfläche zufällig verteilt sind. Wie gezeigt, befindet sich das Material 30 für die thermische Grenzfläche in einem Tiegel 22. Der Tiegel 22 wird derart auf eine Temperatur erwärmt, dass das Material 30 für die thermische Grenzfläche schmilzt. In einer Ausführungsform wird das Material 30 für die thermische Grenzfläche bei einer Temperatur von 10 bis 20 C über der Schmelztemperatur des Materials 30 für die thermische Grenzfläche geschmolzen. In einer Ausführungsform ist das Material 30 für die thermische Grenzfläche ein Material auf der Grundlage von Paraffin. In weiteren Ausführungsformen ist es auf zwei Seiten von einem Elektromagneten 21 umgeben. Die magnetischen Felder werden mittels Spulen 23 um den Elektromagneten 21 herum in dem Elektromagneten 21 erzeugt. Die Spulen sind mit einem Schalter 24 verbunden, der ermöglicht, dass ein Strom angelegt wird.
  • 2B ist ein Blockschaubild, das ein Beispiel für das Material 30 für die thermische Grenzfläche mit Nanofasern 31 aus Graphit darstellt, die mittels eines magnetischen Feldes 25 zum Orientieren der leitfähigen Achse in dem Material 30 für die thermische Grenzfläche in die gewünschte Richtung ausgerichtet sind. Ein magnetisches Feld 25 von ausreichender Intensität wird an das Material 30 für die thermische Grenzfläche angelegt, das die Nanofasern 31 aus Graphit enthält, um die Nanofasern 31 aus Graphit auszurichten. In einer Ausführungsform ist die Längsachse der Nanofasern 31 aus Graphit in einer Orientierung parallel zu den zusammengefügten Oberflächen ausgerichtet. In einer weiteren Ausführungsform sind die Nanofasern 31 aus Graphit entlang der leitfähigen Achse der Fasern aus Graphit ausgerichtet. Der Tiegel 22 wird auf ungefähr Raumtemperatur abgekühlt. Nachdem der Tiegel 22 mit den ausgerichteten Nanofasern 31 aus Graphit in dem Material mit Phasenwechsel auf ungefähr Raumtemperatur abgekühlt ist, wird das Material 30 für die thermische Grenzfläche aus dem Tiegel 22 entfernt. In einer Ausführungsform liegt Raumtemperatur normalerweise innerhalb des Bereichs von 60 bis 80°F oder 11,5, das Material 30 für die thermische Grenzfläche kann Paraffine (CnH2n+2); fetthaltige Säuren (CH3(CH2)2nCOOH); Metallsalzhydrate (MnH2O); und Eutektika (die dazu neigen, Lösungen von Salzen in Wasser zu sein) sein, ist jedoch nicht darauf beschränkt. In noch einer weiteren Ausführungsform kann das Material 30 für die thermische Grenzfläche Gele oder Pasten auf der Grundlage von Silicon sein, die schließlich in Pads gehärtet werden.
  • Die Nanofasern 31 aus Graphit werden unter Verwendung fest etablierter Verfahren in das geschmolzene Material 30 für die thermische Grenzfläche ausgegeben. In einer Ausführungsform kann ein zerstreuender Hochgeschwindigkeitsmischapparat verwendet werden. Die Menge an Nanofasern 31 aus Graphit in dem Material 30 der vorliegenden Erfindung für die thermische Grenzfläche liegt auf der Grundlage der Menge an Grundmaterial mit Phasenwechsel typischerweise im Bereich von 4 bis 10 Gewichtsprozent, vorzugsweise ~5 Gewichtsprozent. Die Nanofasern 31 aus Graphit sind typischerweise überall in der Hauptmasse des Materials 30 für die thermische Grenzfläche im Wesentlichen homogen verteilt. Der Tiegel wird auf 26,5°C abgekühlt. Die TIM-Pads 40 werden dann aus dem Material 30 für die thermische Grenzfläche auf das gewünschte Profil geschnitten. Von der Platte aus dem Material 30 für die thermische Grenzfläche werden unter Verwendung herkömmlicher Techniken, die dem Fachmann bekannt sind, Pads von geeignet abgemessener Geometrie (Länge X und Breite Y) geschnitten. Die Geometrie ist von dem Profil des integrierten Schaltkreises vorgegeben, mit dem das Pad 40 aus dem Material für die thermische Grenzfläche zusammengefügt wird.
  • Gemäß der vorliegenden Offenbarung wird die thermische Leitfähigkeit an gewünschten Stellen durch das TIM-Pad 40 mit den ausgerichteten Nanofasern 31 aus Graphit zwischen den mehreren Chips 13A bis D erhöht. Durch Verwenden des TIM-Pads 40 mit den ausgerichteten Nanofasern 31 aus Graphit zwischen den mehreren Chips 13A bis D kann ein höherer Wärmetransfer zu der Kante des Chip-Stapels 10 erreicht werden. Der Vorteil dieser Lösung besteht darin, dass sie Chiptemperaturen ohne Modifikation an der Chip-Oberfläche verringert und Änderungen an der Fertigungslinie oder die Hinzufügung von mehr Komponenten zu dem System, wie beispielsweise flüssige Kühlmittel und Wärmetauscher mit Mikrokanal, nicht erfordert.
  • Die 3A und 3B sind Blockschaubilder, die ein Beispiel für das TIM-Pad 40 mit den Nanofasern 31 aus Graphit darstellen, die mittels eines magnetischen Feldes 25 zum Orientieren der leitfähigen Achse in senkrechten Richtungen zu dem TIM-Pad 40 ausgerichtet sind, und eine Vielzahl von Gebieten 41 aufweisen, die an verschiedenen Stellen darauf ausgebildet sind. Die Gebiete 41 stellen einen Raum für die Lötpunkte 17 bereit, die auf den leitfähigen Kanälen 16 auf dem Chip 13 gebildet werden. Die Lötpunkte 17 liegen auf den leitfähigen Kanälen 16 auf, um einen Chip durch das TIM-Pad 40 mit einem anderen zu verbinden, um elektrisch leitfähige Signale von einem Chip 13 zu einem anderen Chip 13. In einer Ausführungsform können die Lötpunkte 17 Wärme von einem Chip 13 zu einem anderen Chip 13 und schließlich zu der Wärmesenke 11 leiten oder können Wärme lateral von den Lötpunkten 17 durch das TIM-Pad 40 zwischen zwei Chips 13 zu den Kanten des Chip-Stapels 10 leiten. In einer weiteren Ausführungsform alterniert die Richtung der Nanofasern 31 aus Graphit in den TIM-Pads 40 zwischen Chips derart, dass alternierende Schichten Wärme zu Wärmesenken auf der Ost-/West-Seite des Chip-Stapels und zu der Nord-/Süd-Seite des Chip-Stapels ziehen.
  • Wie gezeigt, ist die Vielzahl von Lötpunkten 17 und Gebieten 41 kreisförmig, dies dient jedoch lediglich der Darstellung, und die Lötpunkte 17 und die Gebiete 41 können von irgendeiner Form sein, die eine dreieckige, eine rechteckige, eine quadratische, eine kreisförmige, eine elliptische, eine unregelmäßige Form oder irgendeine Form mit vier oder mehr Seiten beinhaltet, jedoch nicht darauf beschränkt ist. Die Abmessung und die Form der Gebiete 41 sind im Allgemeinen durch die Abmessung und die Form des Lötpunkts 17 festgelegt. Dies ist so, um einen Raum in dem TIM-Pad 40 für die Lötpunkte 17 bereitzustellen.
  • Wie auch gezeigt, sind die Lötpunkte 17 und die Gebiete 41 in einer Ausführungsform in regelmäßigen Mustern ausgelegt, dies dient jedoch lediglich der Darstellung, und die Lötpunkte 17 und die Gebiete 41 weisen die Flexibilität auf, in irgendeinem gewünschten Muster ausgelegt zu werden. Dieser zusätzliche Grad an Flexibilität ermöglicht es, den Schaltungsaufbau 14A bis C ohne Rücksicht auf die Orte der Lötpunkte 17 und der Gebiete 41 auszulegen. Dies ermöglicht des Weiteren, dass sich die Orte der Lötpunkte 17 in einer optimierten Weise über dem Schaltungsaufbau 14A bis C befinden, um direkt an einen Schaltungsaufbau auf einem weiteren Chip 13 anzukoppeln. In einer weiteren Ausführungsform können die Lötpunkte 17 und die Gebiete 41 in einem Muster gebildet werden, bei dem die leitfähigen Kanäle 16 Leistung an der Peripherie des Chips 13 bereitstellen, um das Kühlen des Chips 13 zu unterstützen. Daher können sich die Lötpunkte 17 und die Gebiete 41 irgendwo auf dem Chip 13A bis D befinden, wie in 1 dargestellt, ohne die Notwendigkeit, derartige Zwischenverbindungen auf peripheren Kanten des Einzelchips zu bilden.
  • Ein TIM-Pad 40 wird dazu verwendet, jegliche Zwischenräume zwischen Oberflächen für einen thermischen Transfer zu entfernen, wie beispielsweise zwischen Chips 13 (A bis D), Mikroprozessoren und Wärmesenken, um die Effizienz des thermischen Transfers zu erhöhen. Jegliche Zwischenräume sind normalerweise mit Luft gefüllt, die ein sehr schlechter Leiter ist.
  • Die 3A und 3B sind Blockschaubilder, die ein Beispiel für die Pads 40A und 40B aus einem Material für eine thermische Grenzfläche (TIM) mit Nanofasern 31 aus Graphit darstellen, die mittels eines magnetischen Feldes 25 (2B) zum Orientieren der leitfähigen Achse in senkrechten Richtungen zu dem TIM-Pad 40A und 40B ausgerichtet sind. Außerdem ist eine Vielzahl von Gebieten 41 an verschiedenen Stellen darauf ausgebildet. Diese Gebiete 41 dienen dazu, dass die Lötpunkte 17 die Chips 13 miteinander verbinden. In einer alternativen Ausführungsform befinden sich zusätzliche TIM-Pads 40 in einem thermischen Kontakt mit Kanten von TIM-Pads 40, die zwischen den Chips 13 heraushängen, um wirksam Wärme zu der Wärmesenke 11 auf einer Oberseite des Chip-Stapels 10 zu ziehen. In einer weiteren alternativen Ausführungsform befinden sich die zusätzlichen TIM-Pads 40 in einem thermischen Kontakt mit Kanten von TIM-Pads 40, die zwischen den Chips 13 heraushängen, um wirksam Wärme zu einer Wärmesenke 11 auf den Seiten des Chip-Stapels 10 zu ziehen.
  • 4 ist ein Blockschaubild, das ein Beispiel für das Pad 50 aus einem Material für eine thermische Grenzfläche mit den Nanofasern 31 aus Graphit darstellt, die derart angeordnet sind, dass zwei entgegengesetzte Seiten des Materials 30 für die thermische Grenzfläche mit den Nanofasern 31 aus Graphit Wärme in eine Richtung parallel zu den Seiten des TIM-Pads 50 in Kontakt mit dem Chip 13 leiten und weitere zwei auf entgegengesetzten Seiten Wärme in eine zweite Richtung senkrecht zu der ersten Richtung und dennoch parallel zu den Seiten des TIM-Pads 50 in Kontakt mit dem Chip 13 leiten. In dieser alternativen Ausführungsform kann das unidirektionale TIM-Pad 50, das in einer Ansicht von oben nach unten wiedergegeben ist, die in den 3A und 3B dargestellt ist, ohne weiteres unterteilt und miteinander verbunden werden, um Wärme zu allen vier Seiten des Chip-Stapels zu leiten, wie gezeigt. In dieser alternativen Ausführungsform werden die Mustergebiete 51 für die Lötpunkte 17 des Chips auf dem TIM-Pad 50 im Allgemeinen nach dem Einbauen des TIM-Pads 50 angebracht. Dies dient dazu, sicherzustellen, dass die Gebiete 51 für die Lötpunkte 17 des Chips auf den Chips 13 ordnungsgemäß ausgerichtet sind.
  • 5 ist ein Blockschaubild, das ein weiteres Beispiel für das Pad 60 aus einem Material für eine thermische Grenzfläche mit den Nanofasern 31 aus Graphit darstellt, die derart angeordnet sind, dass zwei entgegengesetzte Seiten des Materials 30 für die thermische Grenzfläche mit den Nanofasern 31 aus Graphit Wärme in eine Richtung parallel zu den Seiten des TIM-Pads 60 in Kontakt mit dem Chip 13 leiten und weitere zwei auf entgegengesetzten Seiten Wärme in eine zweite Richtung senkrecht zu der ersten Richtung und dennoch parallel zu den Seiten des TIM-Pads 40 in Kontakt mit dem Chip 13 leiten. In dieser alternativen Ausführungsform kann das unidirektionale TIM-Pad 40, das in einer Ansicht von oben nach unten wiedergegeben ist, die in den 3A und 3B dargestellt ist, ohne Weiteres unterteilt und miteinander verbunden werden, um Wärme zu allen vier Seiten des Chip-Stapels zu leiten, wie gezeigt, so dass die Nanofasern 31 aus Graphit Wärme zu der nächstgelegenen Kante des TIM-Pads 60 leiten. In dieser alternativen Ausführungsform liegt das TIM-Pad 60 in einer rechteckigen Form vor, wobei unabhängig von dem W/L-Verhältnis des Rechtecks A = B = C = D. In dieser alternativen Ausführungsform ist ein Chip-Stapel 10 von Speicherchips bedeckt. Die Mustergebiete 61 für die Lötpunkte 17 des Chips auf dem TIM-Pad 60 werden im Allgemeinen nach dem Einbauen des TIM-Pads 60 angebracht. Dies dient dazu, sicherzustellen, dass die Gebiete 61 für die Lötpunkte 17 des Chips auf den Chips 13 ordnungsgemäß ausgerichtet sind.
  • 6 ist ein Ablaufplan, der ein Beispiel für ein Verfahren zum Bilden eines Chip-Stapels 10 unter Verwendung des TIM-Pads 40 mit den Nanofasern 31 aus Graphit der vorliegenden Erfindung darstellt, die mittels eines magnetischen Feldes 25 zum Orientieren der leitfähigen Achse in der gewünschten Richtung ausgerichtet sind. Es gibt einige Vorgehensweisen für ein Bilden der einzelnen Chips 13 und einen nachfolgenden Einbau, so ist das folgende lediglich ein Verfahren zum Aufbauen von Silicium-Einheiten in einem Mehrschichtstapel 10 unter Verwendung des Pads 40 aus einem Material für eine thermische Grenzfläche mit ausgerichteten Nanofasern 31 aus Graphit.
  • In Schritt 101 werden die katalytischen Metallkeime in der Anordnungskammer abgeschieden. Die Keimpartikel sind nicht auf irgendeine spezielle Form beschränkt und können gemäß bekannten Verfahren der Literatur erzeugt werden. Die Keimpartikel können irgendeine einer Myriade von Formen annehmen, und sie können als kleine Stäbe gebildet werden. Wenn die Keimpartikel rechteckige Platten sind, scheiden sich die Graphit-Plättchen als Platten ab; wenn die Keimpartikel zylindrisch sind, scheiden sich die Graphit-Plättchen als zylindrische Platten ab. Die Graphit-Plättchen nehmen die Geometrie der Oberfläche des katalytischen Metallkeims an. Die Kammer wird mit dem reaktiven Gasgemisch beschickt. Durch eine überlegte Wahl des katalytischen Metallkeimkatalysators, des Verhältnisses des Kohlenwasserstoff-/Wasserstoff-Reaktandengemischs sowie der Reaktionsbedingungen ist es möglich, die morphologischen Eigenschaften, den Grad der Kristallinität und die Orientierung der ausgefällten Graphit-Kristallite in Bezug auf die Achse der Fasern maßzuschneidern. In einer Ausführungsform verwendet die katalytische Synthese Kohlenstoff enthaltende Gase, die Ethylen-Wasserstoff-Gemische, Methan-Wasserstoff-Gemische, CO-CO2-H2-Gemische, CO, CH4 beinhalten, jedoch nicht darauf beschränkt sind, Acetylen und Benzol wurden als die Kohlenstoff enthaltenden Gase verwendet. In einer weiteren Ausführungsform kann ein Linz-Donawitz-Konvertergas (LDG) verwendet werden, dessen Zusammensetzung ungefähr 67% CO, 16% CO2, 11% N2, 1,2% H2, 0,2% O2 und 0,6% H2O ist. Es können auch weitere, auf dem Fachgebiet bekannte Gas-Kombinationen verwendet werden. Das Gasgemisch zersetzt sich thermisch auf den katalytischen Metallkeim, um die Nanofasern 31 aus Graphit zu erzeugen.
  • In Schritt 102 wird das Material 30 für die thermische Grenzfläche in dem Tiegel 22 geschmolzen. In einer Ausführungsform wird das Grundmaterial 30 für die thermische Grenzfläche bei einer Temperatur von 10 bis 20 C über der Schmelztemperatur des Materials 30 für die thermische Grenzfläche geschmolzen. In einer Ausführungsform ist das Material 30 für die thermische Grenzfläche ein Material auf der Grundlage von Paraffin. In weiteren Ausführungsformen kann das Material 30 für die thermische Grenzfläche Paraffine (CnH2n+2); fetthaltige Säuren (CH3(CH2)2nCOOH); Metallsalzhydrate (MnH2O); und Eutektika (die dazu neigen, Lösungen von Salzen in Wasser zu sein) sein, ist jedoch nicht darauf beschränkt. In noch einer weiteren Ausführungsform können die Nanofasern 31 aus Graphit in Gelen oder Pasten auf der Grundlage von Silicon verteilt sein, die als Material 30 für die thermische Grenzfläche verwendet werden, die schließlich in Pads gehärtet werden.
  • In Schritt 103 werden die Nanofasern 31 aus Graphit unter Verwendung von fest etablierten Verfahren in die Schmelze ausgegeben. In einer Ausführungsform kann ein zerstreuender Hochgeschwindigkeits-Mischapparat verwendet werden. Die Menge von Nanofasern 31 aus Graphit in dem Material 30 für die thermische Grenzfläche der vorliegenden Erfindung liegt auf der Grundlage der Menge des Materials 30 für die thermische Grenzfläche typischerweise im Bereich von 4 bis 10 Gewichtsprozent, vorzugsweise ~5 Gewichtsprozent. Die Nanofasern 31 aus Graphit werden überall in der Hauptmasse des Materials 30 für die thermische Grenzfläche im Wesentlichen homogen verteilt. In einer alternativen Ausführungsform können die graphischen Nanofasern 31 durch Nanoröhren aus Kohlenstoff ersetzt werden.
  • In Schritt 104 wird das Material 30 für die thermische Grenzfläche in einen Tiegel 22 gegossen. Die Temperatur des Materials mit Phasenwechsel und der Form wird bei ungefähr der Schmelztemperatur gehalten, die in Schritt 102 erreicht wird. In Schritt 105 wird ein magnetisches Feld 25 (2B) von ausreichender Intensität an dem Material 30 für die thermische Grenzfläche angelegt, das die Nanofasern 31 aus Graphit enthält, um die Nanofasern 31 aus Graphit auszurichten. In einer Ausführungsform wird die Längsachse der Nanofasern 31 aus Graphit entlang der leitfähigen Achse der Fasern aus Graphit ausgerichtet. In einer weiteren Ausführungsform werden die Nanofasern 31 aus Graphit in einer Orientierung senkrecht zu den zusammengefügten Oberflächen ausgerichtet. In noch einer weiteren Ausführungsform liegt das magnetische Feld normalerweise in dem Bereich von 500 bis 100.000 Gauss oder 0,05 bis 10 Tesla.
  • In Schritt 106 wird der Tiegel 22 auf ungefähr Raumtemperatur abgekühlt. Nachdem der Tiegel 22 mit den ausgerichteten Nanofasern 31 aus Graphit in dem Material mit Phasenwechsel auf ungefähr Raumtemperatur abgekühlt ist, wird das Material 30 für die thermische Grenzfläche aus dem Tiegel 22 entfernt. In einer Ausführungsform liegt die Raumtemperatur normalerweise in dem Bereich von 60 bis 80°F oder 11,5 bis 26,5°C. In Schritt 107 werden die TIM-Pads 40 auf das gewünschte Profil geschnitten. Die TIM-Pads 40 von geeignet abgemessener Geometrie (Länge X, Breite Y und Dicke Z) werden unter Verwendung herkömmlicher Techniken, die dem Fachmann bekannt sind, von der Platte aus dem Material 30 für die thermische Grenzfläche geschnitten. Die Geometrie des TIM-Pads 40 ist von dem Profil des integrierten Schaltkreises vorgegeben, mit dem die TIM-Pads 40 zusammengefügt werden.
  • In Schritt 111 werden dann Lötpunkte 17 auf der Unterseite des Chips 13 gebildet. Diese Lötpunkte 17 befinden sich im Allgemeinen in Ausrichtung zu den leitfähigen Kanälen 16 auf dem Chip 13, um elektrische Signale zu leiten. In einer alternativen Ausführungsform können thermisch leitfähige Kanäle 18 Wärme anstelle von elektronischen Signalen leiten und einen Lötpunkt 17 mit einer thermisch leitfähigen Fähigkeit verwenden. In einer Ausführungsform kann ein homogener Prozess dazu verwendet werden, Lötpunkte 17 sowohl für die elektrisch leitfähigen Kanäle 16 als auch irgendwelche thermisch leitfähigen Kanäle 18 zu erzeugen.
  • In Schritt 112 werden Gebiete 41 entsprechend der Lötpunkte 17 auf den Chips 13 innerhalb der Pads 42 angeordnet. Dies ermöglicht es, dass sich diese Lötpunkte auf dem Chip 13 durch die TIM-Pads 40 hindurch erstrecken, um mechanisch und elektrisch eine Verbindung mit einem weiteren Chip 13 herzustellen. In Schritt 113 werden die Chips 13 in dem Chip-Stapel 10 mit den TIM-Pads 40 zwischen zwei angrenzenden Chips 13 montiert.
  • In Schritt 114 wird der Chip-Stapel 10 auf eine Aufschmelztemperatur erwärmt, wobei an diesem Punkt das Lötmittel in den Lötpunkten 17 fließt. Eine nachfolgende Abkühlung resultiert in einer festen, elektrisch leitfähigen Verbindung, die zwischen den elektrisch leitfähigen Kanälen 16 zu bilden ist. Ein Beispiel dafür ist, wenn die Unterseite eines ersten Chips 13A an eine Oberseite eines zweiten Chips 13B mit einem TIM-Pad 40A (1) dazwischen ankoppelt.
  • In Schritt 115 wird bestimmt, ob der Schaltungsaufbau auf den Chips 13 in dem Chip-Stapel 10 zu prüfen ist. Wenn in Schritt 115 bestimmt wird, dass ein Prüfen des Schaltungsaufbaus in dem Chip-Stapel 10 nicht durchzuführen ist, springt das Verfahren 100 zu Schritt 119. Wenn jedoch in Schritt 114 bestimmt wird, dass der Schaltungsaufbau auf den Chips 13 in dem Chip-Stapel 10 zu prüfen ist, wird der Schaltungsaufbau in Schritt 116 hinsichtlich der elektrischen Leistungsfähigkeit geprüft.
  • In Schritt 119 bringt das Verfahren 100 eine Wärmesenke 11 an einer oder mehreren Oberflächen von einem oder mehreren Chips 13 an.
  • Die hierin verwendete Terminologie dient lediglich dem Beschreiben spezieller Ausführungsformen und soll die Erfindung nicht beschränken. Wie hierin verwendet, sollen die Singularformen ”ein, eine, eines”, ”ein, eine, eines” und ”der, die, das” ebenso die Pluralformen beinhalten, wenn der Kontext nicht klar etwas anderes anzeigt. Es versteht sich des Weiteren, dass die Ausdrücke ”weist auf” und/oder ”aufweisend”, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein von angegebenen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten spezifizieren, das Vorhandensein oder die Hinzufügung von einem oder mehreren weiteren Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen derselben jedoch nicht ausschließen.
  • Der Ablaufplan und die Blockschaubilder in den Figuren stellen die Funktionalität und den Betrieb von möglichen Realisierungen von Systemen und Verfahren gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung dar. Im Hinblick darauf kann jeder Block in dem Ablaufplan oder in den Blockschaubildern ein Modul, ein Segment oder eine durchzuführende Aufgabe repräsentieren, die einen oder mehrere ausführbare Schritte zum Realisieren der spezifizierten Funktion(en) aufweist. Es ist außerdem anzumerken, dass die in dem Block vermerkten Funktionen in einigen alternativen Realisierungen in anderer Reihenfolge auftreten können, als in den Figuren vermerkt ist. Zum Beispiel können zwei Blöcke, die in Aufeinanderfolge gezeigt sind, in Wirklichkeit im Wesentlichen gleichzeitig durchgeführt werden, oder die Blöcke können in Abhängigkeit von der involvierten Funktionalität manchmal in der umgekehrten Reihenfolge ausgeführt werden.
  • Es ist zu betonen, dass die vorstehend beschriebenen Ausführungsformen der vorliegenden Erfindung, insbesondere jegliche ”bevorzugten” Ausführungsformen, lediglich mögliche Beispiele für Realisierungen sind, die zwecks eines klaren Verständnisses der Prinzipien der Erfindung dargelegt sind. Es können viele Variationen und Modifikationen an der (den) vorstehend beschriebenen Ausführungsform(en) der Erfindung durchgeführt werden, im Wesentlichen ohne von den Prinzipien der Erfindung abzuweichen. Sämtliche derartigen Modifikationen und Variationen sollen hierin im Umfang dieser Offenbarung und der vorliegenden Erfindung eingeschlossen und durch die folgenden Ansprüche geschützt sein.

Claims (25)

  1. Verfahren zum Verbessern der Kühlung eines Chip-Stapels von Halbleiterchips, das aufweist: Erzeugen eines ersten Chips mit einem Schaltungsaufbau auf einer ersten Seite; Erzeugen eines zweiten Chips, der mittels eines Gitters von Verbindungselementen elektrisch und mechanisch mit dem ersten Chip gekoppelt ist; und Anordnen eines Pads aus einem Material für eine thermische Grenzfläche zwischen dem ersten Chip und dem zweiten Chip, wobei das Pad aus dem Material für die thermische Grenzfläche Nanofasern beinhaltet, die parallel zu den zusammengefügten Oberflächen des ersten Chips und des zweiten Chips ausgerichtet sind.
  2. Verfahren nach Anspruch 1, wobei das Pad aus dem Material für die thermische Grenzfläche Öffnungen für das Gitter von Verbindungselementen aufweist, um sie hindurchzulassen.
  3. Verfahren nach Anspruch 2, wobei die Öffnungen in dem Pad aus dem Material für die thermische Grenzfläche für das Gitter von Verbindungselementen, um sie hindurchzulassen, in das Pad aus dem Material für die thermische Grenzfläche hinein gestanzt werden.
  4. Verfahren nach Anspruch 2, wobei die Öffnungen in dem Pad aus dem Material für die thermische Grenzfläche für das Gitter von Verbindungselementen, um sie hindurchzulassen, in das Pad aus dem Material für die thermische Grenzfläche hinein geformt werden.
  5. Verfahren nach Anspruch 1, wobei die Nanofasern Nanoröhren sind.
  6. Verfahren nach Anspruch 1, das des Weiteren aufweist: Erzeugen eines dritten Chips, der mittels eines zweiten Gitters von Verbindungselementen elektrisch und mechanisch mit dem zweiten Chip gekoppelt ist; und Anordnen eines zweiten Pads aus einem Material für eine thermische Grenzfläche, das ausgerichtete zweite Nanofasern beinhaltet, wobei die zweiten Nanofasern parallel zu den zusammengefügten Oberflächen des zweiten Chips und des dritten Chips und senkrecht zu den Nanofasern des Pads aus dem Material für die thermische Grenzfläche ausgerichtet sind.
  7. Verfahren nach Anspruch 1, wobei die Nanofasern in dem Pad aus dem Material für die thermische Grenzfläche derart angeordnet sind, dass jede der Nanofasern senkrecht zu einer Kante des Pads ist, die einem Ende der Nanofaser am nächsten liegt.
  8. System zum Verbessern der Kühlung eines Chip-Stapels von Halbleiterchips, das aufweist: ein Mittel zum Erzeugen eines ersten Chips mit einem Schaltungsaufbau auf einer ersten Seite; ein Mittel zum Erzeugen eines zweiten Chips, der mittels eines Gitters von Verbindungselementen elektrisch und mechanisch mit dem ersten Chip gekoppelt ist; und ein Mittel zum Anordnen eines Pads aus einem Material für eine thermische Grenzfläche zwischen dem ersten Chip und dem zweiten Chip, wobei das Pad aus dem Material für die thermische Grenzfläche Nanofasern beinhaltet, die parallel zu den zusammengefügten Oberflächen des ersten Chips und des zweiten Chips ausgerichtet sind.
  9. System nach Anspruch 8, wobei das Pad aus dem Material für die thermische Grenzfläche Öffnungen für das Gitter aus den Verbindungselementen aufweist, um sie hindurchzulassen.
  10. System nach Anspruch 9, wobei die Öffnungen in dem Pad aus dem Material für die thermische Grenzfläche für das Gitter von Verbindungselementen, um sie hindurchzulassen, in das Pad aus dem Material für die thermische Grenzfläche hinein gestanzt sind.
  11. System nach Anspruch 9, wobei die Öffnungen in dem Pad aus dem Material für die thermische Grenzfläche für das Gitter von Verbindungselementen, um sie hindurchzulassen, in das Pad aus dem Material für die thermische Grenzfläche hinein geformt sind.
  12. System nach Anspruch 8, wobei die Nanofasern Nanoröhren sind.
  13. System nach Anspruch 8, das des Weiteren aufweist: Mittel zum Erzeugen eines dritten Chips, der mittels eines zweiten Gitters von Verbindungselementen elektrisch und mechanisch mit dem zweiten Chip gekoppelt ist; und Mittel zum Anordnen eines zweiten Pads aus dem Material für die thermische Grenzfläche, das ausgerichtete zweite Nanofasern beinhaltet, wobei die zweiten Nanofasern parallel zu den zusammengefügten Oberflächen des zweiten Chips und des dritten Chips und senkrecht zu den Nanofasern des Pads aus dem Material für die thermische Grenzfläche ausgerichtet sind.
  14. System nach Anspruch 13, wobei die Nanofasern in dem Pad aus dem Material für die thermische Grenzfläche derart angeordnet sind, dass jede der Nanofasern senkrecht zu einer Kante des Pads ist, die einem Ende der Nanofaser am nächsten liegt.
  15. Chip-Stapel von Halbleiterchips mit einer verbesserten Kühlung, der aufweist: einen ersten Chip mit einem Schaltungsaufbau auf einer ersten Seite; einen zweiten Chip, der mittels eines Gitters von Verbindungselementen elektrisch und mechanisch mit dem ersten Chip gekoppelt ist; und ein Pad aus einem Material für eine thermische Grenzfläche zwischen dem ersten Chip und dem zweiten Chip, wobei das Pad aus dem Material für die thermische Grenzfläche Nanofasern beinhaltet, die parallel zu den zusammengefügten Oberflächen des ersten Chips und des zweiten Chips ausgerichtet sind.
  16. Vorrichtung nach Anspruch 15, wobei das Pad aus dem Material für die thermische Grenzfläche Öffnungen für das Gitter von Verbindungselementen aufweist, um sie hindurchzulassen.
  17. Vorrichtung nach Anspruch 16, wobei die Öffnungen in dem Pad aus dem Material für die thermische Grenzfläche für das Gitter von Verbindungselementen, um sie hindurchzulassen, in das Pad aus dem Material für die thermische Grenzfläche hinein gestanzt sind.
  18. Vorrichtung nach Anspruch 16, wobei die Öffnungen in dem Pad aus dem Material für die thermische Grenzfläche für das Gitter von Verbindungselementen, um sie hindurchzulassen, in das Pad aus dem Material für die thermische Grenzfläche hinein geformt sind.
  19. Vorrichtung nach Anspruch 15, wobei die Nanofasern Nanoröhren sind.
  20. Vorrichtung nach Anspruch 15, die des Weiteren aufweist: ein Paar von Wärmesenken, die mit dem Chip-Stapel verbunden sind, wobei das Paar von Wärmesenken mit dem Chip-Stapel auf der leitfähigen Achse der Nanofasern in dem Pad aus dem Material für die thermische Grenzfläche verbunden ist.
  21. Vorrichtung nach Anspruch 15, die des Weiteren aufweist: einen dritten Chip, der mittels eines zweiten Gitters von Verbindungselementen elektrisch und mechanisch mit dem zweiten Chip gekoppelt ist; und ein zweites Pad aus einem Material für eine thermische Grenzfläche, das zweite ausgerichtete Nanofasern beinhaltet, wobei die zweiten Nanofasern parallel zu den zusammengefügten Oberflächen des zweiten Chips und des dritten Chips und senkrecht zu den Nanofasern des Pads aus dem Material für die thermische Grenzfläche ausgerichtet sind.
  22. Vorrichtung nach Anspruch 21, die des Weiteren aufweist: ein erstes Paar von Wärmesenken, das mit dem Chip-Stapel verbunden ist, wobei das erste Paar von Wärmesenken mit dem Pad aus dem Material für die thermische Grenzfläche auf der leitfähigen Achse der Nanofasern in dem Pad aus dem Material für die thermische Grenzfläche verbunden ist; und ein zweites Paar von Wärmesenken, das mit dem Chip-Stapel verbunden ist, wobei das zweite Paar von Wärmesenken mit dem zweiten Pad aus dem Material für die thermische Grenzfläche auf der leitfähigen Achse der zweiten Nanofasern in dem zweiten Pad aus dem Material für die thermische Grenzfläche verbunden ist.
  23. Vorrichtung nach Anspruch 15, wobei die Nanofasern in dem Pad aus dem Material für die thermische Grenzfläche derart angeordnet sind, dass beide Enden von jeder der Nanofasern senkrecht zu einer Kante des Pads sind, die der Nanofaser am nächsten liegt.
  24. Chip-Stapel von Halbleiterchips mit einer verbesserten Kühlung, der aufweist: einen ersten Chip mit einem Schaltungsaufbau auf einer ersten Seite; einen zweiten Chip, der mittels eines Gitters von Verbindungselementen elektrisch und mechanisch mit dem ersten Chip gekoppelt ist; ein Pad aus einem Material für eine thermische Grenzfläche zwischen dem ersten Chip und dem zweiten Chip, wobei das Pad aus dem Material für die thermische Grenzfläche Nanofasern beinhaltet, die parallel zu den zusammengefügten Oberflächen des ersten Chips und des zweiten Chips ausgerichtet sind; einen dritten Chip, der mittels eines zweiten Gitters von Verbindungselementen elektrisch und mechanisch mit dem zweiten Chip gekoppelt ist; ein zweites Pad aus einem Material für eine thermische Grenzfläche, das ausgerichtete zweite Nanofasern beinhaltet, wobei die zweiten Nanofasern parallel zu den zusammengefügten Oberflächen des zweiten Chips und des dritten Chips und senkrecht zu den Nanofasern des Pads aus dem Material für die thermische Grenzfläche ausgerichtet sind; ein erstes Paar von Wärmesenken, das mit dem Chip-Stapel verbunden ist, wobei das erste Paar von Wärmesenken mit dem Pad aus dem Material für die thermische Grenzfläche auf der leitfähigen Achse der Nanofasern in dem Pad aus dem Material für die thermische Grenzfläche verbunden ist; und ein zweites Paar von Wärmesenken, das mit dem Chip-Stapel verbunden ist, wobei das zweite Paar von Wärmesenken mit dem zweiten Pad aus dem Material für die thermische Grenzfläche auf der leitfähigen Achse der zweiten Nanofasern in dem zweiten Pad aus dem Material für die thermische Grenzfläche verbunden ist.
  25. Chip-Stapel von Halbleiterchips mit einer verbesserten Kühlung, der aufweist: einen ersten Chip mit einem Schaltungsaufbau auf einer ersten Seite; einen zweiten Chip, der mittels eines Gitters von Verbindungselementen elektrisch und mechanisch mit dem ersten Chip gekoppelt ist; ein Pad aus einem Material für eine thermische Grenzfläche zwischen dem ersten Chip und dem zweiten Chip, wobei das Pad aus dem Material für die thermische Grenzfläche Nanofasern beinhaltet, die parallel zu den zusammengefügten Oberflächen des ersten Chips und des zweiten Chips ausgerichtet und derart angeordnet sind, dass beide Enden von jeder der Nanofasern senkrecht zu einer Kante des Pads sind, die jeder der Nanofasern am nächsten liegt; einen dritten Chip, der mittels eines zweiten Gitters von Verbindungselementen elektrisch und mechanisch mit dem zweiten Chip gekoppelt ist; ein zweites Pad aus dem Material für die thermische Grenzfläche, das ausgerichtete zweite Nanofasern beinhaltet, wobei die zweiten Nanofasern parallel zu den zusammengefügten Oberflächen des zweiten Chips und des dritten Chips, senkrecht zu den Nanofasern des Pads aus dem Material für die thermische Grenzfläche ausgerichtet und derart angeordnet sind, dass beide Enden von jeder der Nanofasern senkrecht zu einer Kante des Pads sind, die der Nanofaser am nächsten liegt, dass beide Enden von jeder der Nanofasern senkrecht zu einer Kante des Pads sind, die der Nanofaser am nächsten liegt; einen Satz von Wärmesenken, die mit dem Chip-Stapel verbunden sind, wobei der Satz von Wärmesenken mit dem Pad aus dem Material für die thermische Grenzfläche und dem zweiten Pad aus dem Material für die thermische Grenzfläche verbunden ist.
DE112012002633.0T 2011-07-22 2012-05-14 System und Verfahren zum Bearbeiten von horizontal ausgerichteten Nanofasern aus Graphit in einem in 3D Chip-Stapeln verwendeten Material für eine thermische Grenzfläche Ceased DE112012002633T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
USUS-13/188,572 2011-07-22
US13/188,572 US9257359B2 (en) 2011-07-22 2011-07-22 System and method to process horizontally aligned graphite nanofibers in a thermal interface material used in 3D chip stacks
PCT/IB2012/052398 WO2013014542A1 (en) 2011-07-22 2012-05-14 A system and method to process horizontally aligned graphite nanofibers in a thermal interface material used in 3d chip stacks

Publications (1)

Publication Number Publication Date
DE112012002633T5 true DE112012002633T5 (de) 2014-04-17

Family

ID=47555233

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112012002633.0T Ceased DE112012002633T5 (de) 2011-07-22 2012-05-14 System und Verfahren zum Bearbeiten von horizontal ausgerichteten Nanofasern aus Graphit in einem in 3D Chip-Stapeln verwendeten Material für eine thermische Grenzfläche

Country Status (5)

Country Link
US (1) US9257359B2 (de)
CN (1) CN103748681B (de)
DE (1) DE112012002633T5 (de)
GB (1) GB2506534B (de)
WO (1) WO2013014542A1 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130199831A1 (en) * 2012-02-06 2013-08-08 Christopher Morris Electromagnetic field assisted self-assembly with formation of electrical contacts
US9111899B2 (en) * 2012-09-13 2015-08-18 Lenovo Horizontally and vertically aligned graphite nanofibers thermal interface material for use in chip stacks
US9090004B2 (en) * 2013-02-06 2015-07-28 International Business Machines Corporation Composites comprised of aligned carbon fibers in chain-aligned polymer binder
ITVI20130077A1 (it) * 2013-03-20 2014-09-21 St Microelectronics Srl Un materiale riempitivo a base di grafene con una elevata conducibilita' termica per il collegamento di chips in dispositivi a microstruttura
KR102056903B1 (ko) 2013-05-10 2019-12-18 삼성전자주식회사 고분자 나노 섬유-금속 나노 입자 복합체 패턴의 형성 방법
US9082744B2 (en) 2013-07-08 2015-07-14 International Business Machines Corporation Method for aligning carbon nanotubes containing magnetic nanoparticles in a thermosetting polymer using a magnetic field
US9953957B2 (en) * 2015-03-05 2018-04-24 Invensas Corporation Embedded graphite heat spreader for 3DIC
KR20170066843A (ko) * 2015-12-07 2017-06-15 삼성전자주식회사 적층형 반도체 장치 및 적층형 반도체 장치의 제조 방법
US10182514B2 (en) * 2016-06-27 2019-01-15 International Business Machines Corporation Thermal interface material structures
IT201700000485A1 (it) 2017-01-03 2018-07-03 St Microelectronics Srl Dispositivo a semiconduttore, apparecchiatura e procedimento corrispondenti
TWI612270B (zh) * 2017-02-10 2018-01-21 慧隆科技股份有限公司 石墨材料散熱片
CN110137147A (zh) * 2019-07-02 2019-08-16 贵州大学 基于下粗上细型tsv的嵌套式散热网络结构

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4882399A (en) 1987-08-21 1989-11-21 Polytechnic University Epoxy resins having reversible crosslinks
US5506753A (en) 1994-09-26 1996-04-09 International Business Machines Corporation Method and apparatus for a stress relieved electronic module
US5912282A (en) 1996-12-16 1999-06-15 Shell Oil Company Die attach adhesive compositions
US20040009353A1 (en) 1999-06-14 2004-01-15 Knowles Timothy R. PCM/aligned fiber composite thermal interface
US6391442B1 (en) 1999-07-08 2002-05-21 Saint-Gobain Performance Plastics Corporation Phase change thermal interface material
US6721796B1 (en) 1999-07-22 2004-04-13 Cisco Technology, Inc. Hierarchical dynamic buffer management system and method
US6741019B1 (en) 1999-10-18 2004-05-25 Agere Systems, Inc. Article comprising aligned nanowires
KR100673367B1 (ko) 1999-10-27 2007-01-24 윌리엄 마쉬 라이스 유니버시티 탄소 나노튜브의 거시적 정돈 어셈블리
US6537515B1 (en) 2000-09-08 2003-03-25 Catalytic Materials Llc Crystalline graphite nanofibers and a process for producing same
US7550129B2 (en) 2000-09-08 2009-06-23 Catalytic Materials, Llc Graphite nanofibers having graphite sheets parallel to the growth axis
US7592389B2 (en) 2000-09-08 2009-09-22 Catalytic Materials, Llc Conductive polymeric structures containing graphite nanofibers having graphite parallel to the growth axis
US20020054849A1 (en) 2000-09-08 2002-05-09 Baker R. Terry K. Crystalline graphite nanofibers and a process for producing same
JP4759122B2 (ja) 2000-09-12 2011-08-31 ポリマテック株式会社 熱伝導性シート及び熱伝導性グリス
US6407922B1 (en) 2000-09-29 2002-06-18 Intel Corporation Heat spreader, electronic package including the heat spreader, and methods of manufacturing the heat spreader
JP4697829B2 (ja) 2001-03-15 2011-06-08 ポリマテック株式会社 カーボンナノチューブ複合成形体及びその製造方法
US6965513B2 (en) * 2001-12-20 2005-11-15 Intel Corporation Carbon nanotube thermal interface structures
US6891724B2 (en) 2002-06-12 2005-05-10 Intel Corporation Increasing thermal conductivity of thermal interface using carbon nanotubes and CVD
JP2004051852A (ja) 2002-07-22 2004-02-19 Polymatech Co Ltd 熱伝導性高分子成形体及びその製造方法
CN100473601C (zh) 2003-01-23 2009-04-01 佳能株式会社 制造纳米碳材料的方法
US7316061B2 (en) * 2003-02-03 2008-01-08 Intel Corporation Packaging of integrated circuits with carbon nano-tube arrays to enhance heat dissipation through a thermal interface
US7112472B2 (en) * 2003-06-25 2006-09-26 Intel Corporation Methods of fabricating a composite carbon nanotube thermal interface device
US20050061496A1 (en) 2003-09-24 2005-03-24 Matabayas James Christopher Thermal interface material with aligned carbon nanotubes
US7186020B2 (en) 2003-12-12 2007-03-06 University Of Washington Thermal interface material (TIM) with carbon nanotubes (CNT) and low thermal impedance
US7803262B2 (en) 2004-04-23 2010-09-28 Florida State University Research Foundation Alignment of carbon nanotubes using magnetic particles
KR100680132B1 (ko) 2004-05-07 2007-02-07 한국과학기술원 자기성 물질을 이용한 탄소나노튜브 어레이의 제조방법
US7238415B2 (en) 2004-07-23 2007-07-03 Catalytic Materials, Llc Multi-component conductive polymer structures and a method for producing same
JP4613309B2 (ja) 2005-01-11 2011-01-19 国立大学法人九州大学 炭素ナノ繊維の表面積制御方法
KR20060095320A (ko) 2005-02-28 2006-08-31 삼성에스디아이 주식회사 전자 방출 소자
US7504014B2 (en) * 2005-03-15 2009-03-17 Fujitsu Limited High density interconnections with nanowiring
CN100358132C (zh) 2005-04-14 2007-12-26 清华大学 热界面材料制备方法
US7282799B2 (en) 2005-05-20 2007-10-16 International Business Machines Corporation Thermal interface with a patterned structure
JP4686274B2 (ja) 2005-06-30 2011-05-25 ポリマテック株式会社 放熱部品及びその製造方法
KR100723298B1 (ko) 2005-08-23 2007-05-30 (주) 나노텍 카본소재가 함침된 프리프레그를 이용한 방열구조체
US10144638B2 (en) 2006-03-09 2018-12-04 Battelle Memorial Institute Methods of dispersing carbon nanotubes
US7429792B2 (en) 2006-06-29 2008-09-30 Hynix Semiconductor Inc. Stack package with vertically formed heat sink
US8389119B2 (en) 2006-07-31 2013-03-05 The Board Of Trustees Of The Leland Stanford Junior University Composite thermal interface material including aligned nanofiber with low melting temperature binder
US7928590B2 (en) * 2006-08-15 2011-04-19 Qimonda Ag Integrated circuit package with a heat dissipation device
US20080080144A1 (en) 2006-09-29 2008-04-03 Sridhar Machiroutu Thermal interfaces in electronic systems
US20110189500A1 (en) 2006-10-04 2011-08-04 The Regents Of The University Of California Carbon Nanotube Arrays as Thermal Interface Materials
JP5361162B2 (ja) 2007-09-28 2013-12-04 株式会社東芝 グラファイトナノチューブの製造方法
WO2009075320A1 (ja) 2007-12-11 2009-06-18 Sumitomo Electric Industries, Ltd. 冷却デバイスとその製造方法
US8129001B2 (en) 2008-03-17 2012-03-06 The Research Foundation Of State University Of New York Composite thermal interface material system and method using nano-scale components
US20090247652A1 (en) 2008-03-27 2009-10-01 Headwaters Technology Innovation, Llc Metal colloids and methods for making the same
JP2009246258A (ja) 2008-03-31 2009-10-22 Nikon Corp 半導体装置および製造方法
US8075794B2 (en) 2008-07-01 2011-12-13 Teledyne Scientific & Imaging, Llc Magnetic graphite nanoplatelets
JP2010034254A (ja) 2008-07-29 2010-02-12 Mitsubishi Chemicals Corp 三次元ｌｓｉ
JP2010050259A (ja) 2008-08-21 2010-03-04 Zycube:Kk ３次元積層半導体装置
KR20110037055A (ko) 2009-10-05 2011-04-13 한국전자통신연구원 자기장을 이용한 탄소나노입자-고분자 복합체의 제조방법 및 이로부터 얻은 탄소나노입자-고분자 복합체
FR2956243B1 (fr) * 2010-02-11 2013-10-25 Commissariat Energie Atomique Structure d'interconnexion a base de nanotubes de carbone rediriges

Also Published As

Publication number Publication date
GB2506534B (en) 2015-05-06
GB2506534A (en) 2014-04-02
GB201319413D0 (en) 2013-12-18
WO2013014542A1 (en) 2013-01-31
US9257359B2 (en) 2016-02-09
CN103748681A (zh) 2014-04-23
CN103748681B (zh) 2016-10-26
US20130020716A1 (en) 2013-01-24

Similar Documents

Publication Publication Date Title
DE112012002633T5 (de) System und Verfahren zum Bearbeiten von horizontal ausgerichteten Nanofasern aus Graphit in einem in 3D Chip-Stapeln verwendeten Material für eine thermische Grenzfläche
US10919760B2 (en) Process for nano graphene platelet-reinforced composite material
DE112008002566B4 (de) Wärmeleitfähige Lage und Verfahren zum Herstellen derselben, und Leistungsmodul
US9111899B2 (en) Horizontally and vertically aligned graphite nanofibers thermal interface material for use in chip stacks
DE102006001792B4 (de) Halbleitermodul mit Halbleiterchipstapel und Verfahren zur Herstellung desselben
DE60217779T2 (de) Adaptive Füller und thermische Zwischenmaterialien
US9245813B2 (en) Horizontally aligned graphite nanofibers in etched silicon wafer troughs for enhanced thermal performance
KR101476424B1 (ko) 반도체칩용 열계면 재료 및 그것의 형성방법
DE102014100491B4 (de) Package-Struktur und Verfahren zu deren Herstellung
US9090004B2 (en) Composites comprised of aligned carbon fibers in chain-aligned polymer binder
DE102012215438B4 (de) System mit einem High-Power-Chip und einem Low-Power-Chip, das niedrige Verbindungsparasitäten aufweist
DE112017008336T5 (de) Mikroelektronische Anordnungen
US20130127069A1 (en) Matrices for rapid alignment of graphitic structures for stacked chip cooling applications
DE112017008326T5 (de) Mikroelektronische Anordnungen
DE112004001783T5 (de) Thermisches Kopplungsmaterial mit ausgerichteten Kohlenstoffnanoröhrchen
US7504453B2 (en) Composite thermal interface material including particles and nanofibers
CN111618475B (zh) 焊膏材料、焊膏材料的制备方法和电子元件的封装方法
WO2017001323A1 (de) Verwendung eines verbundwerkstoffes zum wärmemanagement
DE102011113781B4 (de) Verfahren zur Herstellung einer Vorrichtung
DE102014107909A1 (de) Leiterplatten und Verfahren zu deren Herstellung
CN102301039A (zh) 碳铝复合材料的提高的热性质
DE112021005475T5 (de) Abschirmungsstrukturen in mikroelektronischen baugruppen mit direktbonden
DE102014109489B4 (de) Elektrisch leitendes element, halbleitervorrichtung mit dem elektrisch leitenden element und verfahren zum herstellen einer wärmesenke
US9406651B2 (en) Chip stack with oleic acid-aligned nanotubes in thermal interface material
DE102004035368B4 (de) Substrat mit Leiterbahnen und Herstellung der Leiterbahnen auf Substraten für Halbleiterbauteile

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final