DE112008000957T5 - Mechanismus zum Bilden einer Remote-Deltadotierungsschicht einer Quantentopfstruktur - Google Patents

Mechanismus zum Bilden einer Remote-Deltadotierungsschicht einer Quantentopfstruktur Download PDF

Info

Publication number
DE112008000957T5
DE112008000957T5 DE112008000957T DE112008000957T DE112008000957T5 DE 112008000957 T5 DE112008000957 T5 DE 112008000957T5 DE 112008000957 T DE112008000957 T DE 112008000957T DE 112008000957 T DE112008000957 T DE 112008000957T DE 112008000957 T5 DE112008000957 T5 DE 112008000957T5
Authority
DE
Germany
Prior art keywords
layer
quantum well
forming
over
quantum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE112008000957T
Other languages
English (en)
Inventor
Jin Lake Oswego Been
Amlan Portland Majumdar
Jack Portland Kavalieros
Suman Beaverton Datta
Robert Beaverton Chau
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112008000957T5 publication Critical patent/DE112008000957T5/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02584Delta-doping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • H01L29/1029Channel region of field-effect devices of field-effect transistors
    • H01L29/1033Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122Single quantum well structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Recrystallisation Techniques (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Verfahren zur Herstellung eines Quantentopfbauelements, umfassend Bilden einer Diffusionssperre auf Seiten einer Deltaschicht eines Quantentopfes zum Einschränken von Dopanten auf den Quantentopf.

Description

  • GEBIET DER ERFINDUNG
  • Ausführungsformen der vorliegenden Erfindung betreffen integrierte Halbleiterschaltungen und insbesondere Feldeffekttransistoren und Verfahren zur Herstellung der Transistoren.
  • HINTERGRUND
  • Quantentöpfe werden in Halbleiterbauelementen, wie zum Beispiel Diodenlasern, Transistoren mit hoher Elektronenbeweglichkeit (High Electron Mobility Transistors (HEMTs)), die in Elektronik mit geringem Rauschen verwendet werden, und Infrarotfotodetektoren, die zum Infrarotabbilden verwendet werden, gebildet. Insbesondere ist ein Quantentopf (quantum well) ein Potentialtopf, der Teilchen, die sich ursprünglich in drei Dimensionen bewegen konnten, auf zwei Dimensionen einschränkt, wobei er sie zwingt, eine Planare Region zu besetzen. Die Quanteneinschränkungseffekte ergeben sich, wenn die Quantentopfdicke mit der de-Broglie-Wellenlänge der Träger (allgemein Elektronen und Löcher) vergleichbar wird; dies führt zu Energieniveaus, die „Energieunterbänder” genannt werden, d. h., dass die Träger nur diskrete Energiewerte aufweisen können.
  • Quantentöpfe werden in Halbleitern gebildet, indem ein Material, wie zum Beispiel Galliumarsenid, zwischen zwei Schichten aus einem Material mit einer größeren Bandlücke, wie zum Beispiel Aluminiumarsenid, sandwichartig angeordnet wird. Diese Strukturen können durch Molekularstrahlepitaxie oder CVD (chemical vapor deposition) mit Steuerung der Schichtdicke auf Monoschichten hinab gezüchtet werden.
  • Um Quantentopfbauelementstrukturen mit hoher Beweglichkeit zu erzielen, besteht ein Schlüsselelement in der Fähigkeit, Dopanten auf die unmittelbare Nähe zum innewohnenden Quantentopf einzuschränken. Eine derartige Anforderung kann in vielen Fällen aufgrund der ungesteuerten Diffusionsfähigkeit von genannten Dopanten nicht leicht erfüllt werden. Die Dopanten in einer delta-dotierten Schicht können diffundieren oder während der nachfolgenden Aufwachs- und Glühschritte „in den Quantentopf schwappen” und somit die Beweglichkeit/Leistung des Bauelements verschlechtern.
  • Eine Teillösung des Problems des Herausdiffundierens von Dopanten aus der Delta-dotierten Schicht während nachfolgender Glühschritte zur Dopantenaktivierung besteht in der Verwendung von ultra fast ramping RTA (rapid thermal annealing). Dies widmet sich jedoch der Dopantendiffusion/verteilung nicht vollständig, da Dopanten auch während der Bildung etc. diffundieren können. Außerdem kann dies mit den ultra-low-thermal-budget-Anforderungen zur Aufrechterhaltung der Delta-dotierten Schicht inkompatibel sein.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die Erfindung wird in den Figuren der beigefügten Zeichnungen beispielhaft und nicht einschränkend dargestellt, in denen gleiche Bezugszahlen ähnliche Elemente kennzeichnen und in denen:
  • 1 eine Ausführungsform eines Verfahrens zur Herstellung eines Quantentopfbauelements darstellt;
  • 26 eine Ausführungsform von zahlreichen Stufen bei der Herstellung eines Quantentopfbauelements darstellen; und
  • 7A und 7B Grafiken sind, die Dopantendiffusion darstellen.
  • Es wird ein Mechanismus zum Bilden einer dotierten Quantentopfstruktur beschrieben. In der folgenden ausführlichen Beschreibung der vorliegenden Erfindung werden zahlreiche spezielle Details dargelegt, um für ein umfassendes Verständnis der vorliegenden Erfindung zu sorgen. Es wird jedoch für einen Fachmann auf dem Gebiet ersichtlich sein, dass die vorliegende Erfindung ohne diese speziellen Details in die Praxis umgesetzt werden kann. In anderen Fällen sind allgemein bekannte Strukturen und Bauelemente in Blockdiagrammform statt im Detail gezeigt, um ein Verschleiern der vorliegenden Erfindung zu vermeiden.
  • Bezugnahme in der Beschreibung auf „eine (1) Ausführungsform” oder „eine Ausführungsform” bedeutet, dass ein besonderes Merkmal, eine besondere Struktur oder Charakteristik, die in Verbindung mit der Ausführungsform beschrieben wird, in mindestens einer Ausführungsform der Erfindung enthalten ist. Das Auftreten der Phrase „in einer (1) Ausführungsform” an den zahlreichen Stellen in der Beschreibung bedeutet nicht notwendigerweise, dass sich alles auf dieselbe Ausführungsform bezieht.
  • Da Komplementär-Metalloxid-Halbleiter (Complementary Metal-Oxide Semiconductor (CMOS))-Bauelemente unverändert die Gate-Länge reduzieren, ist ein Bauelementparameter, der durch die sich fortsetzende Zunahme von Dopanten in dem Kanal ernsthaft einwirkt, die Trägerbeweglichkeit. Somit werden zunehmend ferndotierte Quantentopfstrukturen implementiert. Die Oberflächenrauhigkeit und Störstellenstreuung (z. B. in dem Quantentopf nicht vorhandener Dopant) in dem Kanal und Einbau von Spannung (strain) und mit Spannungsstabilisierung von unteren und Kappen-hetereo-epitaxial (Epi)-Schichten. Wie jedoch oben diskutiert wurde, stellt das Herausdiffundieren von Dopanten ein Hauptanliegen beim Steuern der hohen Konzentration von Dopanten in der delta-dotierten Schicht dar.
  • Gemäß einer Ausführungsform wird eine Quantentopfstruktur durch Bilden eines Diffusionssperrmaterials auf jeder Seite einer der Delta-Dotierungsschicht hergestellt, um die Dopanten auf die unmittelbare Nähe eines Quantentopfes einzuschränken. In einer derartigen Ausführungsform wird eine hetero-epitaxial-Quantentopfstruktur mit einer Kanalschicht mit hoher Beweglichkeit und schmaler Bandlücke gezüchtet, die zwischen zwei Schichten mit breiterer Bandbreite sandwichartig angeordnet ist. Die Elektronenbandstruktur an der Hetero-Übergangsgrenzfläche schränkt entweder Elektronen- oder Löcherträger durch Verwendung von Leitungsband-Offset bzw. Valenzband-Offset ein.
  • Während des Aufwachsens der Schichten mit breiter Bandlücke werden stark dotierte Delta-Dotierungsschichten ausreichend nahe der Quantentopfschicht als ein Trägerreservoir gezüchtet. Vor oder nach dem Aufwachsen der stark dotierten Deltaschicht werden dünne Dopantendiffusionssperrschichten über und unter der stark dotierten Delta-Dotierungsschicht gezüchtet. Die Dopantendiffusionssperre wird in einer Ausführungsform durch Einführen einer Schicht, die ein geringes Dopantendiffusionsvermögen aufweist, wie z. B. Lithium in einer Ge-Quantentopfstruktur) oder durch Hinzufügen von Verunreinigungen bzw. Störstellen in den Schichten mit breiter Bandlücke zum Unterdrücken von Quantendiffusion (z. B. durch Hinzufügen von Kohlenstoff (C) in Si oder SiGe zum effektiven Unterdrücken von Bor (B)- und Phosphor (P)-Diffusion) gebildet.
  • 1 stellt eine Ausführungsform von Herstellprozessen einer Ausführungsform eines Ge-Quantentopfes und einer Delta-Dotierungsschicht mit scharfer Grenze dar. Bei Verarbeitungsblock 110 wird eine Quantentopfstruktur durch Grading einer SiGe-Übergangsschicht und einer Epi-Schicht mit dickem relaxierten Film (z. B. Si1-xGex) zum Reduzieren von Versetzungsdefekten der Ge-Quantentopfschicht gebildet. 2 stellt eine Ausführungsform der graded Si-Ge- und Si1-xGex-Schichten dar, die auf dem Si-Substrat gebildet sind.
  • Wieder auf 1 bezugnehmend, wird eine Si1-yGey-Schicht so gebildet, das die Ge-Zusammensetzung so zugeschnitten ist, dass sie einen gewünschten Valenzband-Offset mit dem Ge-Quantentopfvalenzband aufweist, Verarbeitungsblock 120.
  • 3 stellt eine Ausführungsform von Si1-yGey-Schicht dar, Verarbeitungsblock 130. 4 stellt eine Ausführungsform der gebildeten Ge-Quantentopfschicht dar. Unter nochmaliger Bezugnahme auf 1 wird ein Sandwich aus Si-Sperre/stark dotierte Si1-yGey/Si-Sperre so gezüchtet, das es die Delta-Dopanten enthält, Verarbeitungsblock 150. 5 stellt eine Ausführungsform des über der Ge-Quantentopfschicht gebildeten Sandwiches aus Si-Sperre/stark dotierte Si1-yGey/Si-Sperre dar.
  • Nochmals auf 1 bezugnehmend, wird dann eine Industriestandard-CMOS-Verarbeitung durchgeführt, um den Rest des Ge-QW-PMOS-Bauelements auf dem oben genannten Substrat herzustellen, Verarbeitungsblock 150. Genannte Verarbeitung enthält. 5 stellt eine Ausführungsform eines Quantentopfbauelements dar, das ein von einer Diffusionsschicht umgebenes Delta-Dotierungsgebiet aufweist. In anderen Ausführungsformen kann der Stapel aus Diffusionssperre/Delta-Dotierungsschicht auch unter dem Quantentopf platziert werden.
  • 7A und 7B stellen Beispiele für Dopantendiffusionssperrschichten auf Blanket-Wafer für den Fall von Germanium(Ge)-Quantentopfschichten mit hoher Beweglichkeit dar. Die Figuren zeigen Massenspektrometrie (SIMS)-Profil von Phosphor in einer auf einem Silizium (Si)-Substrat aufgewachsenen Ge-Epi-Schicht. Eine dünne 50A-Si oder eine 50A-69%-SiGe-Schicht ist in Ge als eine Dopantendiffusionsschicht eingebettet. Bei Vergleich der 50A-Si-Sperre in 7A und der 50A-69%-SiGe-Sperre von 7B hinderte die 50A-Si die P-Diffusion in der oberen n-Ge am Diffundieren in die undotierte untere i-Ge-Schicht effektiv.
  • Obwohl dies oben unter Bezugnahme auf eine Ge-Quantentopfstruktur beschrieben ist, kann das oben beschriebene Verfahren in anderen Ausführungsformen unter Verwendung von irgendeiner Art von Quantentopfstruktur mit hoher Beweglichkeit implementiert werden. In weiteren Ausführungsformen kann jede Art von Diffusionssperre implementiert werden, einschließlich eine C-dotierte Si oder SiGe.
  • 8 stellt dar, das Quantentopfbauelemente 800, gemäß zahlreichen Ausführungsformen der Erfindung, in einer integrierten Schaltung 810 (oder einem anderen Chip, monolithischen Bauelement, Halbleiterbauelement oder mikroelektronischen Bauelement, wie auf dem Gebiete allgemein verständlich ist) verwendet und in ein Computersystem 850 (oder ein anderes elektrisches System) eingebaut werden kann. Das Computersystem, das ein Portable Laptop, Desktop, Server, Großrechner oder anderes Computersystem sein kann, kann auch andere herkömmliche Computersystemkomponenten, wie z. B. einen Bus zum Übertragen von Daten, einen Speicher zum Speichern von Daten (z. B. Hauptspeicher, Nur-Lese-Speicher und/oder elektrische Massensysteme) enthalten.
  • Während viele Änderungen und Modifikationen der vorliegenden Erfindung zweifelsohne für einen Fachmann auf dem Gebiet nach dem Lesen der vorangehenden Beschreibung ersichtlich sein werden, versteht es sich, dass jede spezielle Ausführungsform, die gezeigt und zur Illustration beschrieben worden ist, in keiner Weise als Einschränkung angesehen werden soll. Somit sollen Bezugnahmen auf Details von zahlreichen Ausführungsformen den Schutzbereich der Ansprüche nicht einschränken, die in sich selbst nur diejenigen Merkmale wiederholen, die als für die Erfindung wesentlich angesehen werden.
  • Zusammenfassung
  • Ein Verfahren zur Herstellung eines Quantentopfbauelements enthält Bilden einer Diffusionssperre auf Seiten einer Deltaschicht eines Quantentopfes zum Begrenzen von Dopanten auf den Quantentopf.

Claims (20)

  1. Verfahren zur Herstellung eines Quantentopfbauelements, umfassend Bilden einer Diffusionssperre auf Seiten einer Deltaschicht eines Quantentopfes zum Einschränken von Dopanten auf den Quantentopf.
  2. Verfahren nach Anspruch 1, ferner umfassend Bilden des Quantentopfes mit einer Kanalschicht mit hoher Beweglichkeit und schmaler Bandlücke.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine Elektronenbandstruktur an einer Hetero-Übergangsgrenzfläche des Quantentopfes Elektronenträger unter Verwendung von Leitungsband-Offset einschränkt.
  4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass eine Elektronenbandstruktur an einer Hetero-Übergangsgrenzfläche des Quantentopfes Löcherträger unter Verwendung eines Valenzband-Offset einschränkt.
  5. Verfahren nach Anspruch 1, ferner umfassend: Bilden einer graded-Übergangschicht über einem Substrat; Bilden einer Epitaxialschicht mit relaxiertem Film über der Übergangsschicht.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das Formen der Übergangsschicht und der Epitaxialschicht mit relaxiertem Film einen Versetzungseffekt der Quantentopfschicht reduziert.
  7. Verfahren nach Anspruch 5, ferner umfassend Bilden einer ersten Si1-yGey-Schicht über der Epitaxialschicht mit relaxiertem Film.
  8. Verfahren nach Anspruch 7, ferner umfassend Bilden des Quantentopfes über der ersten Si1-yGey-Schicht.
  9. Verfahren nach Anspruch 8, ferner umfassend Bilden einer ersten Diffusionssperre über dem Quantentopf; Bilden einer zweiten Si1-yGey-Schicht über der ersten Diffusionssperre; Bilden einer zweiten Diffusionssperre über der zweiten Si1-yGey-Schicht.
  10. Verfahren nach Anspruch 7, ferner umfassend Durchführen von Komplementär-Metalloxid-Halbleiter (Complementary Metal-Oxide Semiconductor (CMOS)-Verarbeitung zum Abschließen der Herstellung des Quantentopfbauelements.
  11. Quantentopfhalbleiterbauelement, umfassend: einen Quantentopf; eine Deltaschicht; eine erste Diffusionssperre, die unter der Deltaschicht gebildet ist; und eine zweite Diffusionsschicht, die über der Deltaschicht gebildet ist.
  12. Bauelement nach Anspruch 11, ferner umfassend: ein Substrat; eine graded-Übergangsschicht, die über dem Substrat gebildet ist; und eine Epitaxialschicht mit relaxiertem Film, die über der Übergangsschicht gebildet ist.
  13. Bauelement nach Anspruch 12, dadurch gekennzeichnet, dass die Übergangsschicht und die Epitaxialschicht mit relaxiertem Film zum Reduzieren eines Versetzungsdefektes der Quantentopfschicht gebildet sind.
  14. Bauelement nach Anspruch 5, ferner umfassend eine erste Si1-yGey-Schicht, die über der Epitaxialschicht mit relaxiertem Film und unter dem Quantentopf gebildet ist.
  15. Bauelement nach Anspruch 11, dadurch gekennzeichnet, dass eine Elektronenbandstruktur an einer Hetero-Übergangsgrenzfläche des Quantentopfes Elektronenträger unter Verwendung von Leitungsband-Offset einschränkt.
  16. Bauelement nach Anspruch 11, dadurch gekennzeichnet, dass eine Elektronenenbandstruktur an einer Hetero-Übergangsgrenzfläche des Quantentopfes Löcherträger unter Verwendung von Valenzband-Offset einschränkt.
  17. Bilden einer Epitaxialschicht mit relaxiertem Film über der Übergangsschicht; Bilden einer ersten Si1-yGey-Schicht über der Epitaxialschicht mit relaxiertem Film; Bilden des Quantentopfes über der ersten Si1-yGey-Schicht; Bilden einer ersten Diffusionssperre über dem Quantentopf; Bilden einer zweiten Si1-yGey-Schicht über der ersten Diffusionssperre; und Bilden einer zweiten Diffusionssperre über der zweiten Si1-yGey-Schicht.
  18. Verfahren nach Anspruch 17, ferner umfassend Durchführen einer Komplementär-Metalloxid-Halbleiter (Complementary Metal-Oxide Semiconductor (CMOS))-Verarbeitung zum Abschließen der Herstellung des Quantentopfhalbleiterbauelements.
  19. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass eine Elektronenbandstruktur an einer Hetero-Übergangsgrenzfläche des Quantentopfes Elektronenträger unter Verwendung von Leitungsband-Offset einschränkt.
  20. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass eine Elektronenbandstruktur an einer Hetero-Übergangsgrenzfläche des Quantentopfes Löcherträger unter Verwendung von Valenzband-Offset einschränkt.
DE112008000957T 2007-03-29 2008-03-27 Mechanismus zum Bilden einer Remote-Deltadotierungsschicht einer Quantentopfstruktur Withdrawn DE112008000957T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/731,266 US7713803B2 (en) 2007-03-29 2007-03-29 Mechanism for forming a remote delta doping layer of a quantum well structure
US11/731,266 2007-03-29
PCT/US2008/058446 WO2008121714A1 (en) 2007-03-29 2008-03-27 Mechanism for forming a remote delta doping layer of a quantum well structure

Publications (1)

Publication Number Publication Date
DE112008000957T5 true DE112008000957T5 (de) 2010-02-18

Family

ID=39792646

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112008000957T Withdrawn DE112008000957T5 (de) 2007-03-29 2008-03-27 Mechanismus zum Bilden einer Remote-Deltadotierungsschicht einer Quantentopfstruktur

Country Status (5)

Country Link
US (2) US7713803B2 (de)
KR (1) KR101071051B1 (de)
CN (1) CN101657903B (de)
DE (1) DE112008000957T5 (de)
WO (1) WO2008121714A1 (de)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8222657B2 (en) * 2009-02-23 2012-07-17 The Penn State Research Foundation Light emitting apparatus
US8080820B2 (en) * 2009-03-16 2011-12-20 Intel Corporation Apparatus and methods for improving parallel conduction in a quantum well device
US8440998B2 (en) 2009-12-21 2013-05-14 Intel Corporation Increasing carrier injection velocity for integrated circuit devices
US8324661B2 (en) * 2009-12-23 2012-12-04 Intel Corporation Quantum well transistors with remote counter doping
US8368052B2 (en) 2009-12-23 2013-02-05 Intel Corporation Techniques for forming contacts to quantum well transistors
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8633470B2 (en) 2009-12-23 2014-01-21 Intel Corporation Techniques and configurations to impart strain to integrated circuit devices
WO2013025964A1 (en) * 2011-08-18 2013-02-21 Opel, Inc. Optical closed loop microresonator and thyristor memory device
WO2013095655A1 (en) 2011-12-23 2013-06-27 Intel Corporation Semiconductor device having germanium active layer with underlying diffusion barrier layer
US8841177B2 (en) 2012-11-15 2014-09-23 International Business Machines Corporation Co-integration of elemental semiconductor devices and compound semiconductor devices
US8748940B1 (en) * 2012-12-17 2014-06-10 Intel Corporation Semiconductor devices with germanium-rich active layers and doped transition layers
GB2544190B (en) * 2012-12-17 2017-10-18 Intel Corp Semicoductor devices with germanium-rich active layers & doped transition layers
CN103943498B (zh) * 2013-01-22 2016-08-10 中芯国际集成电路制造(上海)有限公司 三维量子阱晶体管及其形成方法
US9373706B2 (en) 2014-01-24 2016-06-21 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices, including forming a semiconductor material on a fin, and related semiconductor devices
WO2018004554A1 (en) * 2016-06-29 2018-01-04 Intel Corporation Quantum dot devices with modulation doped stacks
CN113611743B (zh) * 2021-06-11 2022-06-07 联芯集成电路制造(厦门)有限公司 半导体晶体管结构及其制作方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5488237A (en) 1992-02-14 1996-01-30 Sumitomo Electric Industries, Ltd. Semiconductor device with delta-doped layer in channel region
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
US6803596B2 (en) * 1999-12-27 2004-10-12 Sanyo Electric Co., Ltd. Light emitting device
GB2362506A (en) * 2000-05-19 2001-11-21 Secr Defence Field effect transistor with an InSb quantum well and minority carrier extraction
KR100570402B1 (ko) 2002-01-21 2006-04-11 마츠시타 덴끼 산교 가부시키가이샤 반도체 장치
US20040161006A1 (en) 2003-02-18 2004-08-19 Ying-Lan Chang Method and apparatus for improving wavelength stability for InGaAsN devices
US7170111B2 (en) * 2004-02-05 2007-01-30 Cree, Inc. Nitride heterojunction transistors having charge-transfer induced energy barriers and methods of fabricating the same
US7612390B2 (en) * 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
US7723758B2 (en) * 2004-11-11 2010-05-25 Ericsson Telecomunicacoes S.A. Method for dopant calibration of delta doped multilayered structure
US20060148182A1 (en) * 2005-01-03 2006-07-06 Suman Datta Quantum well transistor using high dielectric constant dielectric layer
US7361943B2 (en) * 2005-04-19 2008-04-22 The Ohio State University Silicon-based backward diodes for zero-biased square law detection and detector arrays of same
US20070054460A1 (en) * 2005-06-23 2007-03-08 Atmel Corporation System and method for providing a nanoscale, highly selective, and thermally resilient silicon, germanium, or silicon-germanium etch-stop
JPWO2007026616A1 (ja) * 2005-08-31 2009-03-26 独立行政法人科学技術振興機構 負性抵抗電界効果素子及び高周波発振素子
US7851780B2 (en) * 2006-08-02 2010-12-14 Intel Corporation Semiconductor buffer architecture for III-V devices on silicon substrates
US7429747B2 (en) * 2006-11-16 2008-09-30 Intel Corporation Sb-based CMOS devices
US20080142786A1 (en) * 2006-12-13 2008-06-19 Suman Datta Insulated gate for group iii-v devices
US7601980B2 (en) * 2006-12-29 2009-10-13 Intel Corporation Dopant confinement in the delta doped layer using a dopant segregation barrier in quantum well structures
US9006707B2 (en) * 2007-02-28 2015-04-14 Intel Corporation Forming arsenide-based complementary logic on a single substrate
US7566898B2 (en) * 2007-03-01 2009-07-28 Intel Corporation Buffer architecture formed on a semiconductor wafer
US7713802B2 (en) * 2007-03-12 2010-05-11 Chang Gung University Method of sulfuration treatment for a strained InAlAs/InGaAs metamorphic high electron mobility transistor
US7435987B1 (en) * 2007-03-27 2008-10-14 Intel Corporation Forming a type I heterostructure in a group IV semiconductor

Also Published As

Publication number Publication date
US8264004B2 (en) 2012-09-11
US20080237573A1 (en) 2008-10-02
CN101657903B (zh) 2015-07-22
KR20090118991A (ko) 2009-11-18
KR101071051B1 (ko) 2011-10-06
CN101657903A (zh) 2010-02-24
US7713803B2 (en) 2010-05-11
US20100219396A1 (en) 2010-09-02
WO2008121714A1 (en) 2008-10-09

Similar Documents

Publication Publication Date Title
DE112008000957T5 (de) Mechanismus zum Bilden einer Remote-Deltadotierungsschicht einer Quantentopfstruktur
DE112007002737B4 (de) Sb-Basierte CMOS-Vorrichtungen
DE102010047708B4 (de) Gruppe-III-V-Halbleiterbauteil mit Zwischenschichten zur Verspannungsentlastung und Verfahren zu dessen Herstellung
EP1604390B9 (de) Verfahren zur herstellung einer spannungsrelaxierten schichtstruktur auf einem nicht gitterangepassten substrat sowie verwendung eines solchen schichtsystems in elektronischen und/oder optoelektronischen bauelementen
DE10392313B4 (de) Auf Galliumnitrid basierende Vorrichtungen und Herstellungsverfahren
DE19822763B4 (de) Leistungshalbleitervorrichtung und Herstellungsverfahren einer Leistungshalbleitervorrichtung
DE2512373A1 (de) Sperrschicht-oberflaechen-feldeffekt- transistor
DE112019001738T5 (de) Halbleitervorrichtung und herstellungsverfahren
DE2752439A1 (de) Verfahren zur herstellung von silicium-halbleiteranordnungen unter einsatz einer ionenimplantation und zugehoerige halbleiteranordnung
DE112008002337T5 (de) P-Kanal-Ge-Transistorstruktur mit hoher Löchermobilität auf SI-Substrat
DE102014108625A1 (de) Gate-stack für selbstsperrenden verbundhalbleitertransistor
DE102012207370A1 (de) Selbstsperrender HEMT
DE112018003057T5 (de) Gan-transistor im anreicherungsmodus mit selektiven und nicht selektiven ätzschichten für verbesserte gleichförmigkeit der gan-spacerdicke
DE102016208717A1 (de) Bauelement mit erhöhter Effizienz und Verfahren zur Herstellung eines Bauelements
DE112019002290T5 (de) Halbleitervorrichtung und verfahren zum herstellen
DE102014107560A1 (de) Halbleiterbauelement und Verfahren
DE112017008243T5 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung
DE102014118834A1 (de) Halbleiterbauelement und Verfahren
DE102013224361A1 (de) Feldeffekttransistor und Verfahren zu seiner Herstellung
DE102014119640B4 (de) Verfahren zum Ausbilden eines Halbleiterbauteils
DE102011088624A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
EP1497855B1 (de) Verfahren zur herstellung einer oder mehrerer einkristalliner schichten mit jeweils unterschiedlicher gitterstruktur in einer ebene einer schichtenfolge
DE102016104446A1 (de) Kontakt mit geringem Widerstand für Halbleiter-Einheiten
DE102016117921A1 (de) Verfahren zum Spalten von Halbleiterbauelementen und Halbleiterbauelement
DE102015213501B4 (de) Verfahren zum Herstellen einer Nitrid-Halbleitervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee